JP2008283179A - 自己整列された電極を有する相転移メモリ素子の製造方法 - Google Patents

Abstract

【課題】自己整列された電極を有する相転移メモリ素子の製造方法を提供する。
【解決手段】基板上にコンタクトホールを有する層間絶縁膜を形成する。前記コンタクトホールを部分的に埋め込む相転移パターンを形成する。前記相転移パターンに自己整列されたビット延長部を備えて前記層間絶縁膜上を横切るビットラインを形成する。前記ビット延長部は前記相転移パターン上の前記コンタクトホール内部に伸長される。前記ビット延長部は前記相転移パターンに接触される。
【選択図】図１１Ｂ

Description

本発明は、半導体素子及びその製造方法に関し、特に、相転移パターンに自己整列された電極を有する相転移メモリ素子の製造方法、その素子及び電子システムに関するものである。

半導体メモリ素子は、揮発性メモリ素子及び不揮発性メモリ素子で区分される。前記不揮発性メモリ素子は、電源が切れてもその内部に保存されたデータが消滅しないという長所を有する。したがって、前記不揮発性メモリ素子は移動通信端末機、移動式メモリ装置、各種デジタル機器の補助記憶装置などに広く採用されている。

不揮発性記憶特性を有しながら集積度向上に効率的な構造を有する新しいメモリ素子を開発するために多くの努力がなされており、その結果として提示された代表的なものが相転移メモリ素子である。該相転移メモリ素子の単位セルは、アクセス素子及び該アクセス素子に直列接続されたデータ保存要素を含む。前記データ保存要素は、前記アクセス素子に電気的に接続される下部電極及び該下部電極に接触する相転移物質膜を備える。前記相転移物質膜は、提供された電流の大きさによって非晶質状態と結晶質状態との間、または前記結晶質状態での多様な比抵抗状態間において電気的に切換えられる（スイッチされる）物質膜である。

前記下部電極を介してプログラム電流が流れる場合に、前記相転移物質膜と前記下部電極との間の界面でジュール熱が生成される。このようなジュール熱は前記相転移物質膜の一部（以下、「転移領域」という）を非晶質状態、または結晶質状態に変換させる。前記非晶質状態を有する前記転移領域の比抵抗は、前記結晶質状態を有する前記転移領域の比抵抗よりも高い。したがって読み出しモードで前記転移領域を介して流れる電流を検知することで、前記相転移メモリ素子の前記相転移物質膜に保存された情報が論理「１」なのか、論理「０」なのかを判定することができる。

ここで、前記転移領域が大きいほど前記プログラム電流は比例して大きくならなければならない。この場合、前記アクセス素子は、前記プログラム電流を供給するに十分な電流駆動能力を有するように設計されなければならない。しかし、前記電流駆動能力を向上させるためには前記アクセス素子の占める面積が増加される。換言すれば、前記転移領域が小さいほど前記相転移メモリ素子の集積度の改善に有利である。

また、前記相転移物質膜上には上部電極が提供される。一般に、前記上部電極を形成する技術としてはフォト工程がある。ところが、前記フォト工程は通常の整列誤差を伴うものである。さらに、高集積化のために前記相転移物質膜及び前記上部電極を極限に縮小させようとする研究が進められている。例えば、前記相転移物質膜を層間絶縁膜が形成されたコンタクトホール内に形成させる方法が研究されている。この場合、前記上部電極を前記相転移物質膜上に整列することはますます困難となる。

前記上部電極は前記相転移物質膜上に導電膜を形成し、前記導電膜上にマスクパターンを形成し、前記マスクパターンをエッチングマスクとして用いて前記導電膜を異方性エッチングして形成する方法がある。前記マスクパターンに整列誤差が発生した場合、前記上部電極の横に前記相転移物質膜が露出される。マイクロブリッジのような漏洩電流の原因を除去するために、前記導電膜をエッチングする工程は通常的にオーバーエッチ技術を用いる。このとき、前記露出された相転移物質膜は損傷される。前記相転移物質膜の損傷は前記相転移メモリ素子の電気的特性を低下させる。

前記整列誤差を考慮し、前記上部電極を充分大きく形成する方法がある。この場合、前記上部電極は前記相転移メモリ素子の高集積化を妨げる。

一方、相転移メモリ素子を実現する、他の技術が特許文献１に「マルチレベル相転移メモリ(Multi−level phase change memory)」という名称で「ＫＵＯ」によって開示されている。
米国特許出願公開第２００６／０２５７７８７号明細書

本発明が解決しようとする技術的課題は、上述の従来技術の問題点を改善するためのものとして、高集積化に有利で相転移パターンの損傷を防止することのできる相転移メモリ素子の製造方法を提供することにある。

本発明が解決しようとする他の技術的課題は、高集積化に有利で相転移パターンの損傷を防止するのに好適な相転移メモリ素子を提供することにある。

本発明が解決しようとする他の技術的課題は、高集積化に有利で相転移パターンの損傷を防止するのに好適な相転移メモリ素子を採用する電子システムを提供することにある。

前記技術的課題を達成するために本発明は、相転移メモリ素子の製造方法を提供する。この方法は基板上にコンタクトホールを有する層間絶縁膜を形成することを含む。前記コンタクトホールを部分的に埋め込む相転移パターンが形成される。前記相転移パターンに自己整列されたビット延長部を備えて前記層間絶縁膜上を横切るビットラインを形成する。前記ビット延長部は前記相転移パターンに接触される。

本発明のいくつかの実施の形態において、前記コンタクトホールを埋め込む相転移物質膜を形成することができる。前記相転移物質膜をエッチバックして前記層間絶縁膜の上部表面よりも下にリセスさせて前記相転移パターンを形成することができる。前記相転移パターンは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなるグループから選択された二つ以上の化合物によって形成される。

他の実施の形態において、前記相転移パターン、前記コンタクトホールの側壁及び前記層間絶縁膜を覆うビット障壁金属膜を形成することができる。前記ビット障壁金属膜上に前記コンタクトホールを完全に埋め込んで前記層間絶縁膜を覆うビット導電膜を形成することができる。前記相転移パターン上の前記ビット導電膜は前記層間絶縁膜上の前記ビット導電膜よりも厚く形成することができる。前記ビット導電膜及び前記ビット障壁金属膜を部分的に除去して前記ビットラインを形成することができる。

さらに他の実施の形態において、前記相転移パターンを形成する前に前記層間絶縁膜をエッチングして前記コンタクトホールを拡張することができる。前記拡張されたコンタクトホールの側壁にキャッピングパターンを形成することができる。前記キャッピングパターンを形成する前に前記拡張されたコンタクトホールに界面膜(inter layer)を形成することができる。前記界面膜は、ＴｉＯ、ＺｒＯ、及び導電性炭素群(conductive carbon group)膜からなるグループから選択された一つによって形成される。

さらに他の実施の形態において、前記相転移パターンを形成する前に前記相転移パターン下部の前記コンタクトホールに下部電極を形成することができる。

さらに他の実施の形態において、前記コンタクトホールの側壁及び底部を覆う下部導電膜を形成することができる。前記下部導電膜上に前記コンタクトホールを埋め込むコア膜を形成することができる。前記下部導電膜及び前記コア膜をエッチバックして前記下部電極を形成することができる。前記コア膜は前記下部導電膜よりも電気抵抗が高い物質膜で形成することができる。

さらに他の実施の形態において、前記下部電極を形成する前に前記コンタクトホールの側壁にコンタクトスペーサを形成することができる。

さらに他の実施の形態において、前記下部電極を形成する前に前記基板上にワードラインを形成することができる。前記下部電極及び前記ワードライン間の前記コンタクトホール内にダイオードを形成することができる。前記ダイオード及び前記下部電極間にダイオード電極を形成することができる。前記ダイオード電極は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。

また、本発明は、相転移メモリ素子の他の製造方法を提供する。この方法は、基板上に中間コンタクトホールを有する中間絶縁膜を形成することを含む。前記中間コンタクトホールに下部電極を形成する。前記下部電極及び前記中間絶縁膜を覆う上部絶縁膜を形成する。前記下部電極上の前記上部絶縁膜を貫通する上部コンタクトホールを形成する。前記上部コンタクトホールを部分的に埋め込む相転移パターンを形成する。前記相転移パターンに自己整列されたビット延長部を備えて前記上部絶縁膜上を横切るビットラインを形成する。前記ビット延長部は前記相転移パターンに接触される。

いくつかの実施の形態において、前記中間コンタクトホールの側壁及び底部を覆って前記中間絶縁膜を覆う下部導電膜を形成することができる。前記下部導電膜上にコア膜を形成することができる。前記下部導電膜及び前記コア膜を平坦化して前記下部電極を形成することができる。前記下部電極を形成する前に前記中間コンタクトホールの側壁にコンタクトスペーサを形成することができる。

他の実施の形態において、前記上部絶縁膜を形成する前に前記下部電極上を覆う界面膜を形成することができる。

さらに他の実施の形態において、前記下部電極を形成する前に前記基板上にワードラインを形成することができる。前記ワードライン上にダイオードを形成することができる。前記ダイオード及び前記下部電極間にダイオード電極を形成することができる。

さらに他の実施の形態において、前記相転移パターンを形成する前に前記上部コンタクトホールの側壁にキャッピングパターンを形成することができる。

さらに他の実施の形態において、前記上部コンタクトホールを埋め込む相転移物質膜を形成することができる。前記相転移物質膜をエッチバックして前記上部絶縁膜の上部表面より下にリセスさせて前記相転移パターンを形成することができる。

さらに他の実施の形態において、前記相転移パターン、前記上部コンタクトホールの側壁及び前記上部絶縁膜を覆うビット障壁金属膜を形成することができる。前記ビット障壁金属膜上に前記上部コンタクトホールを完全に埋め込んで前記上部絶縁膜を覆うビット導電膜を形成することができる。前記相転移パターン上の前記ビット導電膜は前記上部絶縁膜上の前記ビット導電膜よりも厚く形成することができる。前記ビット導電膜及び前記ビット障壁金属膜を部分的に除去して前記ビットラインを形成することができる。

これに加えて、本発明は相転移メモリ素子を提供する。この素子は基板上に配置された層間絶縁膜を備える。前記層間絶縁膜にコンタクトホールが配置される。前記コンタクトホールを部分的に埋め込む相転移パターンが提供される。前記相転移パターンに自己整列されたビット延長部を備えて前記層間絶縁膜上を横切るビットラインが提供される。前記ビット延長部は前記相転移パターンに接触される。

いくつかの実施の形態において、前記ビット延長部は前記相転移パターン上の前記コンタクトホール内部に伸長することができる。前記相転移パターン上の前記ビットラインは前記層間絶縁膜上の前記ビットラインより厚くすることができる。前記相転移パターン及び前記層間絶縁膜間に配置され、前記ビット延長部及び前記層間絶縁膜間に延長されたキャッピングパターンが提供される。

他の実施の形態において、前記相転移パターン下部の前記コンタクトホールに下部電極が配置される。前記相転移パターンは前記下部電極上に自己整列される。

さらに他の実施の形態において、前記相転移パターン下部の前記コンタクトホールにコアパターンが提供される。この場合に、前記下部電極は前記コアパターンの側壁及び下端を囲むように配置される。前記下部電極及び前記層間絶縁膜間にコンタクトスペーサが配置される。

さらに他の実施の形態において、前記基板上にワードラインが提供される。前記ワードライン及び前記下部電極間にダイオードが配置される。前記ダイオード及び前記下部電極間に配置されたダイオード電極が配置される。前記下部電極は前記ダイオード上に自己整列される。

さらに他の実施の形態において、前記相転移パターン及び前記下部電極間に界面膜が配置される。

さらに、本発明は、相転移メモリ素子を採用する電子システムを提供する。前記電子システムは、マイクロプロセッサ、該マイクロプロセッサとデータ通信を行う入／出力装置及び前記マイクロプロセッサとデータ通信を行う相転移メモリ素子を備える。前記相転移メモリ素子は基板上に配置された層間絶縁膜を備える。前記層間絶縁膜にコンタクトホールが配置される。前記コンタクトホールを部分的に埋め込む相転移パターンが提供される。前記相転移パターンに自己整列されたビット延長部を備え、前記層間絶縁膜上を横切るビットラインが提供される。前記ビット延長部は前記相転移パターンに接触される。

本発明によれば、相転移パターンに自己整列されたビット延長部を備えて層間絶縁膜上を横切るビットラインが提供される。前記相転移パターン及び前記ビット延長部は前記層間絶縁膜に形成されたコンタクトホール内部に順に積層される。前記相転移パターン上の前記ビットラインは前記層間絶縁膜上の前記ビットラインより著しく厚く形成される。これによって、前記ビットラインを形成する間にフォト工程により整列誤差が生じても前記相転移パターンの損傷を防止することができる。結論的に、高集積化に有利で相転移パターンの損傷を防止するのに好適な相転移メモリ素子を実現することができる。

以下、添付した図面を参照しながら本発明の好適な実施の形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。

図１は本発明の第１ないし第４の実施の形態に係る相転移メモリ素子のセルアレイ領域の一部を示す等価回路図であり、図２は図１の等価回路図に相応する平面図である。

図１及び図２を参照すると、本発明の実施の形態に係る相転移メモリ素子は、列方向に互いに平行に配置されたビットラインＢＬ、行方向に互いに平行に配置されたワードラインＷＬ、多数の相転移パターンＲｐ、及び多数のダイオードＤを備える。

前記ビットラインＢＬは、前記ワードラインＷＬに交差するように配置される。前記相転移パターンＲｐのそれぞれは前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に配置される。前記ダイオードＤのそれぞれは、前記相転移パターンＲｐ中に対応する一つに直列接続される。また、前記相転移パターンＲｐのそれぞれは前記ビットラインＢＬ中に対応する一つに接続される。前記ダイオードＤのそれぞれは前記ワードラインＷＬ中に対応する一つに接続される。前記ダイオードＤはアクセス素子の役割をする。しかし、前記ダイオードＤは省略することもできる。これとは異なって、前記アクセス素子はＭＯＳトランジスタとすることができる。

次に、図２ないし図１０を参照して本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明する。

図２及び図３を参照すると、基板５１の所定領域に活性領域５２を画定する素子分離膜５３を形成することができる。前記基板５１は、シリコンウエハまたはＳＯＩ(silicon on insulator)ウエハのような半導体基板を用いることができる。前記基板５１は第１の導電型の不純物イオンを有することができる。前記素子分離膜５３は浅いトレンチ素子分離(shallow trench isolation；ＳＴＩ)技術を利用して形成することができる。前記素子分離膜５３はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。前記活性領域５２はライン状に形成することができる。

前記活性領域５２に、前記第１の導電型と異なる第２の導電型の不純物イオンを注入してワードライン５５（ＷＬ）を形成することができる。以下においては、簡略な説明のために前記第１及び第２の導電型はそれぞれＰ型及びＮ型の場合について説明する。しかし、前記第１及び第２の導電型はそれぞれＮ型及びＰ型とすることができる。

図２及び図４を参照すると、前記ワードライン５５（ＷＬ）及び前記素子分離膜５３を有する前記基板５１上に層間絶縁膜５７を形成することができる。前記層間絶縁膜５７はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。前記層間絶縁膜５７をパターニングして前記ワードライン５５（ＷＬ）の所定領域を露出するコンタクトホール５７Ｈを形成することができる。

前記コンタクトホール５７Ｈ内に第１及び第２半導体パターン６１、６２を順に積層することができる。前記第１及び第２半導体パターン６１、６２は、エピタキシャル成長技術または化学気相蒸着(chemical vapor deposition；ＣＶＤ)技術を利用して形成することができる。前記第１及び第２半導体パターン６１、６２はダイオード６３（Ｄ）を構成することができる。

前記第１半導体パターン６１は前記ワードライン５５（ＷＬ）に接触される。前記第１半導体パターン６１は前記第２の導電型の不純物イオンを有するように形成される。前記第２半導体パターン６２は前記層間絶縁膜５７の上部表面より低いレベルで形成される。すなわち、前記ダイオード６３（Ｄ）は前記コンタクトホール５７Ｈ内の下端領域に形成される。前記第２半導体パターン６２は前記第１の導電型の不純物イオンを有するように形成される。一方、前記第１半導体パターン６１は前記第１の導電型の不純物イオンを有するように形成することもでき、前記第２半導体パターン６２は前記第２の導電型の不純物イオンを有するように形成することもできる。前記第２半導体パターン６２上に金属シリサイド膜をさらに形成されるが、簡略な説明のためにその説明を省略する。

前記ダイオード６３（Ｄ）上にダイオード電極６７を形成することができる。前記ダイオード電極６７は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。例えば、前記ダイオード電極６７は、ＴｉＮ膜６５及びＷ膜６６を順に積層して形成することができる。

前記ダイオード電極６７は前記コンタクトホール５７Ｈ内に形成される。また、前記ダイオード電極６７は前記層間絶縁膜５７の上部表面より低いレベルで形成される。この場合に、前記ダイオード電極６７は前記ダイオード６３（Ｄ）上に自己整列される。しかし、前記ダイオード電極６７は省略することもできる。

図２及び図５を参照すると、前記コンタクトホール５７Ｈの側壁にコンタクトスペーサ８１を形成することができる。前記コンタクトスペーサ８１は前記層間絶縁膜５７に対してエッチング選択比を有する物質膜で形成することができる。前記コンタクトスペーサ８１はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。その結果、前記コンタクトホール５７Ｈは前記コンタクトスペーサ８１によって細くなる。前記コンタクトホール５７Ｈ内に前記ダイオード電極６７の上部表面が部分的に露出される。前記ダイオード電極６７が省略された場合は前記コンタクトホール５７Ｈ内に前記ダイオード６３（Ｄ）の上部表面が部分的に露出される。しかし、前記コンタクトスペーサ８１は省略することもできる。

前記基板５１上の表面に沿って下部電極膜８３を形成することができる。前記下部電極膜８３は前記コンタクトホール５７Ｈ内の前記ダイオード電極６７を覆うことができ、前記下部電極膜８３は前記コンタクトスペーサ８１を覆って、前記層間絶縁膜５７を覆うように形成される。

前記下部電極膜８３は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。

前記下部電極膜８３上に、前記コンタクトホール５７Ｈを埋め込み、前記基板５１上を覆うコア膜８４を形成することができる。その結果、前記下部電極膜８３は前記コア膜８４の底表面を覆うように形成される。前記コア膜８４は前記下部電極膜８３よりも高い電気抵抗を有する物質膜で形成することができる。さらに、前記コア膜８４は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成することもできる。また、前記コア膜８４は、前記層間絶縁膜５７及び前記コンタクトスペーサ８１に対してエッチング選択比を有する物質膜で形成することもできる。これに加えて、前記コア膜８４は前記コンタクトスペーサ８１と同じ物質膜で形成することもできる。

以下においては、説明の便宜のために、前記コア膜８４及び前記コンタクトスペーサ８１が同じ物質膜に形成された場合について説明する。

さらに他の実施の形態において、前記コア膜８４は省略されることができる。この場合に、前記下部電極膜８３は前記コンタクトホール５７Ｈを完全に埋め込むように形成される。

図２及び図６を参照すると、前記コア膜８４及び前記下部電極膜８３を部分的に除去して前記ダイオード電極６７上の前記コンタクトホール５７Ｈ内に下部電極８３’及びコアパターン８４’を形成することができる。

詳しくは、前記下部電極８３’及び前記コアパターン８４’を形成することはエッチバック工程を用いて行うことができる。また、前記下部電極８３’及び前記コアパターン８４’を形成することは、化学機械的研磨(chemical mechanical polishing；ＣＭＰ)工程及びエッチバック工程の組み合わせを用いて行うこともできる。

例えば、前記層間絶縁膜５７を停止膜として採用する化学機械的研磨（ＣＭＰ）工程を用いて前記コア膜８４及び前記下部電極膜８３を平坦化することができる。その結果、前記コア膜８４及び前記下部電極膜８３は前記コンタクトホール５７Ｈ内に残存される。続いて、前記コンタクトホール５７Ｈ内に残存する前記コア膜８４及び前記下部電極膜８３を等方性エッチング工程のようなエッチバック工程を用いて下にリセスさせる。

前記下部電極８３’及び前記コアパターン８４’を形成する間に、前記コンタクトスペーサ８１も一緒にエッチングされて下にリセスされる。この場合に、前記コンタクトスペーサ８１は前記下部電極８３’と前記層間絶縁膜５７との間に残存される。

前記下部電極８３’は前記コアパターン８４’の側壁及び底部を覆うように形成される。前記下部電極８３’は前記ダイオード電極６７に接触される。前記ダイオード電極６７が省略された場合、前記下部電極８３’は前記ダイオード６３（Ｄ）に接触される。前記下部電極８３’の露出表面はリング状に形成される。前記下部電極８３’及び前記ダイオード電極６７の接触面は前記ダイオード電極６７の上部表面よりも小さくしてもよい。

さらに他の実施の形態において、前記コア膜８４を省略した場合に前記下部電極８３’はピラー状に形成される。

その結果、前記下部電極８３’は前記ダイオード電極６７上に自己整列される。前記下部電極８３’は前記層間絶縁膜５７の上部表面よりも低いレベルで形成される。

前記コンタクトホール５７Ｈに露出された前記層間絶縁膜５７を等方性エッチングして前記下部電極８３’上に拡張されたコンタクトホール７６を形成することができる。前記拡張されたコンタクトホール７６の直径は前記コンタクトホール５７Ｈよりも大きくしてもよい。前記拡張されたコンタクトホール７６は前記コンタクトホール５７Ｈに自己整列される。

前記拡張されたコンタクトホール７６内に前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１の上部表面が露出される。前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１の上部表面は同一平面上に露出される。これとは異なって、前記下部電極８３’は前記コアパターン８４’の上部表面よりも低いレベルに形成することもできる。さらに他の実施の形態において、前記コンタクトスペーサ８１は前記下部電極８３’の上部表面よりも低いレベルに形成することもできる。

図２及び図７を参照すると、前記拡張されたコンタクトホール７６を有する前記基板５１上に界面膜８５を形成することができる。前記界面膜８５は前記拡張されたコンタクトホール７６の内壁及び前記層間絶縁膜５７上を覆うように形成される。前記界面膜８５は前記下部電極８３’及び前記コアパターン８４’を覆うことができる。前記界面膜８５は、ＴｉＯ、ＺｒＯ、及び導電性炭素群膜からなるグループから選択された一つで形成することができる。

前記拡張されたコンタクトホール７６の側壁にキャッピングパターン８８を形成することができる。前記キャッピングパターン８８は、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜、金属酸化膜、またはこれらの組み合わせ膜で形成することができる。例えば、前記キャッピングパターン８８は順に積層されたアルミニウム酸化膜（ＡＬＯ）及びシリコン窒化膜（ＳｉＮ）で形成することができる。

前記キャッピングパターン８８は前記界面膜８５上にキャッピング膜を形成した後、前記拡張されたコンタクトホール７６の底に前記界面膜８５が露出されるまで前記キャッピング膜を異方性エッチングして形成することができる。

図２及び図８を参照すると、前記拡張されたコンタクトホール７６の内部を埋め込み、前記基板５１上を覆う相転移物質膜８９を形成することができる。前記相転移物質膜８９はカルコゲナイド物質膜で形成することができる。例えば、前記相転移物質膜８９は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなるグループから選択された二つ以上の化合物で形成される。前記相転移物質膜８９と前記下部電極８３’との間に前記界面膜８５が介在される。

図２及び図９を参照すると、前記相転移物質膜８９を部分的に除去して前記拡張されたコンタクトホール７６内に相転移パターン８９’（Ｒｐ）を形成することができる。

詳しくは、前記相転移パターン８９’（Ｒｐ）の形成はエッチバック工程を用いて行うことができる。また、前記相転移パターン８９’（Ｒｐ）を形成することは、化学機械的研磨（ＣＭＰ）工程及びエッチバック工程の組み合わせを利用して行うこともできる。

例えば、前記層間絶縁膜５７を停止膜として採用する化学機械的研磨（ＣＭＰ）工程を用いて前記相転移物質膜８９及び前記界面膜８５を平坦化することができる。その結果、前記相転移物質膜８９及び前記界面膜８５は前記拡張されたコンタクトホール７６内に残存することができる。続いて、前記拡張されたコンタクトホール７６内に残存する前記相転移物質膜８９を等方性エッチング工程のようなエッチバック工程を用いて下にリセスさせることができる。

その結果、前記相転移パターン８９’（Ｒｐ）は前記層間絶縁膜５７の上部表面より低いレベルで形成される。また、前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’上に自己整列される。

図２及び図１０を参照すると、前記相転移パターン８９’（Ｒｐ）と接触されたビットライン９３（ＢＬ）を形成することができる。前記ビットライン９３（ＢＬ）は前記層間絶縁膜５７上に前記ワードライン５５（ＷＬ）を横切るように形成される。

さらに詳しくは、前記相転移パターン８９’（Ｒｐ）及び前記層間絶縁膜５７上にビット障壁金属膜及びビット導電膜を順に積層することができる。前記ビット導電膜は前記拡張されたコンタクトホール７６を完全に埋め込んで前記基板５１上を覆うように形成される。これによって、前記相転移パターン８９’（Ｒｐ）上の前記ビット導電膜厚さは前記層間絶縁膜５７上の前記ビット導電膜よりも相対的に厚く形成される。前記ビット導電膜及び前記ビット障壁金属膜をパターニングしてビット導電パターン９２及びビット障壁金属パターン９１を形成することができる。前記ビット導電パターン９２及び前記ビット障壁金属パターン９１は前記ビットライン９３（ＢＬ）を構成することができる。

前記ビット導電パターン９２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。前記ビット障壁金属パターン９１は、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、またはこれらの組み合わせ膜で形成することができる。しかし、前記ビット障壁金属パターン９１は省略することができる。

その結果として、前記ビットライン９３（ＢＬ）は前記拡張されたコンタクトホール７６内で伸長することができる。すなわち、前記拡張されたコンタクトホール７６内に前記ビットライン９３（ＢＬ）に接続されたビット延長部９３Ｅが形成される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは上部電極の役割をする。

図に示すように、前記相転移パターン８９’（Ｒｐ）上の前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅによって前記層間絶縁膜５７上の前記ビットライン９３（ＢＬ）より最も厚く形成される。これによって、前記ビットライン９３（ＢＬ）を形成する間、フォト工程により整列誤差が生じても前記相転移パターン８９’（Ｒｐ）の損傷を防止することができる。

次に、図１、図２、図１１Ａ及び図１１Ｂを参照して本発明の第１の実施の形態に係る相転移メモリ素子及び前記相転移メモリ素子の動作を説明する。図１１Ａは本発明の第１の実施の形態に係る相転移メモリ素子を説明するための図２の切断線Ｉ−Ｉ’による断面図であり、図１１Ｂは図２の切断線ＩＩ−ＩＩ’による断面図である。

図１、図２、図１１Ａ及び図１１Ｂを参照すると、本発明の第１の実施の形態に係る相転移メモリ素子は基板５１に配置されたワードライン５５（ＷＬ）及び前記ワードライン５５（ＷＬ）上を横切るビットライン９３（ＢＬ）を備える。前記相転移メモリ素子については図１ないし図１０で十分説明している。以下では、その重要部分だけを簡単に説明する。

前記ワードライン５５（ＷＬ）は、前記基板５１に配置されている素子分離膜５３によって限定される。前記基板５１は第１の導電型の不純物イオンを備える。前記ワードライン５５（ＷＬ）は前記第１の導電型と異なる第２の導電型の不純物イオンを備える。

前記ワードライン５５（ＷＬ）及び前記素子分離膜５３を有する前記基板５１は層間絶縁膜５７で覆われる。前記層間絶縁膜５７にコンタクトホール５７Ｈ及び拡張されたコンタクトホール７６が提供される。前記拡張されたコンタクトホール７６は前記コンタクトホール５７Ｈの上端に連通される。また、前記拡張されたコンタクトホール７６は前記コンタクトホール５７Ｈの上端に自己整列される。前記コンタクトホール５７Ｈ及び前記拡張されたコンタクトホール７６は前記層間絶縁膜５７を貫通することができる。

前記コンタクトホール５７Ｈ内に順に積層された第１及び第２半導体パターン６１、６２が配置される。前記第１及び第２半導体パターン６１、６２はダイオード６３（Ｄ）を構成することができる。前記第１半導体パターン６１は前記ワードライン５５（ＷＬ）に接触される。前記第１半導体パターン６１は前記第２の導電型の不純物イオンを備える。前記第２半導体パターン６２は前記層間絶縁膜５７の上部表面より低いレベルに配置される。すなわち、前記ダイオード６３（Ｄ）は前記コンタクトホール５７Ｈ内の下端領域に提供されることができる。前記第２半導体パターン６２は前記第１の導電型の不純物イオンを備える。

前記ダイオード６３（Ｄ）上にダイオード電極６７が配置される。前記ダイオード電極６７は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つとすることができる。例えば、前記ダイオード電極６７は順に積層されたＴｉＮ膜６５及びＷ膜６６とすることができる。

前記ダイオード電極６７は前記コンタクトホール５７Ｈ内に配置される。また、前記ダイオード電極６７は前記層間絶縁膜５７の上部表面より低いレベルに提供されることができる。この場合、前記ダイオード電極６７は前記ダイオード６３（Ｄ）上に自己整列される。しかし、前記ダイオード電極６７は省略することもできる。

前記コンタクトホール５７Ｈ内に下部電極８３’及びコアパターン８４’が配置される。前記下部電極８３’は前記コアパターン８４’の側壁及び底部を覆うように配置される。前記下部電極８３’の上部表面はリング状とすることができる。一方、前記コアパターン８４’は省略することができる。この場合、前記下部電極８３’はピラー状とすることができる。前記下部電極８３’は前記ダイオード電極６７の上部表面に接触される。前記ダイオード電極６７が省略された場合、前記下部電極８３’は前記ダイオード６３（Ｄ）の上部表面に接触される。前記下部電極８３’は前記ダイオード電極６７上に自己整列される。前記下部電極８３’は前記層間絶縁膜５７の上部表面より低いレベルに提供される。

前記下部電極８３’と前記層間絶縁膜５７との間にコンタクトスペーサ８１が介在されることができる。すなわち、前記コンタクトホール５７Ｈの側壁上に前記コンタクトスペーサ８１が配置される。前記下部電極８３’及び前記ダイオード電極６７の接触面は前記ダイオード電極６７の上部表面より小さくしてもよい。

前記下部電極８３’は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つとすることができる。前記コアパターン８４’は前記下部電極８３’より高い電気抵抗を有する物質膜とすることができる。さらに、前記コアパターン８４’は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。また、前記コアパターン８４’は前記層間絶縁膜５７及び前記コンタクトスペーサ８１に対してエッチング選択比を有する物質膜とすることができる。さらに、前記コアパターン８４’は前記コンタクトスペーサ８１と同一の物質膜とすることができる。

前記下部電極８３’上の前記拡張されているコンタクトホール７６内に相転移パターン８９’（Ｒｐ）が配置される。前記相転移パターン８９’（Ｒｐ）は前記層間絶縁膜５７の上部表面より低いレベルに提供される。また、前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’上に自己整列される。前記相転移パターン８９’（Ｒｐ）はカルコゲナイド物質膜とすることができる。例えば、前記相転移物質膜８９は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなるグループから選択された二つ以上の化合物とすることができる。

前記相転移パターン８９’（Ｒｐ）と前記層間絶縁膜５７との間にキャッピングパターン８８が配置される。前記キャッピングパターン８８は前記拡張されたコンタクトホール７６の側壁を覆うことができる。前記キャッピングパターン８８は、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜、金属酸化膜、またはこれらの組み合わせ膜とすることができる。例えば、前記キャッピングパターン８８は順に積層されたアルミニウム酸化膜（ＡＬＯ）及びシリコン窒化膜（ＳｉＮ）とすることができる。

前記相転移パターン８９’（Ｒｐ）と前記下部電極８３’との間に界面膜８５が配置される。前記界面膜８５は前記下部電極８３’及び前記コアパターン８４’を覆うことができる。また、前記界面膜８５は前記キャッピングパターン８８と前記層間絶縁膜５７との間に延長される。前記界面膜８５は、ＴｉＯ、ＺｒＯ、及び導電性炭素群膜からなるグループから選択された一つとすることができる。前記下部電極８３’は前記界面膜８５を介して前記相転移パターン８９’（Ｒｐ）に電気的に接続される。しかし、前記界面膜８５は省略することができる。この場合、前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’に接触される。

前記層間絶縁膜５７上に前記ビットライン９３（ＢＬ）が配置される。前記ビットライン９３（ＢＬ）はビット延長部９３Ｅを備える。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上の前記拡張されたコンタクトホール７６内で伸長されることができる。これによって、前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは上部電極の役割をする。

前記キャッピングパターン８８は前記ビット延長部９３Ｅと前記層間絶縁膜５７との間にも提供することができる。前記キャッピングパターン８８と前記層間絶縁膜５７との間に前記界面膜８５が残存されてもよい。

前記ビットライン９３（ＢＬ）及び前記ビット延長部９３Ｅは、順に積層されたビット障壁金属パターン９１及びビット導電パターン９２を備える。前記ビット導電パターン９２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つとすることができる。前記ビット障壁金属パターン９１は、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、またはこれらの組み合わせ膜とすることができる。しかし、前記ビット障壁金属パターン９１は省略することができる。

図に示すように、前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記界面膜８５、前記下部電極８３’、及び前記ダイオード電極６７は前記ダイオード６３（Ｄ）上に自己整列される。前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記界面膜８５、前記下部電極８３’、前記ダイオード電極６７、及び前記ダイオード６３（Ｄ）を介して前記ワードライン５５（ＷＬ）に電気的に接続される。

前記ビットライン９３（ＢＬ）及び前記ワードライン５５（ＷＬ）が選択され、前記下部電極８３’を介してプログラム電流が流れる場合に、前記相転移パターン８９’（Ｒｐ）の一部（以下、「転移領域８９Ｔ」という）を非晶質状態または結晶質状態に変換させることができる。前記非晶質状態を有する前記転移領域８９Ｔの比抵抗は、前記結晶質状態を有する前記転移領域８９Ｔの比抵抗よりも高い。したがって、読み出しモードで前記転移領域８９Ｔを介して流れる電流を検知することによって、前記相転移パターン８９’（Ｒｐ）に保存されている情報が論理「１」なのか、論理「０」なのかを判定することができる。

前記転移領域８９Ｔは、前記下部電極８３’の上端表面に対応する大きさ及び形態を示すことができる。前記下部電極８３’の上端表面が前記リング状の場合は、前記転移領域８９Ｔもリング状とすることができる。すなわち、前記転移領域８９Ｔの体積を最小化とすることができる。したがって、小さなプログラム電流だけでも前記転移領域８９Ｔを非晶質状態または結晶質状態に変換させることができる。

次に、図２、及び図１２ないし図１６を参照して本発明の第２の実施の形態に係る相転移メモリ素子の製造方法を説明する。

図２及び図１２を参照すると、基板５１の所定領域に活性領域５２を画定する素子分離膜５３を形成することができる。前記活性領域５２はライン状に形成することができる。前記活性領域５２にワードライン５５（ＷＬ）を形成することができる。以下においては、本発明の第１の実施の形態との差だけを簡単に説明する。

前記ワードライン５５（ＷＬ）及び前記素子分離膜５３を有する前記基板５１上に下部絶縁膜５８を形成することができる。前記下部絶縁膜５８は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。前記下部絶縁膜５８をパターニングして前記ワードライン５５（ＷＬ）の所定領域を露出する下部コンタクトホール５８Ｈを形成することができる。

前記下部コンタクトホール５８Ｈ内に第１及び第２半導体パターン６１、６２を順に積層することができる。前記第１及び第２半導体パターン６１、６２はダイオード６３（Ｄ）を構成することができる。前記ダイオード６３（Ｄ）は前記下部コンタクトホール５８Ｈ内の下端領域に形成される。前記ダイオード６３（Ｄ）上にダイオード電極６７を形成することができる。前記ダイオード電極６７は前記ダイオード６３（Ｄ）上に自己整列される。前記ダイオード電極６７及び前記下部絶縁膜５８の上部表面は同一平面上に露出される。

しかし、前記ダイオード電極６７は省略することができる。この場合に、前記第２半導体パターン６２及び前記下部絶縁膜５８の上部表面は同一平面上に露出される。

前記ダイオード電極６７は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。例えば、前記ダイオード電極６７は、ＴｉＮ膜６５及びＷ膜６６を順に積層して形成することができる。

前記ダイオード電極６７を有する前記基板５１上に中間絶縁膜７１を形成することができる。前記中間絶縁膜７１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。前記中間絶縁膜７１をパターニングして前記ダイオード電極６７を露出する中間コンタクトホール７５’を形成することができる。

前記中間コンタクトホール７５’の側壁にコンタクトスペーサ８１を形成することができる。前記コンタクトスペーサ８１は、前記中間絶縁膜７１に対してエッチング選択比を有する物質膜で形成することができる。その結果、前記中間コンタクトホール７５’は前記コンタクトスペーサ８１によって狭くなる。前記中間コンタクトホール７５’内に前記ダイオード電極６７の上部表面が部分的に露出される。前記ダイオード電極６７が省略された場合、前記中間コンタクトホール７５’内に前記ダイオード６３（Ｄ）の上部表面が部分的に露出される。

前記基板５１上の表面に沿って下部電極膜８３を形成することができる。前記下部電極膜８３は前記中間コンタクトホール７５’内の前記ダイオード電極６７を覆い、前記下部電極膜８３は前記コンタクトスペーサ８１を覆い、前記中間絶縁膜７１を覆うように形成することができる。

前記下部電極膜８３は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。

前記下部電極膜８３上に前記中間コンタクトホール７５’を埋め込み、前記基板５１上を覆うコア膜８４を形成することができる。その結果、前記下部電極膜８３は前記コア膜８４の底表面を覆うように形成される。前記コア膜８４は前記下部電極膜８３よりも高い電気抵抗を有する物質膜で形成することができる。さらに、前記コア膜８４は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成することもできる。また、前記コア膜８４は前記中間絶縁膜７１及び前記コンタクトスペーサ８１に対してエッチング選択比を有する物質膜で形成することもできる。さらに、前記コア膜８４は前記コンタクトスペーサ８１と同一の物質膜で形成することもできる。

以下においては、説明の便宜のために前記コア膜８４及び前記コンタクトスペーサ８１が同一の物質膜で形成された場合について説明する。

図２及び図１３を参照すると、前記コア膜８４及び前記下部電極膜８３を平坦化して前記中間コンタクトホール７５’内にコアパターン８４’及び下部電極８３’を形成することができる。前記下部電極８３’及び前記コアパターン８４’を形成することは、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、またはこれらの組み合わせを用いて行うことができる。例えば、前記中間絶縁膜７１を停止膜として採用する前記化学機械的研磨（ＣＭＰ）工程を用いて前記コア膜８４及び前記下部電極膜８３を平坦化することができる。

前記下部電極８３’は前記コアパターン８４’の側壁及び底部を覆うように形成される。前記下部電極８３’は前記ダイオード電極６７に接触される。前記ダイオード電極６７が省略された場合、前記下部電極８３’は前記ダイオード６３（Ｄ）に接触される。前記下部電極８３’の露出表面はリング状で形成することができる。前記下部電極８３’及び前記ダイオード電極６７の接触面は前記ダイオード電極６７の上部表面より小さくしてもよい。

前記コアパターン８４’、前記下部電極８３’、前記コンタクトスペーサ８１及び前記中間絶縁膜７１の上部表面は同一平面上に露出される。一方、前記下部電極８３’は前記コアパターン８４’の上部表面よりも低いレベルで形成される。

他の実施の形態において、前記コアパターン８４’は省略することができる。この場合に、前記下部電極８３’はピラー状で形成することができる。

図２及び図１４を参照すると、前記中間絶縁膜７１上に前記下部電極８３’及び前記コアパターン８４’を覆う界面膜８５Ａを形成することができる。前記界面膜８５Ａは前記ワードライン５５（ＷＬ）に平行にパターニングされる。すなわち、前記界面膜８５Ａの両側に前記中間絶縁膜７１が露出される。前記界面膜８５Ａは、前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１を覆うことができる。前記界面膜８５Ａは、ＴｉＯ、ＺｒＯ、及び導電性炭素群膜からなるグループから選択された一つで形成することができる。しかし、前記界面膜８５Ａは省略することができる。

前記界面膜８５Ａを有する前記基板５１上に上部絶縁膜７２を形成することができる。前記上部絶縁膜７２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。前記上部絶縁膜７２をパターニングして上部コンタクトホール７６’を形成することができる。前記上部コンタクトホール７６’によって前記下部電極８３’及び前記コアパターン８４’上の前記界面膜８５Ａが露出される。前記界面膜８５Ａが省略された場合、前記上部コンタクトホール７６’の底に前記下部電極８３’及び前記コアパターン８４’が露出される。前記上部コンタクトホール７６’の直径は前記中間コンタクトホール７５’よりも大きく形成することができる。

前記上部コンタクトホール７６’の側壁にキャッピングパターン８８’を形成することができる。前記キャッピングパターン８８’は、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜、金属酸化膜、またはこれらの組み合わせ膜で形成することができる。例えば、前記キャッピングパターン８８’は順に積層されたアルミニウム酸化膜（ＡＬＯ）８６及びシリコン窒化膜（ＳｉＮ）８７で形成することができる。

前記キャッピングパターン８８’は前記基板５１の上部表面を覆うキャッピング膜を形成した後、前記上部コンタクトホール７６’の底に前記界面膜８５Ａが露出するまで前記キャッピング膜を異方性エッチングして形成することができる。

図２及び図１５を参照すると、前記上部コンタクトホール７６’を部分的に埋め込む相転移パターン８９’（Ｒｐ）を形成することができる。前記相転移パターン８９’（Ｒｐ）は前記上部絶縁膜７２の上部表面よりも低いレベルで形成される。前記相転移パターン８９’（Ｒｐ）はカルコゲナイド物質膜で形成することができる。例えば、前記相転移パターン８９’（Ｒｐ）は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなるグループから選択された二つ以上の化合物で形成される。前記相転移パターン８９’（Ｒｐ）は前記界面膜８５Ａに接触される。

図２及び図１６を参照すると、前記相転移パターン８９’（Ｒｐ）と接触されたビットライン９３（ＢＬ）を形成することができる。前記ビットライン９３（ＢＬ）は前記上部絶縁膜７２上に前記ワードライン５５（ＷＬ）を横切るように形成される。前記ビットライン９３（ＢＬ）は順に積層されたビット障壁金属パターン９１及びビット導電パターン９２で形成することができる。

前記ビット導電パターン９２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することができる。前記ビット障壁金属パターン９１は、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、またはこれらの組み合わせ膜で形成することができる。しかし、前記ビット障壁金属パターン９１は省略することができる。

前記ビットライン９３（ＢＬ）は前記上部コンタクトホール７６’内で伸長することができる。すなわち、前記上部コンタクトホール７６’内に前記ビットライン９３（ＢＬ）に接続されたビット延長部９３Ｅが形成される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは上部電極の役割をする。

図に示すように、前記相転移パターン８９’（Ｒｐ）上の前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅによって前記上部絶縁膜７２上の前記ビットライン９３（ＢＬ）より最も厚く形成される。これによって、前記ビットライン９３（ＢＬ）を形成する間、フォト工程により整列誤差が生じても前記相転移パターン８９’（Ｒｐ）の損傷を防止することができる。

次に、図１、図２、図１７Ａ及び図１７Ｂを参照して本発明の第２の実施の形態に係る相転移メモリ素子及び前記相転移メモリ素子の動作を説明する。図１７Ａは本発明の第２の実施の形態に係る相転移メモリ素子を説明するための図２の切断線Ｉ−Ｉ’による断面図であって、図１７Ｂは図２の切断線ＩＩ−ＩＩ’による断面図である。

図１、図２、図１７Ａ及び図１７Ｂを参照すると、本発明の第２の実施の形態に係る相転移メモリ素子は、図１２ないし図１６を介して説明してあるので省略する。図に示すように、前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記界面膜８５Ａ、前記下部電極８３’、前記ダイオード電極６７、及び前記ダイオード６３（Ｄ）を介して前記ワードライン５５（ＷＬ）に電気的に接続される。

前記ビットライン９３（ＢＬ）及び前記ワードライン５５（ＷＬ）が選択され、前記下部電極８３’を介してプログラム電流が流れる場合、前記相転移パターン８９’（Ｒｐ）の一部（以下、「転移領域８９Ｔ」という）を非晶質状態または結晶質状態に変換することができる。前記非晶質状態を有する前記転移領域８９Ｔの比抵抗は、前記結晶質状態を有する前記転移領域８９Ｔの比抵抗よりも高い。したがって、読み出しモードで前記転移領域８９Ｔを介して流れる電流を検知することによって、前記相転移パターン８９’（Ｒｐ）に保存されている情報が論理「１」なのか論理「０」なのかを判定することができる。

前記転移領域８９Ｔは、前記下部電極８３’の上端表面に対応する大きさ及び形態を示すことができる。前記下部電極８３’の上端表面が前記リング状の場合は、前記転移領域８９Ｔもリング状とすることができる。すなわち、前記転移領域８９Ｔの体積を最小化することができる。したがって、小さいプログラム電流だけで前記転移領域８９Ｔを非晶質状態または結晶質状態に変換することができる。

図２及び図１８を参照して本発明の第３の実施の形態に係る相転移メモリ素子の製造方法及びその相転移メモリ素子を説明する。

図２及び図１８を参照すると、本発明の第３の実施の形態に係る相転移メモリ素子は図１２で説明したような方法で形成された基板５１、素子分離膜５３、ワードライン５５（ＷＬ）、下部絶縁膜５８、下部コンタクトホール５８Ｈ、ダイオード６３（Ｄ）、及びダイオード電極６７を備える。しかし、前記ダイオード電極６７は省略することができる。この場合に、前記ダイオード６３（Ｄ）及び前記下部絶縁膜５８の上部表面は同一平面上に露出される。

前記ダイオード電極６７を有する前記基板５１上に上部絶縁膜７３を形成することができる。前記上部絶縁膜７３をパターニングして前記ダイオード電極６７を露出する上部コンタクトホール７５を形成することができる。前記上部コンタクトホール７５の側壁にコンタクトスペーサ８１’を形成することができる。

前記上部コンタクトホール７５内に下部電極８３’及びコアパターン８４’を形成することができる。前記下部電極８３’は前記コアパターン８４’の側壁及び底表面を覆うように形成される。前記下部電極８３’は前記ダイオード電極６７に接触される。前記下部電極８３’の上端表面はリング状で形成することができる。前記下部電極８３’は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。前記下部電極８３’上に前記上部コンタクトホール７５を部分的に埋め込む相転移パターン８９’（Ｒｐ）を形成することができる。前記相転移パターン８９’（Ｒｐ）は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。前記相転移パターン８９’（Ｒｐ）はカルコゲナイド物質膜で形成することができる。前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’及び前記コアパターン８４’に接触される。前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’上に自己整列される。

続いて、等方性エッチング工程を用いて前記コンタクトスペーサ８１’を部分的に除去することができる。この場合に、前記コンタクトスペーサ８１’は前記相転移パターン８９’（Ｒｐ）の上部表面と同一であるか、または低いレベルで残存することができる。
続いて、前記相転移パターン８９’（Ｒｐ）と接触されているビットライン９３（ＢＬ）を形成することができる。前記ビットライン９３（ＢＬ）は順に積層されたビット障壁金属パターン９１及びビット導電パターン９２で形成することができる。

前記ビットライン９３（ＢＬ）は前記上部コンタクトホール７５内で伸長することができる。すなわち、前記上部コンタクトホール７５内に前記ビットライン９３（ＢＬ）に接続されたビット延長部９３Ｅが形成される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは上部電極の役割をする。

図に示すように、前記相転移パターン８９’（Ｒｐ）上の前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅによって前記上部絶縁膜７３上の前記ビットライン９３（ＢＬ）より最も厚く形成される。これによって、前記ビットライン９３（ＢＬ）を形成する間にフォト工程により整列誤差が生じても前記相転移パターン８９’（Ｒｐ）の損傷を防止することができる。

上述のように、前記下部電極８３’上に前記相転移パターン８９’（Ｒｐ）及び前記ビット延長部９３Ｅが自己整列される。前記ビットライン９３（ＢＬ）は前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記下部電極８３’、前記ダイオード電極６７、及び前記ダイオード６３（Ｄ）を介して前記ワードライン５５（ＷＬ）に電気的に接続される。

前記ビットライン９３（ＢＬ）及び前記ワードライン５５（ＷＬ）が選択され、前記下部電極８３’を介してプログラム電流が流れる場合、前記相転移パターン８９’（Ｒｐ）の一部（以下、「転移領域８９Ｔ」という）を非晶質状態または結晶質状態に変換することができる。前記転移領域８９Ｔは、前記下部電極８３’の上端表面に対応する大きさ及び形態を示すことができる。前記下部電極８３’の上端表面が前記リング状の場合、前記転移領域８９Ｔもリング状とすることができる。すなわち、前記転移領域８９Ｔの体積を最小化することができる。したがって、小さいプログラム電流だけで前記転移領域８９Ｔを非晶質状態または結晶質状態に変換することができる。

図２及び図１９を参照して本発明の第４の実施の形態に係る相転移メモリ素子の製造方法及びその相転移メモリ素子を説明する。

図２及び図１９を参照すると、本発明の第４の実施の形態に係る相転移メモリ素子は図１２で説明したような方法で形成された基板５１、素子分離膜５３、ワードライン５５（ＷＬ）、下部絶縁膜５８、下部コンタクトホール５８Ｈ、ダイオード６３（Ｄ）、及びダイオード電極６７を備える。

前記ダイオード電極６７を有する前記基板５１上に上部絶縁膜７３を形成することができる。前記上部絶縁膜７３をパターニングして前記ダイオード電極６７を露出する上部コンタクトホール７５を形成することができる。前記上部コンタクトホール７５の側壁にコンタクトスペーサ８１を形成することができる。前記上部コンタクトホール７５を部分的に埋め込む下部電極８３Ｐを形成することができる。前記下部電極８３Ｐは前記ダイオード電極６７に接触される。前記下部電極８３Ｐはピラー状で形成することができる。前記下部電極８３Ｐは前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。

前記下部電極８３Ｐ上に前記上部コンタクトホール７５を部分的に埋め込む相転移パターン８９’（Ｒｐ）を形成することができる。前記相転移パターン８９’（Ｒｐ）は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。前記相転移パターン８９’（Ｒｐ）はカルコゲナイド物質膜で形成することができる。前記相転移パターン８９’（Ｒｐ）は前記下部電極８３Ｐに接触される。

続いて、等方性エッチング工程を用いて前記コンタクトスペーサ８１を部分的に除去することができる。この場合に、前記コンタクトスペーサ８１は前記相転移パターン８９’（Ｒｐ）の上部表面と等しいか、または低いレベルで残存することができる。

続いて、前記相転移パターン８９’（Ｒｐ）と接触されているビットライン９３（ＢＬ）を形成することができる。前記ビットライン９３（ＢＬ）は順に積層されたビット障壁金属パターン９１及びビット導電パターン９２で形成することができる。

前記ビットライン９３（ＢＬ）は前記上部コンタクトホール７５内で伸長することができる。すなわち、前記上部コンタクトホール７５内で前記ビットライン９３（ＢＬ）と接続されたビット延長部９３Ｅが形成されることができる。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは上部電極の役割をする。

図に示すように、前記相転移パターン８９’（Ｒｐ）上の前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅによって前記上部絶縁膜７３上の前記ビットライン９３（ＢＬ）よりも最も厚く形成される。これによって、前記ビットライン９３（ＢＬ）を形成する間にフォト工程により整列誤差が生じても前記相転移パターン８９’（Ｒｐ）の損傷を防止することができる。

上述のように、前記下部電極８３Ｐ上に前記相転移パターン８９’（Ｒｐ）及び前記ビット延長部９３Ｅが自己整列される。前記ビットライン９３（ＢＬ）は、前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記下部電極８３Ｐ、前記ダイオード電極６７、及び前記ダイオード６３（Ｄ）を介して前記ワードライン５５（ＷＬ）に電気的に接続される。

前記ビットライン９３（ＢＬ）及び前記ワードライン５５（ＷＬ）が選択され、前記下部電極８３Ｐを介してプログラム電流が流れる場合に、前記相転移パターン８９’（Ｒｐ）の一部（以下、「転移領域８９Ｔ」という）を非晶質状態または結晶質状態に変換することができる。前記転移領域８９Ｔは前記下部電極８３Ｐの上端表面に対応する大きさ及び形態を示すことができる。

図２０は本発明の第５の実施の形態に係る相転移メモリ素子のセルアレイ領域の一部を示す等価回路図であり、図２１は本発明の第５の実施の形態に係る相転移メモリ素子及びその製造方法を説明するための断面図である。

図２０を参照すると、本発明の第５の実施の形態に係る相転移メモリ素子は、列方向に互いに平行に配置されたビットラインＢＬ、行方向に互いに平行に配置されたワードラインＷＬ、多数の相転移パターンＲｐ、及び多数のトランジスタＴａを備える。

前記ビットラインＢＬは前記ワードラインＷＬに交差するように配置される。前記相転移パターンＲｐのそれぞれは前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に配置される。前記相転移パターンＲｐのそれぞれは前記トランジスタＴａ中に対応する一つのソース／ドレイン領域に直列接続される。また、前記相転移パターンＲｐのそれぞれは前記ビットラインＢＬ中に対応する一つに接続される。前記トランジスタＴａのそれぞれは前記ワードラインＷＬ中に対応する一つに接続される。前記トランジスタＴａはアクセス素子の役割をする。しかし、前記トランジスタＴａは省略することができる。一方、前記アクセス素子はダイオードとすることもできる。

図２１を参照すると、基板５１上に活性領域５２を画定する素子分離膜５３を形成することができる。前記活性領域５２上にワードライン５９（ＷＬ）を形成することができる。前記ワードライン５９（ＷＬ）の両側に隣接している前記活性領域５２内にソース／ドレイン領域１５６を形成することができる。前記ワードライン５９（ＷＬ）を有する前記基板５１上を覆う下部絶縁膜１５７を形成することができる。前記ワードライン５９（ＷＬ）、前記活性領域５２及び前記ソース／ドレイン領域１５６はトランジスタ図２０のＴａを構成することができる。

前記下部絶縁膜１５７内に第１プラグ１６１及び第２プラグ１６５を形成することができる。前記第１プラグ１６１上にドレインパッド１６３及び前記第２プラグ１６５上にソースライン１６７を形成することができる。前記下部絶縁膜１５７、前記ドレインパッド１６３及び前記ソースライン１６７の上部表面は同一平面上に露出される。前記ドレインパッド１６３は、前記下部絶縁膜１５７を貫通する前記第１プラグ１６１によって前記ソース／ドレイン領域１５６から選択された一つに電気的に接続される。前記ソースライン１６７は、前記下部絶縁膜１５７を貫通する前記第２プラグ１６５によって前記ソース／ドレイン領域１５６から選択された他の一つに電気的に接続される。

前記下部絶縁膜１５７上に上部絶縁膜７３を形成することができる。前記上部絶縁膜７３をパターニングして前記ドレインパッド１６３を露出するコンタクトホール７５を形成することができる。前記コンタクトホール７５の側壁にコンタクトスペーサ８１を形成することができる。前記コンタクトホール７５内に下部電極８３’及びコアパターン８４’を形成することができる。前記下部電極８３’は前記コアパターン８４’の側壁及び底表面を覆うように形成される。前記下部電極８３’は前記ドレインパッド１６３に接触される。前記下部電極８３’の上端表面はリング状に形成することができる。前記下部電極８３’は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。

前記下部電極８３’及び前記コアパターン８４’を形成する間、前記コンタクトスペーサ８１も一緒にエッチングされて下にリセスされる。この場合に、前記コンタクトスペーサ８１は前記下部電極８３’と前記層間絶縁膜５７との間に残存することができる。

前記コンタクトホール７５に露出した前記上部絶縁膜７３を等方性エッチングして前記下部電極８３’上に拡張されるコンタクトホール７６を形成することができる。前記拡張されたコンタクトホール７６の直径は、前記コンタクトホール７５よりも大きくすることができる。前記拡張されたコンタクトホール７６は前記コンタクトホール７５に自己整列される。前記拡張されたコンタクトホール７６内に前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１の上部表面が露出される。前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１の上部表面は同一平面上に露出される。

前記拡張されたコンタクトホール７６を有する前記基板５１上に界面膜８５を形成することができる。前記界面膜８５は前記拡張されたコンタクトホール７６の内壁を覆うように形成される。前記界面膜８５は前記下部電極８３’及び前記コアパターン８４’を覆うことができる。前記拡張されたコンタクトホール７６の側壁に前記界面膜８５を覆うキャッピングパターン８８を形成することができる。

前記下部電極８３’上に前記拡張されたコンタクトホール７６を部分的に埋め込む相転移パターン８９’（Ｒｐ）を形成することができる。前記相転移パターン８９’（Ｒｐ）は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。前記相転移パターン８９’（Ｒｐ）はカルコゲナイド物質膜で形成することができる。前記相転移パターン８９’（Ｒｐ）は前記界面膜８５に接触される。前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’上に自己整列される。

前記相転移パターン８９’（Ｒｐ）と接触されているビットライン９３（ＢＬ）を形成することができる。前記ビットライン９３（ＢＬ）は、順に積層されたビット障壁金属パターン９１及びビット導電パターン９２で形成することができる。しかし、前記ビット障壁金属パターン９１は省略することができる。

前記ビットライン９３（ＢＬ）は前記拡張されたコンタクトホール７６内で伸長することができる。すなわち、前記拡張されたコンタクトホール７６内に前記ビットライン９３（ＢＬ）に接続されたビット延長部９３Ｅが形成されることができる。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは上部電極の役割をする。

上述のように、前記下部電極８３’上に前記相転移パターン８９’（Ｒｐ）及び前記ビット延長部９３Ｅが自己整列される。前記ビットライン９３（ＢＬ）は前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記界面膜８５、前記下部電極８３’、前記ドレインパッド１６３、及び前記第１プラグ１６１を介して前記ソース／ドレイン領域１５６から選択された一つに電気的に接続される。

前記ビットライン９３（ＢＬ）及び前記ワードライン１５９（ＷＬ）が選択され、前記下部電極８３’を介してプログラム電流が流れる場合に、前記相転移パターン８９’（Ｒｐ）の一部（以下、「転移領域８９Ｔ」という）を非晶質状態または結晶質状態に変換することができる。前記転移領域８９Ｔは前記下部電極８３’の上端表面に対応する大きさ及び形態を示すことができる。

図２２は本発明の第６の実施の形態に係る相転移メモリ素子のセルアレイ領域の一部を示す等価回路図であり、図２３は本発明の第６の実施の形態に係る相転移メモリ素子及びその製造方法を説明するための断面図である。

図２２を参照すると、本発明の第６の実施の形態に係る相転移メモリ素子は、列方向に互いに平行に配置されたビットラインＢＬ、行方向に互いに平行に配置されたワードラインＷＬ、及び多数の相転移パターンＲｐを備える。

前記ビットラインＢＬは前記ワードラインＷＬに交差するように配置される。前記相転移パターンＲｐのそれぞれは前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に配置される。前記相転移パターンＲｐの一端は前記ビットラインＢＬに対応する一つに接続される。前記相転移パターンＲｐの他端は前記ワードラインＷＬに対応する一つに接続される。

図２３を参照すると、基板５１上に下部絶縁膜５７を形成することができる。前記下部絶縁膜５７内にワードライン２６６（ＷＬ）を形成することができる。前記ワードライン２５５（ＷＬ）は導電性配線に形成することができる。前記ワードライン２５５（ＷＬ）及び前記下部絶縁膜５７の上部表面は同一平面上に露出される。

前記下部絶縁膜５７及び前記ワードライン２５５（ＷＬ）を覆う上部絶縁膜７３を形成することができる。前記上部絶縁膜７３をパターニングして前記ワードライン２５５（ＷＬ）を部分的に露出するコンタクトホール７５を形成することができる。前記コンタクトホール７５の側壁にコンタクトスペーサ８１を形成することができる。

前記コンタクトホール７５内に下部電極８３’及びコアパターン８４’を形成することができる。前記下部電極８３’は前記コアパターン８４’の側壁及び下端を覆うように形成される。前記下部電極８３’は前記ワードライン２５５（ＷＬ）に接触される。前記下部電極８３’の上端表面はリング状に形成することができる。前記下部電極８３’は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。

前記下部電極８３’及び前記コアパターン８４’を形成する間、前記コンタクトスペーサ８１も一緒にエッチングされて下にリセスされる。この場合に、前記コンタクトスペーサ８１は前記下部電極８３’と前記層間絶縁膜５７との間に残存することができる。

前記コンタクトホール７５に露出した前記上部絶縁膜７３を等方性エッチングして前記下部電極８３’上に拡張されたコンタクトホール７６を形成することができる。前記拡張されたコンタクトホール７６の直径は前記コンタクトホール７５よりも大きくすることができる。前記拡張されたコンタクトホール７６は前記コンタクトホール７５に自己整列される。前記拡張されたコンタクトホール７６内に前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１の上部表面が露出される。前記コアパターン８４’、前記下部電極８３’及び前記コンタクトスペーサ８１の上部表面は同一平面上に露出される。

前記拡張されたコンタクトホール７６を有する前記基板５１上に界面膜８５を形成することができる。前記界面膜８５は前記拡張されたコンタクトホール７６の内壁を覆うように形成される。前記界面膜８５は前記下部電極８３’及び前記コアパターン８４’を覆うことができる。前記拡張されたコンタクトホール７６の側壁に前記界面膜８５を覆うキャッピングパターン８８を形成することができる。

前記下部電極８３’上に前記拡張されたコンタクトホール７６を部分的に埋め込む相転移パターン８９’（Ｒｐ）を形成することができる。前記相転移パターン８９’（Ｒｐ）は前記上部絶縁膜７３の上部表面よりも低いレベルで形成される。前記相転移パターン８９’（Ｒｐ）はカルコゲナイド物質膜で形成することができる。前記相転移パターン８９’（Ｒｐ）は前記界面膜８５に接触される。前記相転移パターン８９’（Ｒｐ）は前記下部電極８３’上に自己整列される。

前記相転移パターン８９’（Ｒｐ）と接触されているビットライン９３（ＢＬ）を形成することができる。前記ビットライン９３（ＢＬ）は順に積層されたビット障壁金属パターン９１及びビット導電パターン９２で形成することができる。しかし、前記ビット障壁金属パターン９１は省略することができる。

前記ビットライン９３（ＢＬ）は前記拡張されたコンタクトホール７６内で伸長することができる。すなわち、前記拡張されたコンタクトホール７６内で前記ビットライン９３（ＢＬ）と接続されたビット延長部９３Ｅが形成される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）に接触される。前記ビット延長部９３Ｅは前記相転移パターン８９’（Ｒｐ）上に自己整列される。前記ビット延長部９３Ｅは上部電極の役割をする。

上述のように、前記下部電極８３’上に前記相転移パターン８９’（Ｒｐ）及び前記ビット延長部９３Ｅが自己整列される。前記ビットライン９３（ＢＬ）は前記ビット延長部９３Ｅ、前記相転移パターン８９’（Ｒｐ）、前記界面膜８５、及び前記下部電極８３’を介して前記ワードライン２５５（ＷＬ）に電気的に接続される。

前記ビットライン９３（ＢＬ）及び前記ワードライン２５５（ＷＬ）が選択され、前記下部電極８３’を介してプログラム電流が流れる場合に、前記相転移パターン８９’（Ｒｐ）の一部（以下、「転移領域８９Ｔ」という）を非晶質状態または結晶質状態に変換することができる。前記転移領域８９Ｔは前記下部電極８３’の上端表面に対応する大きさ及び形態を示すことができる。

図２４は本発明の実施の形態に係る相転移メモリ素子を採用する電子システム３００の概略的なブロック図である。

図２４を参照すると、前記電子システム３００は、相転移メモリ素子３０３及び前記相転移メモリ素子３０３に電気的に接続されたマイクロプロセッサ３０５を含むことができる。ここで、前記相転移メモリ素子３０３は、図１ないし図２３を参照して説明した前記相転移メモリ素子を含むことができる。

前記電子システム３００は、ノートパソコン、デジタルカメラあるいは携帯電話機の一部に相当する。この場合に、前記マイクロプロセッサ３０５及び前記相転移メモリ素子３０３はボード上に設置されることができ、前記相転移メモリ素子３０３は前記マイクロプロセッサ３０５の実行のためのデータ保存媒体の役割をする。

前記電子システム３００は、入／出力装置３０７を介してパソコンまたはコンピュータのネットワークのような他の電子システムとデータを交換することができる。前記入／出力装置３０７は、コンピュータの周辺バスライン、高速デジタル送信ライン、または無線送／受信用アンテナにデータを提供することができる。前記マイクロプロセッサ３０５と前記相転移メモリ素子３０３との間のデータ通信とともに、前記マイクロプロセッサ３０５と前記入／出力装置３０７との間のデータ通信は、通常のバス構造体を用いて行うことができる。

本発明の第１ないし第４の実施の形態に係る相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。 図１の等価回路図に相応する平面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第１の実施の形態に係る相転移メモリ素子を説明するための図２の切断線ＩＩ−ＩＩ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子の製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第２の実施の形態に係る相転移メモリ素子を説明するための図２の切断線ＩＩ−ＩＩ’による断面図である。 本発明の第３の実施の形態に係る相転移メモリ素子及びその製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第４の実施の形態に係る相転移メモリ素子及びその製造方法を説明するための図２の切断線Ｉ−Ｉ’による断面図である。 本発明の第５の実施の形態に係る相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。 本発明の第５の実施の形態に係る相転移メモリ素子及びその製造方法を説明するための断面図である。 本発明の第６の実施の形態に係る相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。 本発明の第６の実施の形態に係る相転移メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施の形態に係る相転移メモリ素子を備える電子システムの概略的なブロック図である。

符号の説明

５１ 前記基板
５３ 素子分離膜
５５（ＷＬ） ワードライン
５７ 層間絶縁膜
５７Ｈ コンタクトホール
６１、６２ 第１及び第２半導体パターン
６３（Ｄ） ダイオード
６７ ダイオード電極
７６ コンタクトホール
８１ コンタクトスペーサ
８３’ 下部電極
８４’ コアパターン
８５ 界面膜
８８ キャッピングパターン
８９’（Ｒｐ） 相転移パターン
９１ ビット障壁金属パターン
９２ ビット導電パターン
９３（ＢＬ） ビットライン
９３Ｅ ビット延長部

Claims (23)

1. 基板上にコンタクトホールを有する層間絶縁膜を形成するステップと、
   前記コンタクトホールを部分的に埋め込む相転移パターンを形成するステップと、
   前記相転移パターンに自己整列されたビット延長部を備えて前記層間絶縁膜上を横切るビットラインを形成するステップと、を含み、前記ビット延長部は前記相転移パターンに接触されることを特徴とする相転移メモリ素子の製造方法。
2. 前記相転移パターンを形成するステップは、
   前記コンタクトホールを埋め込む相転移物質膜を形成するステップと、
   前記相転移物質膜をエッチバックして前記層間絶縁膜の上部表面より下にリセスするステップと、
   を含むことを特徴とする請求項１に記載の相転移メモリ素子の製造方法。
3. 前記相転移パターンは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなるグループから選択された二つ以上の化合物で形成することを特徴とする請求項２に記載の相転移メモリ素子の製造方法。
4. 前記ビットラインを形成するステップは、
   前記相転移パターン、前記コンタクトホールの側壁及び前記層間絶縁膜を覆うビット障壁金属膜を形成するステップと、
   前記ビット障壁金属膜上に前記コンタクトホールを完全に埋め込んで前記層間絶縁膜を覆うビット導電膜を形成するステップであって、前記相転移パターン上の前記ビット導電膜が前記層間絶縁膜上の前記ビット導電膜よりも厚いところのステップと、
   前記ビット導電膜及び前記ビット障壁金属膜を部分的に除去するステップと、
   を含むことを特徴とする請求項２に記載の相転移メモリ素子の製造方法。
5. 前記相転移パターンを形成するステップの前に、
   前記層間絶縁膜をエッチングして前記コンタクトホールを拡張するステップと、
   前記拡張されたコンタクトホールの側壁にキャッピングパターンを形成するステップと、
   をさらに含むことを特徴とする請求項２に記載の相転移メモリ素子の製造方法。
6. 前記キャッピングパターンを形成するステップの前に、
   前記拡張されたコンタクトホールに界面膜を形成するステップをさらに含むことを特徴とする請求項５に記載の相転移メモリ素子の製造方法。
7. 前記界面膜は、ＴｉＯ、ＺｒＯ、及び導電性炭素群膜からなるグループから選択された一つで形成することを特徴とする請求項６に記載の相転移メモリ素子の製造方法。
8. 前記相転移パターンを形成するステップの前に、
   前記相転移パターン下部の前記コンタクトホールに下部電極を形成するステップをさらに含むことを特徴とする請求項１に記載の相転移メモリ素子の製造方法。
9. 前記下部電極を形成するステップは、
   前記コンタクトホールの側壁及び底部を覆う下部導電膜を形成するステップと、
   前記下部導電膜上に前記コンタクトホールを埋め込むコア膜を形成するステップと、
   前記下部導電膜及び前記コア膜をエッチバックするステップと、
   を含むことを特徴とする請求項８に記載の相転移メモリ素子の製造方法。
10. 前記コア膜は、前記下部導電膜よりも電気抵抗が高い物質膜で形成することを特徴とする請求項９に記載の相転移メモリ素子の製造方法。
11. 前記下部電極を形成するステップの前に、
    前記コンタクトホールの側壁にコンタクトスペーサを形成するステップをさらに含むことを特徴とする請求項８に記載の相転移メモリ素子の製造方法。
12. 前記下部電極を形成するステップの前に、
    前記基板上にワードラインを形成するステップと、
    前記下部電極及び前記ワードライン間の前記コンタクトホール内にダイオードを形成するステップと、
    をさらに含むことを特徴とする請求項８に記載の相転移メモリ素子の製造方法。
13. 前記ダイオード及び前記下部電極間にダイオード電極を形成するステップをさらに含むことを特徴とする請求項１２に記載の相転移メモリ素子の製造方法。
14. 前記ダイオード電極は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、Ｒｕ膜、ＣｏＳｉ膜、ＮｉＳｉ膜、導電性炭素群膜、Ｃｕ膜、及びこれらの組み合わせ膜からなるグループから選択された一つで形成することを特徴とする請求項１３に記載の相転移メモリ素子の製造方法。
15. 基板上に中間コンタクトホールを有する中間絶縁膜を形成するステップと、
    前記中間コンタクトホールに下部電極を形成するステップと、
    前記下部電極及び前記中間絶縁膜を覆う上部絶縁膜を形成するステップと、
    前記下部電極上の前記上部絶縁膜を貫通する上部コンタクトホールを形成するステップと、
    前記上部コンタクトホールを部分的に埋め込む相転移パターンを形成するステップと、
    前記相転移パターンに自己整列されたビット延長部を備えて前記上部絶縁膜上を横切るビットラインを形成するステップと、を含み、前記ビット延長部は前記相転移パターンに接触されることを特徴とする相転移メモリ素子の製造方法。
16. 前記下部電極を形成するステップは、
    前記中間コンタクトホールの側壁及び底部を覆って前記中間絶縁膜を覆う下部導電膜を形成するステップと、
    前記下部導電膜上にコア膜を形成するステップと、
    前記下部導電膜及び前記コア膜を平坦化するステップと、
    を含むことを特徴とする請求項１５に記載の相転移メモリ素子の製造方法。
17. 前記下部電極を形成するステップの前に、
    前記中間コンタクトホールの側壁にコンタクトスペーサを形成するステップをさらに含むことを特徴とする請求項１５に記載の相転移メモリ素子の製造方法。
18. 前記上部絶縁膜を形成するステップの前に、
    前記下部電極上を覆う界面膜を形成するステップをさらに含むことを特徴とする請求項１５に記載の相転移メモリ素子の製造方法。
19. 前記下部電極を形成するステップの前に、
    前記基板上にワードラインを形成するステップと、
    前記ワードライン上にダイオードを形成するステップと、
    をさらに含むことを特徴とする請求項１５に記載の相転移メモリ素子の製造方法。
20. 前記ダイオード及び前記下部電極間にダイオード電極を形成するステップをさらに含むことを特徴とする請求項１９に記載の相転移メモリ素子の製造方法。
21. 前記相転移パターンを形成するステップの前に、
    前記上部コンタクトホールの側壁にキャッピングパターンを形成するステップをさらに含むことを特徴とする請求項１５に記載の相転移メモリ素子の製造方法。
22. 前記相転移パターンを形成するステップは、
    前記上部コンタクトホールを埋め込む相転移物質膜を形成するステップと、
    前記相転移物質膜をエッチバックして前記上部絶縁膜の上部表面より下にリセスするステップと、
    を含むことを特徴とする請求項１５に記載の相転移メモリ素子の製造方法。
23. 前記ビットラインを形成するステップは、
    前記相転移パターン、前記上部コンタクトホールの側壁及び前記上部絶縁膜を覆うビット障壁金属膜を形成するステップと、
    前記ビット障壁金属膜上に前記上部コンタクトホールを完全に埋め込んで前記上部絶縁膜を覆うビット導電膜を形成するステップであって、前記相転移パターン上の前記ビット導電膜が前記上部絶縁膜上の前記ビット導電膜よりも厚いところのステップと、
    前記ビット導電膜及び前記ビット障壁金属膜を部分的に除去するステップと、
    を含むことを特徴とする請求項２２に記載の相転移メモリ素子の製造方法。

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