KR20120135089A - 메모리 장치 및 그 제조 방법 - Google Patents

메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20120135089A
KR20120135089A KR1020120058814A KR20120058814A KR20120135089A KR 20120135089 A KR20120135089 A KR 20120135089A KR 1020120058814 A KR1020120058814 A KR 1020120058814A KR 20120058814 A KR20120058814 A KR 20120058814A KR 20120135089 A KR20120135089 A KR 20120135089A
Authority
KR
South Korea
Prior art keywords
layer
phase change
insulating layer
lower electrode
change material
Prior art date
Application number
KR1020120058814A
Other languages
English (en)
Other versions
KR101904418B1 (ko
Inventor
박두환
오규환
권동휘
정경민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20120135089A publication Critical patent/KR20120135089A/ko
Application granted granted Critical
Publication of KR101904418B1 publication Critical patent/KR101904418B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors

Abstract

각각 제1 몰드 절연층으로부터 돌출하는 돌출 영역(protruding region)을 포함하는 복수개의 예비 전극들을 형성하는 단계: 상기 제1 몰드 절연층 상에 제2 몰드 절연층을 형성하는 단계; 상기 제2 몰드 절연층 내에 복수개의 개구부부들(opening)을 형성하고, 복수개의 하부 전극들을 형성하도록 상기 복수개의 예비 전극들의 적어도 일부분을 제거하는 단계; 및 상기 복수개의 개구부들 내에 복수개의 메모리 성분들(memory elements)을 형성하는 단계를 포함하는 메모리 장치의 제조 방법과 메모리 장치가 개시된다.

Description

메모리 장치 및 그 제조 방법{Memory devices and method of manufacturing the same}
본 발명의 기술적 사상은 메모리 장치, 예를 들어 상변화 메모리 장치 및 메모리 장치의 제조 방법, 예를 들어 상변화 메모리 장치의 제조 방법에 관한 것으로서, 그리하여 보다 고집적화된 상변화 물질층이 실현될 수 있을 것이다.
본 출원은 2011년 5월 31일자로 출원된 대한민국 특허출원 제10-2011-0051771호와 2011년 9월 19일자로 출원된 대한민국 특허출원 제10-2011-94276호의 우선권을 주장하며, 양 출원의 개시 내용은 참조로서 완전히 본 명세서에 통합된다.
상변화 메모리 장치는 상변화 물질에 전류를 인가함으로써 상변화 물질의 상태를 변화시켜, 데이터를 저장하는 예시적인 장치이다. 상변화 메모리 장치의 고집적화를 위하여, 하부 전극과 상변화 물질층의 고집적화가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화된 상변화 물질층을 실현할 수 있는 하는 메모리 장치, 예를 들어 상변화 메모리 장치 및 그의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 예시적 실시예들에 따른 메모리 장치의 제조 방법이 제공되며, 상기 제조 방법은, 각각 제1 몰드 절연층으로부터 돌출하는 돌출 영역(protruding region)을 포함하는 복수개의 예비 전극들을 형성하는 단계: 상기 제1 몰드 절연층 상에 제2 몰드 절연층을 형성하는 단계; 상기 제2 몰드 절연층 내에 복수개의 개구부부들(opening)을 형성하고, 복수개의 하부 전극들을 형성하도록 상기 복수개의 예비 전극들의 적어도 일부분을 제거하는 단계; 및 상기 복수개의 개구부들 내에 복수개의 메모리 성분들(memory elements)을 형성하는 단계를 포함한다.
본 발명의 예시적 실시예들에서, 상기 메모리 성분들은 가변 저항 메모리 성분들(variable resistance memory elements)일 수 있다.
본 발명의 예시적 실시예들에서, 상기 메모리 성분들은 상변화 메모리 성분들(phase change memory elements)일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 예비 전극들은 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 크롬(Cr), 텅스텐(W), 니오븀(Nb) 및 바나듐(V)으로 구성된 군으로부터 선택된 적어도 하나로 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 예비 전극들은 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 크롬(Cr), 텅스텐(W), 니오븀(Nb) 및 바나듐(V)으로 구성된 군으로부터 선택된 적어도 하나와, 질소(N), 탄소(C), 알루미늄(Al), 붕소(B), 인(P), 산소(O) 및 실리콘(Si)으로 구성된 군으로부터 선택된 적어도 하나의 조합으로 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 예비 전극들은 TiN, TiW, TiCN, TiAlN, TiSiC, TiSiN, TaN, TaW, TaCN, TaAlN, TaSiC, TaSiN, MoN, MoW, MoCN, MoAlN, MoSiC, 및 MoSiN으로 구성된 군으로부터 선택된 적어도 하나로 형성될 수 있다.
본 발명의 예시적 실시예들에서, 복수개의 희생 영역들(sacrificial regions) 및 상기 복수개의 하부 전극들을 형성하도록 상기 복수개의 돌출 영역들 각각을 처리하는(treating) 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 처리하는 단계는 산화(oxidation) 또는 질화(nitridation) 중 적어도 하나를 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들 전체(entirety)가 제거될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 돌출 영역들 상에 복수개의 박막들(thin films)을 형성하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들을 등방성 식각(isotropically etching)하는 단계; 및 상기 복수개의 개구부들을 형성하도록 상기 복수개의 등방성 식각된 희생 영역들을 제거하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 등방성 식각된 희생 영역들 상에 복수개의 박막들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들의 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들과 상기 복수개의 하부 전극들의 전체 측벽 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들 상에 복수개의 박막들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들의 폭은 상기 복수개의 하부 전극들의 폭보다 작을 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들의 폭은 상기 복수개의 하부 전극들의 폭보다 클 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들의 폭은 상기 복수개의 하부 전극들의 폭과 동일할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들의 최하부(lowermost portion)가 부분적으로 제거될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들 상에 복수개의 박막들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들을 등방성 식각하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 등방성 식각된 희생 영역들 상에 상기 복수개의 박막들을 형성하는 단계를 더 포할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들 및 상기 복수개의 하부 전극들의 측벽들 전체 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 예비 전극들 각각이 복수개의 액세스 소자들(access devices) 상에 형성되며, 각각의 인접한 상기 액세스 소자들은 기판 상에서 대응되는 소자 분리 영역(device isolation region) 상에 각각 형성되는 복수개의 절연 영역들(insulating regions)에 의해 분리되는, 상기 복수개의 예비 전극들을 포함하는 상기 제1 몰드 절연층을 형성하는 단계; 및 상기 복수개의 돌출 영역들로서, 상기 복수개의 예비 전극들 각각의 일부분을 노출하도록 상기 제1 몰드 절연층의 일부분을 제거하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 돌출 영역들을 커버하도록 상기 제1 몰드 절연층 상에 상기 제2 몰드 절연층을 형성하는 단계; 및 상기 복수개의 돌출 영역들 각각의 상면을 노출하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 예비 전극들 각각이 복수개의 액세스 소자들 상에 형성되며, 각각의 인접한 상기 액세스 소자들은 기판 상에서 대응되는 소자 분리 영역 상에 각각 형성되는 복수개의 절연 영역들에 의해 분리되는, 상기 복수개의 예비 전극들을 포함하는 상기 제1 몰드 절연층을 형성하는 단계; 및 상기 복수개의 돌출 영역들로서, 상기 복수개의 예비 전극들 각각의 일부분을 노출하도록 상기 제1 몰드 절연층의 일부분을 제거하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들을 커버하도록 상기 제1 몰드 절연층 상에 상기 제2 몰드 절연층을 형성하는 단계; 및 상기 복수개의 희생 영역들 각각의 상면을 노출하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에 따르면, 메모리 장치의 제조방법이 제공되며, 상기 방법은, 각각 제1 몰드 절연층으로부터 돌출하는 돌출 영역을 포함하는 복수개의 예비 전극들을 형성하는 단계: 복수개의 희생 영역들 및 복수개의 하부 전극들을 형성하도록 상기 복수개의 돌출 영역들 각각을 처리하는 단계; 상기 제1 몰드 절연층 상에 제2 몰드 절연층을 형성하는 단계; 상기 제2 몰드 절연층 내에 복수개의 개구부들을 형성하도록 상기 복수개의 희생 영역들의 적어도 일부분을 제거하는 단계; 및 상기 복수개의 개구부들 내에 복수개의 메모리 성분들을 형성하는 단계를 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들의 최하부가 부분적으로 제거될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들 상에 복수개의 박막들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들을 등방성 식각하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 등방성 식각된 희생 영역들 상에 상기 복수개의 박막들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 희생 영역들의 측벽들 전체 및 상기 복수개의 하부 전극들 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들의 최하부의 중앙 부분이 제거될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들의 잔류 부분은 상기 복수개의 하부 전극들 및 상기 복수개의 메모리 성분들 사이에 위치할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 희생 영역들의 상기 잔류 부분은 상기 복수개의 하부 전극들 및 상기 복수개의 메모리 성분들 사이의 접촉 면적(contact area)을 감소시킬 수 있다.
본 발명의 예시적 실시예들에 따라 메모리 장치의 제조 방법이 제공되며, 상기 방법은, 각각 제1 몰드 절연층으로부터 돌출하는 돌출 영역을 포함하는 복수개의 예비 전극들을 형성하는 단계: 상기 복수개의 돌출 영역들 및 상기 제1 몰드 절연층 상에 복수개의 박막들을 배치하는 단계; 상기 복수개의 박막들 상에 제2 몰드 절연층을 배치하는 단계; 상기 복수개의 예비 전극들의 상면을 노출하도록 상기 제2 몰드 절연층 및 상기 복수개의 박막들의 일부분을 제거하는 단계; 상기 복수개의 박막들에 의해 둘러싸인 복수개의 개구부들을 형성하도록 상기 복수개의 예비 전극들의 적어도 일부분을 제거하는 단계; 및 상기 복수개의 개구부들 내에 복수개의 메모리 성분들을 형성하는 단계를 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 돌출 영역들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 복수개의 돌출 영역들의 측벽들 전체 및 복수개의 콘택 플러그들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상기 제2 몰드 절연층보다 낮은 열 전달 계수(coefficient of heat transfer)를 가질 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 절연 물질(insulating material)을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 다층 구조물(multi-layered structure)을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 카바이드(silicon carbide), 실리콘 산화물(silicon oxide), 알루미늄 산화물(aluminum oxide), 알루미늄 질화물(aluminum nitride), 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nickel oxide) 및 이들의 조합을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상변화 물질층(phase-change material layer)으로부터의 열 전달을 감소시킬 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들은 상변화 물질층의 상면과 동일 평면 상에 위치하는 상면을 가질 수 있다.
본 발명의 예시적 실시예들에 따라 메모리 장치가 제공되며, 상기 장치는, 기판 상에 형성되며, 복수개의 하부 전극들을 포함하는 제1 몰드; 및 복수개의 메모리 성분들을 포함하는, 상기 제1 몰드 상의 제2 몰드를 포함하며, 상기 기판 상부의 상기 제1 몰드의 높이가 상기 기판 상부의 상기 복수개의 하부 전극들의 높이와 실질적으로 동일하며, 상기 제1 몰드 상부의 상기 제2 몰드의 높이가 상기 제1 몰드 상부의 상기 복수개의 메모리 성분들의 높이와 실질적으로 동일한 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 제1 몰드는 상기 제2 몰드와 상이한 몰드일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들은 복수개의 가변 저항 메모리 성분들일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들은 복수개의 상변화 메모리 성분들일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들의 폭은 상기 복수개의 하부 전극들의 폭보다 작은 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들의 폭은 상기 복수개의 하부 전극들의 폭보다 큰 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들의 폭은 상기 복수개의 하부 전극들의 폭과 동일한 것일 수 있다.
본 발명의 예시적 실시예들에 따라서 메모리 장치가 제공되며, 상기 장치는, 기판 상의 복수개의 하부 전극들 상에 형성되는 복수개의 메모리 성분들; 상기 복수개의 하부 전극들 상의 상기 복수개의 메모리 성분들 각각 사이에 형성되는 복수개의 절연층 구조물들(insulation layer structures); 및 상기 복수개의 메모리 성분들 및 상기 복수개의 절연층 구조물들 상에 형성되는 복수개의 상부 전극들을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들은 상기 복수개의 메모리 성분들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 일부분 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들은 상기 복수개의 메모리 성분들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 전체 상에 형성될 수 있다.
본 발명의 예시적 실시예들에서, 상기 기판 상에서 상기 복수개의 하부 전극들 및 상기 기판 사이에 형성되는 복수개의 액세스 소자들; 및상기 복수개의 액세스 소자들 각각 사이에 형성되는 복수개의 층간 절연막들을 더 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 하부 전극들 상의 상기 복수개의 메모리 성분들의 측벽들은 상기 복수개의 액세스 소자의 측벽들과 정렬되지(aligned) 않는 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 하부 전극들 상의 상기 복수개의 메모리 성분들의 측벽들은 상기 복수개의 액세스 소자의 측벽들과 정렬되는 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들은 복수개의 가변 저항 메모리 성분들일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 메모리 성분들은 복수개의 상변화 메모리 성분들일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들 각각은 상기 복수개의 하부 전극 층 및 상기 복수개의 메모리 성분들의 측벽들 상에 순차적으로 적층된 적어도 하나의 박막 및 매립층 패턴(filling layer pattern)을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들 각각은 복수개의 박막들을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 박막들 각각은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 카바이드(silicon carbide), 실리콘 산화물(silicon oxide), 알루미늄 산화물(aluminum oxide), 알루미늄 질화물(aluminum nitride), 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nickel oxide) 및 이들의 조합을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들 각각은 교대로 반복되는 실리콘 질화물 층들 및 실리콘 산화물 층들의 스택(stack)을 포함할 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들 각각은 대응하는 상기 복수개의 메모리 성분들 중 하나를 둘러싸는 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들 각각은 상기 복수개의 메모리 성분들의 상면과 동일 평면 상에 위치하는 상면을 갖는 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 절연층 구조물들 각각은 인접한 상기 복수개의 메모리 성분들 사이의 열 전달을 감소시키는 것일 수 있다.
본 발명의 예시적 실시예들에서, 상기 복수개의 액세스 소자들은 다이오드들(diodes), 바이폴라 트랜지스터들(bipolar transistors) 또는 모스 트랜지스터들(MOS transistors)일 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치 및 그 제조 방법에 따르면, 하부 전극의 상측 영역을 식각이 용이한 희생층으로 변경함으로써, 몰드층의 원하지 않는 손상을 방지하고, 단시간의 공정에서 하부 전극의 상측 영역을 제거할 수 있으므로, 이에 따라 고집적화된 상변화층을 용이하게 형성할 수 있고, 결과적으로 신뢰성있는 대쉬셀을 제공할 수 있다.
또한 상변화 물질층 또는 하부 전극층을 둘러싸고 복수개의 박막 패턴을 형성함으로써 인접 셀간의 열 간섭을 감소 또는 방지할 수 있다.
도 1은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치를 나타내는 개략적인 회로도이다.
도 2는 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치를 도시하는 개략적인 단면도이다.
도 3 내지 도 12는 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 13 내지 도 21은 본 발명의 예시적 실시예들에 따른, 하부 전극과 상변화 물질층의 실시예들을 도시한다.
도 22 및 도 23은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치들을 도시하는 개략적인 단면도들이다
도 24 내지 도 26은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 27 내지 도 30은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치의 제조 방법을 도시하는 개략적인 단면도들이다.
도 31a 및 31b는 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치를 도시하는 개략적인 단면도들이다.
도 32는 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 33은 도 32의 상변화 메모리 장치에 있어서 셀 어레이를 설명하기 위한 사시도이다.
도 34 내지 도 39 및 도 41 내지 도 43은 도 32에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 40은 도 39를 위에서 내려다 본 평면도이다.
도 44는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 45 내지 도 48은 도 44에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 49는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 50은 도 49의 상변화 메모리 장치에 있어서 셀 어레이를 설명하기 위한 사시도이다.
도 51 내지 도 53은 도 49에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 54는 도 53을 위에서 내려다 본 평면도이다.
도 55는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치의 개략적인 단면도이다.
도 56은 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치의 개략적인 단면도이다.
도 57은 본 발명의 예시적 실시예들에 따른 메모리 카드를 보여주는 개략도이다.
도 58은 본 발명의 예시적 실시예들에 따른 시스템을 보여주는 개략도이다.
도 59는 본 발명의 예시적 실시예들에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치(1)를 나타내는 개략적인 회로도이다.
도 1을 참조하면, 상변화 메모리 장치(1)는 상변화 메모리 어레이(2), 로우 디코더(3a), 칼럼 디코더(3b), 및 제어 회로(4)를 포함할 수 있다.
상변화 메모리 어레이(2)는 매트릭스 형태로 배열되고, 메모리 부분(5)과 엑세스 부분(6)을 각각 포함하는 복수의 메모리 소자의 단위 셀들(7)을 포함한다.
메모리 부분(5)은 상변화 물질(phase-change materials)을 포함할 수 있다. 메모리 부분(5)의 상태는 비트 라인(미도시)을 통해 공급되는 전류의 양에 따라 결정될 수 있다. 이하에 개시되는 본 발명의 예시적 실시예들에서는 메모리 부분(5)의 메모리 소자로서 상변화 물질을 포함하는 PRAM(Phase-change Random Access Memory)을 예로 들어 설명하기로 한다.
메모리 부분(5)이 상변화 물질층을 포함하는 경우에 있어서, 상기 상변화 물질층을 결정화 온도(crystallization temperature)와 용융점(melting point) 사이의 온도로 원하는 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질층은 결정 상태가 된다. 이러한 결정 상태를 셋 상태(set state)라고 지칭하며, 데이터 '0'이 저장된 상태일 수 있다. 반면, 상기 상변화 물질층을 상기 용융점 이상의 온도로 가열한 후에 급격히 냉각하면, 상기 상변화 물질층은 비정질 상태가 된다. 이러한 비정질 상태를 리셋 상태(reset state)라고 지칭하며, 데이터 '1'이 저장된 상태일 수 있다. 따라서, 상기 상변화 물질층과 접촉하는 전극에 전류를 공급함으로써 발생된 열에 의해 상기 상변화 물질층이 저항값이 낮은 결정 상태와 저항값이 높은 비정질 상태 사이의 가역적 변화를 일으키고, 이때 상기 상변화 물질층의 저항값에 따라 데이터 '0' 또는 데이터 '1'이 저장될 수 있고, 그 이후 이 저장된 데이터를 독출할 수 있다. 또한, 상기 상변화 물질은 전류, 전압과 같은 전기적 신호, 광학 신호, 또는 방사선 등에 의하여 결정 상태가 변화할 수 있다.
엑세스 부분(6)은 워드 라인의 전압에 따라 메모리 부분(5)으로의 전류 공급을 제어한다. 엑세스 부분(6)은 엑세스 소자를 포함할 수 있으며, 상기 엑세스 소자는 다이오드(diode), 바이폴라(bipolar) 트랜지스터, 또는 모스(MOS) 트랜지스터일 수 있다.
또한, 복수의 메모리 소자의 단위 셀들(7)은 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b)에 전기적으로 연결된다. 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b)은 일정한 또는 원하는 각도를 가지고 2차원적으로 배열되며, 상기 일정한 또는 원하는 각도는 수직일 수 있으나 이에 한정되는 것은 아니다. 제1 어드레스 라인(8a)과 제2 어드레스 라인(8b) 중 하나는 비트 라인일 수 있고, 다른 하나는 워드 라인일 수 있다.
로우 디코더(3a)는 제1 어드레스 라인(8a)을 통하여 상변화 메모리 어레이(2)와 통신할 수 있다. 칼럼 디코더(3b)는 제2 어드레스 라인(8b)을 통하여 상변화 메모리 어레이(2)와 통신할 수 있다.
제어 회로(4)는 로우 어드레스 신호를 로우 디코더(3a)에 전달하고, 로우 디코더(3a)는 상기 로우 어드레스 신호를 디코딩하고, 상기 디코딩된 로우 어드레스 신호를 제1 어드레스 라인(8a)을 통하여 상변화 메모리 어레이(2)에 전달할 수 있다. 또한, 제어 회로(4)는 칼럼 어드레스 신호를 칼럼 디코더(3b)에 전달하고, 칼럼 디코더(3b)는 상기 칼럼 어드레스 신호를 디코딩하고, 상기 디코딩된 칼럼 어드레스 신호를 제2 어드레스 라인(8b)을 통하여 상변화 메모리 어레이(2)에 전달할 수 있다. 도시되지는 않았지만, 로우 디코더(3a)와 제어 회로(4) 사이에 또는 칼럼 디코더(3b)와 제어 회로(4) 사이에 감지 증폭기(미도시) 및/또는 페이지 버퍼(미도시)를 더 포함할 수 있다.
제어 회로(4)는 전력 회로부(9)를 더 포함할 수 있다. 전력 회로부(9)는 상변화 메모리 어레이(2)에 전류 및/또는 전압을 안정적으로 제공하는 기능을 수행할 수 있고, 또한, 외부 전압을 상변화 메모리 어레이(2)가 요구하는 수준에 맞도록 승압 또는 감압할 수 있다. 또한, 전력 회로부(9)는 높은 전류 및/또는 전압의 안정적인 제공을 위하여 캐패시터를 포함할 수 있다.
도 2는 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치(100)를 도시하는 개략적인 단면도이다.
도 2를 참조하면, 상변화 메모리 장치(100)는 메모리 부분(5)과 엑세스 부분(6)을 포함할 수 있다. 메모리 부분(5)에는 하부 전극층(150), 상변화 물질층(170), 및 상부 전극층(180)으로 구성된 스토리지 구조체가 위치할 수 있다. 엑세스 부분(6)에는 엑세스 소자를 포함할 수 있으며, 상기 엑세스 소자는 상기 스토리지 구조체와 전기적으로 연결된 다이오드(120)일 수 있으며, 또한, 상기 다이오드(120)를 대신하여 바이폴라 트랜지스터 또는 MOS 트랜지스터일 수도 있다.
기판(110)에는 소자 분리층(112)이 위치할 수 있다. 기판(110) 및 소자 분리층(112) 상에는 제1 층간 절연층(122)이 위치할 수 있다. 다이오드(120)는 소자 분리층(112) 사이의 기판(110)의 일부 영역 상에 위치할 수 있고, 또한 제1 층간 절연층(122) 내에 위치할 수 있다. 다이오드(120)는 서로 다른 도전형의 제1 도전형층(126) 및 제2 도전형층(128)을 포함할 수 있고, 이에 따라 다이오드의 기능을 수행할 수 있다.
제1 층간 절연층(122) 상에는 제2 층간 절연층(130)이 위치할 수 있다. 제2 층간 절연층(130) 내에 다이오드(120)와 물리적으로 및/또는 전기적으로 연결된 플러그(132)가 위치할 수 있다. 제2 층간 절연층(130) 상에 제1 몰드 절연층(140) 및 제2 몰드 절연층(160)이 위치할 수 있다.
하부 전극층(150), 상변화 물질층(170), 및 상부 전극층(180)은 상기 스토리지 구조체를 구성할 수 있다. 하부 전극층(150)과 상부 전극층(180) 사이에 개재된 상변화 물질층(170)의 물질 상태에 따라서 데이터가 저장될 수 있다. 예시적 실시예들에서, 하부 전극층(150)은 상변화 물질층(170)의 물질 상태를 변경하는, 예를 들어 결정질 상태 또는 비정질 상태로의 물질 상태를 변경하는, 히터의 기능을 수행할 수 있다. 또한, 하부 전극층(150)과 상변화 물질층(170)은 일체형 구조(integral structure)를 가질 수 있고, 예를 들어 대쉬 셀(dash cell)의 형태를 가질 수 있다. 그러나, 이러한 구조는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 하부 전극층(150)과 상변화 물질층(170)의 구조에 대한 다양한 실시예들은 도 13 내지 도 21을 참조하여 하기에 설명하기로 한다.
상기 스토리지 구조체는 다이오드(120)와 전기적으로 연결될 수 있다. 즉, 하부 전극층(150)이 플러그(132)와 물리적으로 및/또는 전기적으로 연결될 수 있다. 하부 전극층(150)은 제1 몰드 절연층(140) 내에 위치할 수 있고, 상변화 물질층(170)은 제2 몰드 절연층(160) 내에 위치할 수 있고, 상부 전극층(180)은 제2 몰드 절연층(160) 상에 위치할 수 있다.
제2 몰드 절연층(160) 상에 제3 층간 절연층(194)이 위치할 수 있다. 제3 층간 절연층(194)은 상부 전극층(180)을 둘러쌀 수 있다. 제3 층간 절연층(194) 상에 비트 라인(190)이 위치할 수 있다. 비트라인 콘택 플러그(192)는 제3 층간 절연층(194) 내에 위치할 수 있고, 상부 전극층(180)과 비트 라인(190)을 전기적으로 연결할 수 있다.
도 3 내지 도 12는 본 발명의 예시적 실시예들에 따른, 도 2의 상변화 메모리 장치(100)의 제조 방법을 도시하는 개략적인 단면도들이다.
도 3을 참조하면, 엑세스 부분(6)이 형성된 기판(110)을 준비한다. 엑세스 부분(6)은 기판(110)의 상측에 형성될 수 있다. 엑세스 부분(6)은 도 1의 엑세스 부분(6)에 상응할 수 있다.
기판(110)은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층, 또는 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 또한, 기판(110)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 기판(110)은 워드 라인(word line, 미도시), 비트 라인 (bit line, 미도시), 또는 다른 반도체 소자들을 더 포함할 수 있다.
기판(110)은 일부 영역 내에 소자 분리층(112)을 포함한다. 소자 분리층(112)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 소자 분리층(112)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 수행할 수 있으며, 또한 포토리소그래피 방법, 식각 방법, 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 형성할 수 있다. 또한, 하기에 설명되는 다른 어떠한 층에 대하여 상기 방법들을 적용하는 경우도 본 발명의 기술적 사상에 포함된다.
기판(110) 상에 엑세스 부분(6)이 위치한다. 엑세스 부분(6)은 엑세스 소자와 엑세스 소자를 둘러싸는 제1 층간 절연층(122)을 포함할 수 있다. 상기 엑세스 소자는 다이오드(120)이며, 바이폴라 트랜지스터 또는 MOS 트랜지스터일 수도 있다.
제1 층간 절연층(122)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
다이오드(120)는 제1 층간 절연층(122) 내에 위치하며, 또한 기판(110)의 소자 분리층(112) 사이의 영역 상에 위치할 수 있다. 다이오드(120)는, 예를 들어 폴리 실리콘을 포함할 수 있고, 또한 서로 반대의 도전형을 가지는 제1 도전형층(126)과 제2 도전형층(128)을 포함할 수 있다. 예를 들어, 제1 도전형층(126)이 p-형 도전형 불순물들을 포함할 수 있고, 제2 도전형층(128)은 n-형 도전형 불순물들을 포함할 수 있다. 또는 이와 반대일 수 있다. 제1 도전형층(126)과 제2 도전형층(128)은 불순물 확산 또는 이온주입에 의하여 형성할 수 있다. 또한, 본 발명의 기술적 사상은, 다이오드(120)를 대신하여, 트랜지스터를 엑세스 소자로서 사용하는 경우를 포함할 수 있다.
도 4를 참조하면, 엑세스 부분(6) 상에 제2 층간 절연층(130)을 형성하고, 제2 층간 절연층(130) 내에, 다이오드(120)와 물리적으로 및/또는 전기적으로 연결된 플러그(132)를 형성한다. 도 4의 공정은 선택적인(optional) 공정이므로, 경우에 따라서는 생략될 수 있다.
제2 층간 절연층(130)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 또한, 제1 층간 절연층(122)과 제2 층간 절연층(130)은 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다.
플러그(132)는 다이오드(120)와 이후에 형성되는 하부 전극층(150, 도 2 참조) 사이의 접촉 저항을 낮추는 기능을 수행할 수 있다. 플러그(132)는 도전성 물질을 포함할 수 있고, 예를 들어 텅스텐(W), 티타늄 텅스텐(TiW), 또는 탄탈륨 텅스텐(TaW) 중에 적어도 어느 하나를 포함할 수 있다. 도 4에서는 플러그(132)의 평면 면적이 다이오드(120)의 평면 면적에 비하여 큰 것으로 도시되어 있으나, 이는 예시적이다. 플러그(132)의 평면 면적이 다이오드(120)의 평면 면적과 서로 동일하거나, 또는 플러그(132)의 평면 면적이 다이오드(120)의 평면 면적에 비하여 작은 경우도 본 발명의 기술적 사상에 포함된다.
도 5를 참조하면, 제2 층간 절연층(130) 상에 제1 몰드 절연층(140)을 형성하고, 플러그(132) 상에 예비(preliminary) 하부 전극층(151)을 형성한다. 제1 몰드 절연층(140)은 예비 하부 전극층(151)을 둘러싸도록 형성될 수 있다.
예비 하부 전극층(151)은 최하면(152)이 넓고, 최상면(154)이 좁은 형상을 가질 수 있다. 예비 하부 전극층(151)의 최하면(152)은 플러그(132)와 물리적으로 및/또는 전기적으로 연결될 수 있다. 예비 하부 전극층(151)의 최하면(152)이 넓으므로, 이후에 형성되는 하부 전극층(150, 도 2 참조)이 플러그(132)에 접촉하는 접촉 면적이 증가되고, 이에 따라 하부 전극층(150, 도 2 참조)과 플러그(132) 사이의 신뢰성있는 전기적 연결을 제공할 수 있다. 또한, 예비 하부 전극층(151)의 최상면(154)이 좁으므로, 이후에 형성되는 상변화 물질층(170, 도 2 참조)과의 접촉 면적을 감소시킬 수 있고, 결과적으로 상변화 물질층(170)에 인가되는 전류의 크기, 예를 들어 리셋 전류의 크기를 감소시킬 수 있다. 그러나, 예비 하부 전극층(151)의 이러한 형상은 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
제1 몰드 절연층(140)은 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
예비 하부 전극층(151)은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 크롬(Cr), 텅스텐(W), 니오븀(Nb), 또는 바나듐(V) 중 적어도 어느 하나를 포함할 수 있다. 또한, 예비 하부 전극층(151)은 상술한 물질들 중 적어도 어느 하나와 질소(N), 탄소(C), 알루미늄(Al), 붕소(B), 인(P), 산소(O), 실리콘(Si) 중 적어도 어느 하나와의 조합을 포함할 수 있다. 또한, 예비 하부 전극층(151)은, 예를 들어 TiN, TiW, TiCN, TiAlN, TiSiC, TiSiN, TaN, TaW, TaCN, TaAlN, TaSiC, TaSiN, MoN, MoW, MoCN, MoAlN, MoSiC, 또는 MoSiN를 포함할 수 있다.
제1 몰드 절연층(140)과 예비 하부 전극층(151)은 선택되는 식각제에 대하여 서로 다른 식각 선택비를 가질 수 있다. 이러한 식각 선택비에 기인하여, 이후의 공정(도 6 참조)에서 제1 몰드 절연층(140)의 일부를 제거하는 동안에, 예비 하부 전극층(151)은 제거되지 않고 잔존할 수 있다.
이하에서는, 제1 몰드 절연층(140)이 실리콘 질화물을 포함하고, 예비 하부 전극층(151)이 티타늄 질화물을 포함하는 경우를 중심으로 설명하기로 한다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 6을 참조하면, 제1 몰드 절연층(140)의 상부 영역을 리세스하여, 예비 하부 전극층(151)의 일부 영역이 돌출되는 돌출 영역(156)을 형성한다. 이러한 제1 몰드 절연층(140)을 리세스하는 공정은 포토리소그래피 공정과 습식 또는 건식 식각 공정을 이용하여 수행될 수 있고, 에치백을 이용하여 수행될 수 있고, 또는 이들의 조합을 이용하여 수행될 수 있다. 상기 리세스를 위한 식각제는 제1 몰드 절연층(140)을 선택적으로 식각시키고, 예비 하부 전극층(151)을 전혀 식각시키지 않거나 거의 식각시키지 않는 특성을 가질 것이 요구된다. 상기 식각제는, 예를 들어 인산을 포함할 수 있다.
도 7을 참조하면, 예비 하부 전극층(151)의 돌출 영역(156)을 처리하여 희생층(158)을 형성한다. 예비 하부 전극층(151)으로부터 하부 전극층(150)을 형성한다. 즉, 예비 하부 전극층(151)의 잔존 부분은 하부 전극층(150)을 형성한다. 상기 처리는 산화 처리 또는 질화 처리일 수 있고, 플라즈마 산화/질화, 열산화/열질화, 또는 애싱(ashing)을 이용하여 수행될 수 있다. 희생층(158)은 하부 전극층(150)에 대하여 서로 다른 식각 선택비를 가질 수 있다. 하부 전극층(150)이 질화물을 포함하는 경우에는, 희생층(158)은 산화물 또는 산질화물을 포함할 수 있다. 또는 이와 반대로 하부 전극층(150)이 산화물 또는 산질화물을 포함하고, 희생층(158)이 질화물을 포함하는 경우도 본 발명의 기술적 사상에 포함된다. 또한, 하부 전극층(150)이 티타늄 질화물(TiN)을 포함하는 경우에는, 희생층(158)은 티타늄 산화물(TiO) 또는 티타늄 산질화물(TiON)을 포함할 수 있다. 또한, 희생층(158)이 다른 임의의 질화물일 수 있다.
도 7에서는, 하부 전극층(150)과 희생층(158)의 폭이 동일하게 도시되어 있으나, 이는 예시적이며 상기 폭은 다를 수 있다.
도 8을 참조하면, 제1 몰드 절연층(140) 상에 제2 몰드 절연층(160)을 형성한다. 제2 몰드 절연층(160)은 희생층(158)을 둘러싸고 덮도록 형성될 수 있다. 제2 몰드 절연층(160)은 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 제1 몰드 절연층(140)과 제2 몰드 절연층(160)은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다. 제2 몰드 절연층(160)과 희생층(158)은 선택되는 식각제에 대하여 서로 다른 식각 선택비를 가질 수 있다. 이러한 식각 선택비에 기인하여, 이후의 공정(도 10 참조)에서 희생층(158)을 제거하는 동안에, 제2 몰드 절연층(160)은 제거되지 않고 잔존할 수 있다. 예를 들어, 희생층(158)이 산화층인 경우에는, 제2 몰드 절연층(160)은 산질화층 또는 질화층일 수 있고, 희생층(158)이 질화층인 경우에는, 제2 몰드 절연층(160)은 산화층 또는 산질화층일 수 있다.
비록 전술한 도 6 내지 도 8은 제1 몰드 절연층(140)을 리세스하고, 이어서 상기 희생층(158)을 형성하고, 이어서 상기 제2 몰드 절연층(160)을 형성하는 것을 설명하고 있지만, 이러한 공정들은 다른 순서로 재배열될 수도 있다. 예를 들어, 상기 희생층(158)을 형성하는 공정이 상기 제1 몰드 절연층(140)을 리세스 하는 공정에 앞서 수행될 수도 있다.
도 9를 참조하면, 제2 몰드 절연층(160)을 평탄화하여 희생층(158)의 최상면(160a)을 노출시킨다. 상기 평탄화는 화학적 기계적 연마(chemical mechanical polishing, CMP), 에치백, 또는 이들의 조합을 이용하여 수행될 수 있다.
도 10을 참조하면, 희생층(158)을 제거하여 하부 전극층(150)을 노출하는 개구부(162)를 형성한다. 개구부(162)를 형성하는 공정은 포토리소그래피 공정과 습식 또는 건식 식각 공정을 이용하여 수행될 수 있고, 에치백을 이용하여 수행될 수 있고, 또는 이들의 조합을 이용하여 수행될 수 있다. 개구부(162)를 형성하기 위한 식각제는 희생층(158)을 선택적으로 식각시키고, 제2 몰드 절연층(160)을 전혀 식각시키지 않거나 거의 식각시키지 않는 특성을 가질 것이 요구된다. 희생층(158)이 산화물을 포함하는 경우에는 상기 식각제는, 예를 들어 불산을 포함할 수 있고, 습식 식각을 수행하여 희생층(158)을 제거할 수 있다.
도 11을 참조하면, 개구부(162) 내를 상변화 물질로 충전하여, 상변화 물질층(170)을 형성한다. 즉, 도 9의 희생층(158)을 대체하여, 하부 전극층(150)과 물리적으로 및/또는 전기적으로 연결된 상변화 물질층(170)을 형성한다. 도시되지는 않았지만, 하부 전극층(150)을 덮도록 상변화 물질층(170)을 형성하고, 평탄화 공정을 수행하여 하부 전극층(150)을 노출할 수 있다.
상변화 물질층(170)은 상술한 바와 같이 다른 결정 상태에 의하여 데이터를 저장할 수 있는 상변화 물질, 예를 들어 칼코게나이드 물질을 포함할 수 있고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, 및 Ag-In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다.
예시적 실시예들에서, 상기 상변화 물질층(170)은 Ge-Sb-Te, As-Sb-Te, Sn-Sb-Te, Sn-In-Sb-Te, As-Ge-Sb-Te와 같은 칼코게나이드 합금을 포함할 수 있다. 대안적으로, 상기 상변화 물질층(170)은 Ta-Sb-Te, Nb-Sb-Te, V-Sb-Te와 같은 그룹 VA-Sb-Te 내의 성분, 또는 Ta-Sb-Se, Nb-Sb-Se, V-Sb-Se와 같은 그룹 VA-Sb-Se 내의 성분을 포함할 수 있다. 나아가, 상기 상변화 물질층(170)은 W-Sb-Te, Mo-Sb-Te, Cr-Sb-Te와 같은 그룹 VIA-Sb-Te 내의 성분, 또는 W-Sb-Se, Mo-Sb-Se, Cr-Sb-Se와 같은 그룹 VIA-Sb-Se 내의 성분을 포함할 수 있다.
비록 상기 상변화 물질층(170)은 주로 3원계 상변화 칼코게나이드 합금으로 형성되는 것을 위에서 기술하였지만, 상기 상변화 물질의 칼코게나이드 합금은 2원계 상변화 칼코게나이드 합금 또는 4원계 상변화 칼코게나이드 함금으로부터 선택될 수도 있다. 예를 들어, 2원계 상변화 칼코게나이드 함금은 Ga-Sb, In-Sb, In-Se, Sb2-Te3, Ge-Te 합금 중의 하나 이상을 포함할 수 있으며, 4원계 상변화 칼코게나이드 합금은 Ag-In-Sb-Te, (Ge-Sn)-Sb-Te, Ge-Sb-(Se-Te), Te81-Ge15-Sb2-S2 합금 중의 하나 이상을 포함할 수 있다.
예시적 실시예들에서, 상기 상변화 물질층(170)은 전술한 다중 저항 상태를 갖는 천이 금속 산화물로 이루어질 수 있다. 예를 들어, 상기 상변화 물질층(170)은 Ni02, TiO2, HfO, Nb2O5, ZnO, WO3, CoO, GST?(Ge2Sb2Te5), PCMO(PrxCa1 - xMnO3)로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 이루어질 수 있다. 상기 상변화 물질층(170)은은 S, Se, Te, As, Sb, Ge, Sn, In 및 Ag로 이루어진 그룹으로부터 선택된 하나 이상의 원소들을 포함하는 화합물일 수도 있다.
또한, 상변화 물질층(170)은 금속 물질을 더 포함할 수 있다. 또한, 상변화 물질층(170)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나가 도핑될 수 있고, 상기 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다.
다른 예시적 실시예로서, 상기 상변화 물질층을 형성하는 단계는, 개구부(162)의 일부 영역 내에 측벽 절연층(172)을 형성하는 단계를 더 포함하고, 상기 측벽 절연층(172)과 상기 상변화 물질층(170)은 서로 접촉할 수 있다. 이와 같이, 상변화 물질층(170)과 측벽 절연층(172)의 예시적 실시예들이 도 14, 및 도 16 내지 21에 도시된다.
도 12를 참조하면, 상변화 물질층(170) 상에 상부 전극층(180)을 형성한다. 하부 전극층(150), 상변화 물질층(170), 및 상부 전극층(180)은 메모리 부분(5)을 구성한다. 메모리 부분(5)은 도 1의 메모리 부분(5)에 상응할 수 있다.
상부 전극층(180)은 상변화 물질층(170)과 물리적으로 및/또는 전기적으로 연결될 수 있다. 상부 전극층(180)은 탄소 질화물(CN), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 코발트 실리콘물(CoSi), 텅스텐 실리콘물(WSi), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
이어서, 후속 공정들을 진행하여 도 2의 상변화 메모리 장치(100)를 완성한다. 상기 후속 공정들은 상부 전극층(180)과 물리적으로 및/또는 전기적으로 연결된 비트라인 콘택 플러그(192)를 형성하는 단계 및 비트라인 콘택 플러그(192)과 물리적으로 및/또는 전기적으로 연결된 비트 라인(190)을 형성하는 단계를 포함할 수 있다. 이에 따라, 상부 전극층(180)과 비트 라인(190)은 물리적으로 및/또는 전기적으로 연결된다. 상부 전극층(180)과 비트라인 콘택 플러그(192)는 제3 층간 절연층(194)에 의하여 둘러싸일 수 있다.
도 13 내지 도 21은 도 2의 하부 전극층(150)과 상변화 물질층(170)의 다양한 실시예들을 도시한다.
도 13을 참조하면, 하부 전극층(150)은 직육면체의 형상을 가질 수 있고, 수평면에서 한 변의 길이가 다른 변에 길이에 비하여 긴 형상을 가질 수 있다. 또한, 상변화 물질층(170)은 하부 전극층(150)에 상응하는 형상, 예를 들어 직육면체의 형상을 가질 수 있다. 즉, 하부 전극층(150)의 최상면과 상변화 물질층(170)의 최하면은 서로 동일한 형상, 예를 들어 직사각형을 가지고, 전체적으로 서로 접촉할 수 있다. 상변화 물질층(170)의 길이(L)는, 예를 들어 5nm 내지 100nm 범위일 수 있고, 예를 들어 20 nm 내지 30 nm의 범위일 수 있다. 상변화 물질층(170)의 두께(t)는, 예를 들어 1nm 내지 20nm 범위일 수 있고, 예를 들어 5 nm 내지 10 nm의 범위일 수 있다. 상변화 물질층(170)의 높이(H1)는, 예를 들어 5nm 내지 100nm 범위일 수 있고, 예를 들어 30 nm 내지 50 nm의 범위일 수 있다. 하부 전극층(150)의 길이와 두께는 상변화 물질층(170)의 길이(L)와 두께(t)와 동일할 수 있다. 하부 전극층(150)의 높이(H2)는, 예를 들어 5nm 내지 100nm 범위일 수 있고, 예를 들어 40 nm 내지 60 nm의 범위일 수 있다. 따라서, 하부 전극층(150)과 상변화 물질층(170)은 일체형으로 형성될 수 있고, 대쉬 셀을 형성할 수 있다. 또한, 하부 전극층(150)은 최하면(152)이 넓고, 최상면(155)이 좁은 형상을 가질 수 있다. 하부 전극층(150)의 최하면(152)이 넓으므로, 하부 전극층(150)이 플러그(132)에 접촉하는 접촉 면적이 증가되고, 이에 따라 하부 전극층(150)과 플러그(132) 사이의 신뢰성 있는 전기적 연결을 제공할 수 있다. 또한, 하부 전극층(150)의 최상면(155)이 좁으므로, 이후에 형성되는 상변화 물질층(170, 도 2 참조)과의 접촉 면적을 감소시킬 수 있고, 결과적으로 상변화 물질층(170)에 인가되는 전류의 크기, 예를 들어 리셋 전류의 크기를 감소시킬 수 있다.
그러나, 이러한 형상과 수치들은 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 14를 참조하면, 하부 전극층(150)의 일부 영역 상에 상변화 물질층(170a)이 위치하고, 다른 영역 상에 측벽 절연층(172a)이 위치할 수 있다. 상변화 물질층(170a)의 양 측벽에 측벽 절연층(172a)들이 위치할 수 있다. 이에 따라, 상변화 물질층(170a)과 하부 전극층(150) 사이의 접촉 면적을 감소시킬 수 있고, 결과적으로 상변화 물질층(170a)에 인가되는 전류의 크기, 예를 들어 리셋 전류의 크기를 감소시킬 수 있다. 상변화 물질층(170a)과 측벽 절연층(172a)의 상대적인 위치는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 측벽 절연층(172a)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 측벽 절연층(172a)은 다층의 절연막 구조물로 형성될 수 있다. 상기 다층의 절연막 구조물은 실리콘 질화막, 실리콘 산질화막, 실리콘 탄화막, 실리콘 산화막, 알루미늄 산화막, 알루미늄 질화막, 하프늄 산화막, 지르코늄 산화막, 티타늄 산화막, 니켈 산화막, 및 이들의 조합을 이용하여 구성될 수 있다.
도 15를 참조하면, 하부 전극층(150b)과 상변화 물질층(170b)이 원기둥의 형상을 가지는 경우이다. 하부 전극층(150b)과 상변화 물질층(170b)은 서로 상응하는 형상을 가질 수 있다. 즉, 하부 전극층(150b)의 최상면과 상변화 물질층(170b)의 최하면은 서로 동일한 형상, 예를 들어 원형을 가지고, 전체적으로 서로 접촉할 수 있다.
도 16을 참조하면, 하부 전극층(150c)의 일부 영역 상에 상변화 물질층(170c)이 위치하고, 다른 영역 상에 측벽 절연층(172c)이 위치할 수 있다. 상변화 물질층(170c)은 하부 전극층(150c)의 중심 부분의 상측에 위치하고, 측벽 절연층(172c)은, 상변화 물질층(170c)이 내부에 위치하도록, 상변화 물질층(170c)의 둘레를 둘러싸서 위치하고, 또한 하부 전극층(150c)의 외각 부분의 상측에 위치할 수 있다. 이에 따라, 상변화 물질층(170c)과 하부 전극층(150c) 사이의 접촉 면적을 감소시킬 수 있고, 결과적으로 상변화 물질층(170c)에 인가되는 전류의 크기를 감소시킬 수 있다.
도 17을 참조하면, 하부 전극층(150d)의 일부 영역 상에 상변화 물질층(170d)이 위치하고, 다른 영역 상에 측벽 절연층(172d)이 위치할 수 있다. 측벽 절연층(172d)은 하부 전극층(150d)의 중심 부분의 상측에 위치하고, 상변화 물질층(170d)은, 측벽 절연층(172d)이 내부에 위치하도록, 측벽 절연층(172d)의 둘레를 둘러싸서 위치하고, 또한 하부 전극층(150d)의 외각 부분의 상측에 위치할 수 있다. 이에 따라, 상변화 물질층(170d)과 하부 전극층(150d) 사이의 접촉 면적을 감소시킬 수 있고, 결과적으로 상변화 물질층(170d)에 인가되는 전류의 크기를 감소시킬 수 있다.
도 18 내지 도 21은 상변화 물질층이 측벽 절연층의 외측에 둘러싸서 위치하는 경우에 대한 다양한 실시예를 도시한다. 그러나 이는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 측벽 절연층이 상변화 물질층의 외측에 둘러싸는 경우도 가능하며, 이는 하기의 도 19 및 도 20의 실시예들에 적용될 수 있다.
도 18을 참조하면, 하부 전극층(150e)의 최상 영역의 전체에 상변화 물질층(170e)이 접촉하도록, 하부 전극층(150e)의 상측에 상변화 물질층(170e)이 위치할 수 있다. 또한, 상변화 물질층(170e)의 내부에는 측벽 절연층(172e)이 위치하며, 측벽 절연층(172e)은 하부 전극층(150e)과 접촉하지 않을 수 있다. 따라서, 상변화 물질층(170e)은 컵(cup) 형상을 가질 수 있다.
도 19를 참조하면, 하부 전극층(150f)의 최상 영역의 일부, 예를 들어 그 외각 부분에 상변화 물질층(170f)이 접촉하고, 하부 전극층(150f)의 최상 영역의 다른 일부, 예를 들어 그 중심 부분에 측벽 절연층(172f)이 접촉하도록, 하부 전극층(150f)의 상에 상변화 물질층(170f) 및 측벽 절연층(172f)이 위치할 수 있다. 상변화 물질층(170f)은 측벽 절연층(172e2)의 둘레를 둘러싸서 위치할 수 있다. 상변화 물질층(170f)은 고리 형상을 가질 수 있다.
도 20을 참조하면, 하부 전극층(150g) 내로 측벽 절연층(172g)이 연장될 수 있다. 이에 따라 하부 전극층(150g)의 외측의 최상 영역과 상변화 물질층(170g)이 접촉하고, 하부 전극층(150g)의 내측의 측벽들과 바닥에 측벽 절연층(172g)이 접촉하도록, 하부 전극층(150g)의 상에 상변화 물질층(170g) 및 측벽 절연층(172g)이 위치한다. 상변화 물질층(170g)은 측벽 절연층(172g)의 상측을 둘러싸도록 위치할 수 있고, 하부 전극층(150g)은 측벽 절연층(172g)의 하측을 둘러싸도록 위치할 수 있다. 상변화 물질층(170g)은 고리 형상을 가질 수 있고, 하부 전극층(150g)은 컵 형상을 가질 수 있다.
도 21을 참조하면, 하부 전극층(150h)을 관통하도록, 하부 전극층(150h) 내로 측벽 절연층(172h)이 연장될 수 있다. 이에 따라 하부 전극층(150h)의 외측의 최상 영역과 상변화 물질층(170h)이 접촉하도록, 하부 전극층(150h)의 상에 상변화 물질층(170h)이 위치한다. 하부 전극층(150h)의 내측의 측벽들에 측벽 절연층(172h)이 접촉하여 위치한다. 상변화 물질층(170h)은 측벽 절연층(172h)의 상측을 둘러싸도록 위치할 수 있고, 하부 전극층(150h)은 측벽 절연층(172h)의 하측을 둘러싸도록 위치할 수 있다. 상변화 물질층(170h) 및 하부 전극층(150h)은 각각 고리 형상을 가질 수 있다.
도 15 내지 도 21에 도시된 실시예들에서, 하부 전극층(150b, 150c, 150d, 150e, 150f, 150g, 150h), 상변화 물질층(170b, 170c, 170d, 170e, 170f, 170g, 170h), 및 측벽 절연층(172c, 172d, 172e, 172f, 172g, 172h)의 형상은 예시적이며, 다양한 형상을 가질 수 있고, 예를 들어, 원기둥형, 원뿔형, 절두(truncated) 원뿔형, 다각기둥형, 다각뿔형, 절두 다각뿔형 등의 형상을 각각 가질 수 있다. 측벽 절연층(172c, 172d, 172e, 172f, 172g, 172h)은 다층의 절연막 구조물로 형성될 수 있다. 상기 다층의 절연막 구조물은 실리콘 질화막, 실리콘 산질화막, 실리콘 탄화막, 실리콘 산화막, 알루미늄 산화막, 알루미늄 질화막, 하프늄 산화막, 지르코늄 산화막, 티타늄 산화막, 니켈 산화막, 및 이들의 조합을 이용하여 구성될 수 있다.
도 22 및 도 23은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치들(200, 300)을 도시하는 개략적인 단면도들이다. 도 22 및 도 23에 도시된 실시예들은 도 2에 도시된 실시예와 비교하여, 하부 전극층에 대한 상변화 물질층의 폭이 다른 경우들에 관한 것이다. 도 2를 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다.
도 22에 도시된 상변화 메모리 장치(200)에 있어서, 제1 몰드 절연층(240) 내에 위치한 하부 전극층(250)의 폭(W1)은 제2 몰드 절연층(260) 내에 위치한 상변화 물질층(270)의 폭(W2)에 비하여 클 수 있다. 예를 들어, 하부 전극층(250)의 폭(W1)은 도 2의 하부 전극층(150)의 폭과 실질적으로 동일할 수 있고, 상변화 물질층(270)의 폭(W2)은 도 2의 상변화 물질층(170)의 폭에 비하여 실질적으로 작을 수 있다. 또는, 하부 전극층(250)의 폭(W1)은 도 2의 하부 전극층(150)의 폭에 비하여 실질적으로 클 수 있고, 상변화 물질층(270)의 폭(W2)은 도 2의 상변화 물질층(170)의 폭과 실질적으로 동일할 수 있다.
도 23에 도시된 상변화 메모리 장치(300)에 있어서, 제1 몰드 절연층(340) 내에 위치한 하부 전극층(350)의 폭(W3)은 제2 몰드 절연층(360) 내에 위치한 상변화 물질층(370)의 폭(W4)에 비하여 작을 수 있다. 예를 들어, 하부 전극층(350)의 폭(W3)은 도 2의 하부 전극층(150)의 폭에 비하여 실질적으로 작을 수 있고, 상변화 물질층(370)의 폭(W4)은 도 2의 상변화 물질층(170) 과 실질적으로 동일할 수 있다. 또는, 하부 전극층(350)의 폭(W3)은 도 2의 하부 전극층(150)의 폭과 실질적으로 동일할 수 있고, 상변화 물질층(370)의 폭(W4)은 도 2의 상변화 물질층(170)의 폭에 비하여 실질적으로 클 수 있다.
이는 도 7을 참조하여 설명한 희생층(158)을 형성 공정에 있어서, 예비 하부 전극층(151)의 돌출 영역(156)이 산화 처리 또는 질화 처리되어, 희생층(158)은 예비 하부 전극층(151)과는 물리적/화학적으로 상이한 특성을 가지는 물질을 포함하게 되고, 이러한 물질 특성의 차이에 따라 예비 하부 전극층(151)에 대한 희생층(158)의 부피 변화가 야기될 수 있다. 따라서, 희생층(158)의 폭은 예비 하부 전극층(151)의 폭에 비하여 크거나 작게 될 수 있고, 결과적으로 상변화 물질층(270, 370)의 폭은 하부 전극층(250, 350)의 폭과는 상이하게, 즉 작거나, 또는 크게 변화할 수 있다.
도 24 내지 도 26은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치(400)의 제조 방법을 도시하는 개략적인 단면도들이다.
도 24 내지 도 26에 도시된 실시예는 도 2에 도시된 실시예와 비교하여, 하부 전극층(150)의 상측에 잔류 희생층(459)이 잔류하여, 하부 전극층(150)과 상변화 물질층(470)의 접촉 면적이 감소된 경우에 대한 것이다. 도 2를 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다. 도 3 내지 도 9에서 설명된 단계를 수행한 후에, 도 24의 단계를 수행함에 유의한다.
도 24를 참조하면, 도 3 내지 도 9를 참조하여 상술한 공정을 우선 수행한 후, 희생층(158)을 제거하여 하부 전극층(150)의 일부를 노출하는 개구부(462)를 형성한다. 희생층(158)의 일부는 하부 전극층(150) 상에 잔류하여 잔류 희생층(459)을 형성한다. 잔류 희생층(459)은 하부 전극층(150)의 최상부의 외각 영역에 위치할 수 있고, 이에 따라 하부 전극층(150)의 중앙 부분이 노출될 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 25를 참조하면, 개구부(162) 내부를 상변화 물질로 충전하여, 상변화 물질층(470)을 형성한다.
도 26을 참조하면, 후속 공정들을 진행하여 상변화 메모리 장치(400)를 완성한다. 상기 후속 공정들은 상부 전극층(180), 비트라인 콘택 플러그(192), 및 비트 라인(190)을 형성하는 단계를 포함할 수 있다. 상부 전극층(180)과 비트라인 콘택 플러그(192)는 제3 층간 절연층(194)에 의하여 둘러싸일 수 있다.
본 실시예의 상변화 메모리 장치(400)에 있어서, 잔류 희생층(459)이 하부 전극층(150)의 일부 영역 상에 잔류하므로, 상변화 물질층(470)은 하부 전극층(150)의 최상부의 일부 영역과 물리적으로 및/또는 전기적으로 연결될 수 있다. 즉, 하부 전극층(150)의 최상면의 면적에 비하여 상변화 물질층(470)의 최하면의 면적이 작다. 이에 따라, 상변화 물질층(470)과 하부 전극층(150) 사이의 접촉 면적을 감소시킬 수 있고, 결과적으로 상변화 물질층(470)에 인가되는 전류의 크기, 예를 들어 리셋 전류의 크기를 감소시킬 수 있다.
또한, 상변화 메모리 장치(400)의 하부 전극층(150)과 상변화 물질층(470)에 도 13 내지 도 21을 참조하여 설명한 실시예들을 적용한 경우들도 본 발명의 기술적 사상에 포함된다.
도 27 내지 도 30은 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치(600)의 제조 방법을 도시하는 개략적인 단면도들이다. 여기에서, 도 27은 도 3 내지 도 6에 도시된 공정을 수행한 후에 수행된다.
도 27을 참조하면, 도 6에 도시된 제1 몰드 절연층(140) 상에 위치한 예비 하부 전극층(151)의 돌출 영역(156)을 등방성 식각하여, 돌출 영역(656)을 형성한다. 이에 따라, 돌출 영역(656)의 폭(W6)은 제1 몰드 절연층(140) 내에 매립된 예비 하부 전극층(151)의 폭(W5)에 비하여 작을 수 있다.
도 28을 참조하면, 도 7에서 설명한 바와 같이, 예비 하부 전극층(151)의 돌출 영역(656)을 처리하여 희생층(658)을 형성한다. 상기 처리는 산화 처리 또는 질화 처리일 수 있고, 플라즈마 산화/질화, 열산화/열질화, 또는 애싱을 이용하여 수행될 수 있다.
다른 실시예로서, 예비 하부 전극층(151)의 돌출 영역(656)을 처리한 후 등방성 식각하여 상기 희생층(658)을 형성할 수 있다. 상기 처리는 산화 처리 또는 질화 처리일 수 있고, 플라즈마 산화/질화, 열산화/열질화, 또는 애싱을 이용하여 수행될 수 있다.
도 29를 참조하면, 도 8에서 설명한 바와 같이, 제1 몰드 절연층(140) 상에 희생층(658)을 둘러싸고 덮을 수 있는 제2 몰드 절연층(160)을 형성한다. 이어서, 도 9에서 설명한 바와 같이, 제2 몰드 절연층(160)을 평탄화하여 희생층(658)의 최상면을 노출시킨다. 이어서, 도 10에서 설명한 바와 같이, 희생층(658)을 제거하여 하부 전극층(151)을 노출하는 개구부(662)를 형성한다. 개구부(662)의 폭(W6a)은 돌출 영역(656)의 폭(W6)에 상응할 수 있고, 또한, 하부 전극층(151)의 폭(W5a)은 예비 하부 전극층(150)의 폭(W5)에 상응할 수 있다. 따라서, 개구부(662)의 폭(W6a)은 하부 전극층(151)의 폭(W5a)에 비하여 작을 수 있다.
도 30을 참조하면, 도 11에서 설명한 바와 같이, 개구부(662) 내를 상변화 물질로 충전하여, 상변화 물질층(670)을 형성한다. 상변화 물질층(670)의 폭(W6b)은 은 개구부(662)의 폭(W6a)에 상응할 수 있다. 따라서, 상변화 물질층(670)의 폭(W6b)은 하부 전극층(151)의 폭(W5a)에 비하여 작을 수 있다. 이어서, 도 12에서 설명한 바와 같이, 상변화 물질층(670) 상에 상부 전극층(180)을 형성한다. 이어서, 도 2에서 설명한 바와 같이, 상부 전극층(180)과 물리적으로 및/또는 전기적으로 연결된 비트라인 콘택 플러그(192)를 형성하고 비트라인 콘택 플러그(192)와 물리적으로 및/또는 전기적으로 연결된 비트 라인(190)을 형성한다. 결과적으로, 상변화 메모리 장치(600)를 완성한다.
상변화 메모리 장치(600)에 있어서, 상변화 물질층(670)의 폭(W6b)은 하부 전극층(151)의 폭(W5a)에 비하여 작으므로, 하부 전극층(151)에 접촉하는 상변화 물질층(670)의 접촉 면적을 줄일 수 있고, 이에 따라 상변화 물질층(670)의 접촉 면적당 전류가 증가되므로 더 작은 전류에서도 구동이 가능한 메모리 장치를 구현할 수 있다.
도 31a 및 31b는 본 발명의 예시적 실시예들에 따른, 상변화 메모리 장치(500)를 도시하는 개략적인 단면도이다. 도 31a에 도시된 실시예는 도 2에 도시된 실시예와 비교하여, 상변화 물질층(170)을 둘러싸는 열차단층(572)을 포함한다. 도 2를 참조하여 설명한 실시예와 중복되는 설명은 생략하기로 한다. 도 31b에 도시된 예시적 실시예는 도 31a의 예시적 실시예와 비교하여, 상기 상변화 물질층(170)과 상기 제2 몰드 절연층(160)을 둘러싸는 열차단층(572)을 더 포함한다.
도 31a 및 31b를 참조하면, 상변화 메모리 장치(500)는 상변화 물질층(170) 및/또는 제2 몰드 절연층(160)을 둘러싸는 열차단층(572)을 더 포함한다. 상기 열차단층(572)은 전자에 의한 열전달 및/또는 포논에 의한 열전달이 낮은 물질을 포함할 수 있다. 열차단층(572)은 제2 몰드 절연층(160)에 비하여 낮은 열전달 계수를 가질 수 있고, 절연물을 포함할 수 있다.
상기 열차단층(572)은 다층의 절연막 구조물로 형성될 수 있다. 상기 다층의 절연막 구조물은 실리콘 질화막, 실리콘 산질화막, 실리콘 탄화막, 실리콘 산화막, 알루미늄 산화막, 알루미늄 질화막, 하프늄 산화막, 지르코늄 산화막, 티타늄 산화막, 니켈 산화막 및 이들의 조합을 이용하여 구성될 수 있다. 상기 열차단층(572)은 상변화 물질층(170) 및/또는 상기 제2 몰드 절연층(160)으로부터 외부로의 열전달을 차단함으로써, 인가되는 전류에 의하여 발생하는 열에 의한 상변화 물질층(170)에서의 상변화를 더 신뢰성 있게 구현할 수 있다.
도 31a 및 31b에서 보여지는 바와 같이, 절연층 또는 절연층들이 상기 상변화 물질층(170)으로부터 외부로의 열전달을 감소 또는 차단시킬 수 있도록 상기 상변화 물질층(170)의 측벽들 상에 제공될 수 있으며, 따라서 인가된 전류에 의해 발생된 열에 기인하여 상기 상변화 물질층(170)에서의 보다 신뢰성 있는 상변화를 제공할 수 있다. 게다가 도 31a 및 31b의 특징은 도 22, 23, 26 및 30에서 보여지는 예시적 실시예들에도 적용될 수 있다.
도 32는 본 발명의 예시적 실시예에 따른 상변화 메모리 장치를 설명하기 위한 단면도이고, 도 33은 도 32의 상변화 메모리 장치(700)에 있어서 메모리 셀 어레이를 설명하기 위한 사시도이다. 도 33에서는 설명의 편의를 위해 상기 상변화 메모리 장치(700)의 여분의 부품들은 생략되어 있으며, 도 32는 도 33의 I-I' 라인을 따라 절단된 단면을 나타낸다.
도 32 및 도 33를 참조하면, 상기 상변화 메모리 장치(700)는 기판(110) 상에 연속적으로 적층된 콘택 구조물(121), 하부 전극층(150a), 상변화 물질층(770), 및 상부 전극층(180), 및 상기 하부 전극층(150a)와 상기 상변화 물질층(770)의 측벽들 상에 연속적으로 적층된 제1 박막 패턴(682a), 제2 박막 패턴(684a) 및 매립막 패턴(686a)을 포함하는 절연층 구조물(672)을 포함할 수 있다. 부가적으로 상기 상변화 메모리 장치(700)는 상기 상부 전극층(180)에 전기적으로 연결된 비트 라인(190)과 상기 콘택 구조물(121)에 전기적으로 연결된 워드 라인(129)을 포함할 수 있다. 나아가, 상기 상변화 메모리 장치(700)는 상기 콘택 구조물(121)을 둘러싸는 제1 층간 절연층(122)과 상기 하부 전극층(150a)의 하부 부분을 둘러싸는 몰드 절연층(140)을 포함할 수 있다.
상기 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄기판, SOI(silicon on insulator) 기판, GOI(Germanium-on-insulator) 기판 및 이와 유사한 것을 포함할 수 있다. 상기 기판(110)은 상부에 복수 개의 워드 라인(129)을 포함하는 액티브 영역(109)과, 워드 라인(129)을 포함하지 않는 소자 분리층(112)인 필드 영역으로 구분되어 있다. 예시적인 실시예들에서, 복수개의 소자 분리층(112)은 상기 기판(110) 상에서 제2 방향으로 형성되며, 각 소자 분리층(112)은 상기 제2 방향에 실질적으로 직교하는 제1 방향으로 연장될 수 있다.
예시적 실시예들에서, 복수개의 액티브 영역(109)이 제2 방향으로 형성되며, 각액티브 영역(109)은 제1 방향으로 연장될 수 있다. 각 액티브 영역(109)은 워드 라인(129)을 포함할 수 있다. 따라서 복수개의 워드 라인(129)은 제2 방향으로 형성되며, 각 워드 라인(129)은 제1 방향으로 연장될 수 있다. 상기 워드 라인(129)은 상기 기판(110)과 다른 도전형을 갖는 불순물을 포함할 수 있다. 예를 들어, 상기 기판(110)이 p형 실리콘 기판(110)일 때, 상기 워드 라인(129)은 n형 불순물을 포함할 수 있다. 대안적으로 상기 워드 라인(129)은 금속을 포함할 수 있다.
상기 제1 층간 절연층(122)은 상기 기판(110)과 상기 소자 분리층(112) 상에 형성될 수 있다. 상기 제1 층간 절연층(122)은 USG(Undoped Silicate Glass), SOG(Spin On Glass), BPSG(BoroPhospho Silicate Glass), TOSZ(Tonen Silazene), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 과 같은 실리콘 산화물 또는 다른 유사한 물질등을 포함할 수 있다.
상기 워드 라인(129)을 노출시키는 복수개의 제1 개구부(145)가 상기 제1 층간 절연층(122)을 통하여 형성될 수 있다. 아일랜드 형상을 갖는 상기 제1 개구부(145)는 상기 각 워드 라인(129) 상에서 제1 방향으로 형성될 수 있다. 예시적 실시예들에서 각 제1 개구부(145)는 상면에서 보아 원형 또는 타원형일 수 있다.
예시적 실시예들에서, 복수개의 액티브 영역(109)이 각 소자 분리층(112)과 인접한 소자 분리층(112) 사이에 형성될 수 있으며, 각 액티브 영역(109)은 제1 방향으로 연장될 수 있다. 각 액티브 영역(109)은 워드 라인(129)을 포함할 수 있다. 따라서 복수개의 워드 라인(129)이 액티브 영역(109) 내에 형성될 수 있으며, 각 워드 라인(129)은 제1 방향으로 연장될 수 있다. 상기 워드 라인(129)은 상기 기판(110)과는 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 상기 기판(110)이 p형 실리콘 기판(110)일 때 상기 워드 라인(129)은 n형 불순물을 포함할 수 있다. 대안적으로 상기 워드 라인(129)은 금속을 포함할 수 있다.
제1 층간 절연층(122)이 상기 기판(110)과 상기 소자 분리층(112) 상에 형성될 수 있다. 상기 제1 층간 절연층(122)은 USG(Undoped Silicate Glass), SOG(Spin On Glass), BPSG(Borophospho Silicate Glass), TOSZ(Tonen Salazene), FOX(Flowable Oxide), PE-TEOS(Plasma-Enhanced Tetraethyl Orthosilicate), HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물 또는 다른 유사한 물질을 포함할 수 있다.
상기 워드 라인(129)을 노출시키는 복수개의 제1 개구부(145)들이 상기 제1 층간 절연층(122)을 통하여 형성될 수 있다. 아일랜드 형상을 갖는 제1 개구부(145)가 각 워드 라인(129) 상에서 제1 방향을 따라 형성되며, 따라서 제1 방향 및 제2 방향을 따라 매트릭스 형태로 형성될 수 있다. 예시적 실시예들에서, 각 제1 개구부(145)는 상측에서 봐서 원형 또는 타원형일 수 있다.
각 콘택 구조물(121)이 각 제1 개구부(145)를 충전할 수 있으며, 상기 워드 라인(129) 상에 연속적으로 적층된 다이오드(120), 오믹 콘택층(157) 및 콘택 플러그(159)를 포함할 수 있다.
상기 다이오드(120)는 상기 워드 라인(129) 상에 연속적으로 적층된 제1 도전형의 층(126)과 제2 도전형의 층(128)을 포함할 수 있다. 상기 제1 및 제2 도전층(126),(128)은 서로 다른 도전형을 갖는 불순물이 도프드된 폴리실리콘일 수 있다. 상기 제1 및 제2 도전층(126),(128)은 에피택셜층일 수 있다. 예시적 실시예들에서, 복수개의 다이오드(120)들이 각기 제1 개구부(145) 내에 형성될 수 있으며, 각 다이오드(120)는 실린더 기둥 형상을 가질 수 있다.
상기 오믹 콘택층(157)은 상기 다이오드(120) 상에 형성될 수 있다. 상기 오믹 콘택층(157)은 코발트 실리사이드, 텅스텐 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
상기 콘택 플러그(159)는 상기 오믹 콘택층(157) 상에서 상기 제1 개구부(145)의 나머지 부분을 충전할 수 있다. 상기 콘택 플러그(159)는 예를 들어, 텅스텐과 같은 곰속을 포함할 수 있다. 상기 오믹 콘택층(157)과 상기 콘택 플러그(159)는 각기 실린더 기둥 형상을 가질 수 있다. 예시적 실시예들에서, 복수개의 오믹 콘택층(157)과 콘택 플러그(159)는 제1 방향 및 제2 방향을 따라 형성될 수 있다.
몰드 절연층(140)이 제1 층간 절연층(122) 및 상기 콘택 플러그(159) 상에 형성될 수 있다. 상기 몰드 절연층(140)은 상기 제1 층간 절연층(122)과 같이 실리콘 산화물을 포함할 수 있다. 대안적으로 상기 몰드 절연층(140)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 콘택 플러그(159)의 상부 표면을 부분적으로 노출시키는 복수개의 제2 개구부(165) 상기 몰드 절연층(140)을 관통하면서 형성될 수 있다. 상기 제2 개구부(165)는 아일랜드 형상을 가질 수 있으며, 제1 방향 및 제2 방향을 따라 형성될 수 있다.
각 하부 전극층(150a)이 상기 노출된 콘택 플러그(159)의 상부 표면 상에서 상기 각 제2 개구부(165)의 하부 부분을 충전시킬 수 있다. 상기 하부 전극층(150a)은 상기 몰드 절연층(140)의 상부 표면으로부터 돌출될 수 있다. 상기 하부 전극층(150a)는 금속 또는 금속 화합물, 예를 들어, 티타늄, 티타늄 카바이드, 티타늄 나이트라이드, 티타늄 카본 나이트라이드, 티타늄 옥시나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 카바이드 탄탈륨 나이트라이드, 탄탈륨 카본 나이트라이드, 탄탈륨 옥시나이트라이드, 탄탈륨 실리콘 나이트라이드, 텅스텐, 텅스텐 나이트라이드, 텅스텐 카본 나이트라이드, 텅스텐 옥시나이트라이드, 텅스텐 실리콘 나이트라이드 또는 다른 유사한 물질을 포함할 수 있다. 상기 하부 전극층(150a)은 아일랜드 형상으로 형성될 수 있으며, 상기 제1 및 제2 방향을 따라 형성될 수 있다. 예시적인 실시예들에 따르면, 각 하부 전극(150a)은 상측에서 보아 'I'자 형상 혹은 'L'자 형상을 가질 수 있다.
각 상변화 물질층(770)이 상기 각 하부 전극(150a) 상에 형성될 수 있다. 상기상변화 물질층(770)은 칼코게나이드, 예를 들어 GeTe, SbTe, GeSbTe, GeTeAs, SnTeSn, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, InSbTe 등을 포함할 수 있다. 상기 상변화 물질층(770)은 아일랜드 형상을 가지며, 상기 제1 및 제2 방향을 따라 형성될 수 있다. 예시적인 실시예들에 따르면, 하부 전극(170a)은 상기 하부 전극층(150a)와 같은 'I'자 형상 또는 'L'자 형상을 가질 수 있다.
절연층 구조물(672)은 상기 몰드 절연층(140) 상에서 상기 상변화 물질층(770) 및 하부 전극(150a)의 상부 부분을 둘러쌀 수 있다. 상기 절연층 구조물(672)은 상기 상변화 물질층(770)과 동일한 평면의 상부면을 가질 수 있다.
상기 절연층 구조물(672)은 복수개의 박막 패턴들과 충전층 패턴(686a)을 포함할 수 있다. 상기 박막 패턴들은 상기 몰드 절연층(140) 상에서 상기 상변화 물질층(770)의 측벽들과 상기 하부 전극층(150a)의 상부 부분들 상에 형성될 수 있다. 상기 박막 패턴들은 서로 다른 열 전도성을 갖는 물질들을 포함할 수 있다. 예시적 실시예들에서, 두개의 다른 박막 패턴들, 예를 들어 제1 및 제2 박막 패턴들(682a),(684a)이 형성될 수 있다.
상기 제1 박막 패턴(682a)은 상기 하부 전극층(150a)의 돌출된 상부 부분들, 상기 상변화 물질층(770)의 측벽들 및 상기 몰드 절연층(140)의 상부 표면 상에 콘포말하게(conformally) 형성될 수 있다. 상기 제2 박막 패턴(684a)은 상기 제1 박막 패턴(682a) 상에 콘포말하게 형성될 수 있다. 따라서, 상기 제1 및 제2 박막 패턴들(682a),(684a)은 아일랜드 형상들을 갖는 상기 상변화 물질층(770)의 측벽들과 상기 하부 전극층(150a)의 돌출된 상부 부분들의 측벽들을 둘러쌀 수 있다.
상기 충전층 패턴(686a)은 상기 제2 박막 패턴(684a) 상에 형성될 수 있으며, 상기 상변화 물질층(770)의 표면과 동일한 평면의 상부 표면을 가질 수 있다.
상기 제1 및 제2 박막 패턴들(682a),(684a)은 서로 다른 열 전도도를 갖는 물질을 포함할 수 있다. 예를 들어, 산화물 및 실리콘 카바이드, 알루미늄 나이트 라이드 등 각기 상대적으로 높은 열 전도도를 갖는 비산화물 물질을 포함할 수 있다.
상기 제1 및 제2 박막 패턴들(682a),(684a)과 상기 충전층 패턴(686a)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 하프늄 옥사이드, 질코늄 옥사이드, 티나늄 옥사이드, 니켈 옥사이드 또는 다른 유사한 물질을 포함할 수 있다.
예시적 실시예들에서, 상기 제1 박막 패턴(682a)과 상기 충전층 패턴(686a)은 기본적으로 동일한 물질을 포함할 수 있으며, 상기 제2 박막 패턴(684a)은 이들과 다른 물질을 포함할 수 있다. 대안적으로, 상기 제1 및 제2 박막 패턴들(682a),(684a)과 상기 충전층 패턴(686a)은 서로 다른 물질을 포함할 수 있다. 예시적 실시예들에서, 상기 제1 박막 패턴(682a)과 상기 충전층 패턴(686a)은 실리콘 나이트라이드를 포함할 수 있으며, 상기 제2 박막 패턴(684a)은 실리콘 옥사이드를 포함할 수 있다.
전술한 바와 같이, 상기 절연층 구조물(672)은 상기 상변화 물질층들(770)과 상기 하부 전극층들(150a)의 상부 부분들을 둘러싸는 복수개의 박막 패턴들을 포함하며, 이들 사이의 계면에서 열적 계면 저항(Thermal Boundary Resistance; TBR)이 발생할 수 있다. 따라서 절연층 구조물(672)에서의 열 전도도가 현저히 감소될 수 있으며, 상기 상변화 물질층(770)을 포함하는 인접한 셀들 사이의 열 전달이 감소될 수 있다. 박막 패턴들의 수가 증가할수록 상기 열 전도도가 감소될 수 있다.
상기 상변화 메모리 장치(700)는 인접한 셀들 사이에서 열 전달에 대한 장애로서 작용하는 절연층 구조물(672)을 포함할 수 있으며, 따라서 셀들 사이에서의 열 간섭에 기인한 동작 불량이 감소될 수 있다.
도 32에서, 상기 절연층 구조물(672)은 두개의 박막 패턴들을 포함하지만, 상기 절연층 구조물(672)은 더 많은 박막 패턴들을 가질 수 있다. 예시적 실시예들에서, 상기 절연층 구조물(672)은 실리콘 나이트라이드층과 실리콘 옥사이드층이 서로 교대로 그리고 반복적으로 적층될 수 있다.
상부 전극층(180)이 상기 상변화 물질층(770)과 상기 절연층 구조물(672) 상에 형성될 수 있다. 예시적 실시예들에서, 복수개의 상부 전극층(180)이 제1 방향을 따라 형성될 수 있으며, 각 상부 전극층(180)은 제2 방향으로 연장될 수 있다. 상기 상부 전극층(180)은 금속 또는 또는 금속 화합물, 예를 들어, 티타늄, 티타늄 카바이드, 티타늄 나이트라이드, 티타늄 카본 나이트라이드, 티타늄 옥시나이트라이드, 티타늄 실리콘 나이트라이드, 탄탈륨, 탄탈륨 카바이드 탄탈륨 나이트라이드, 탄탈륨 카본 나이트라이드, 탄탈륨 옥시나이트라이드, 탄탈륨 실리콘 나이트라이드, 텅스텐, 텅스텐 나이트라이드, 텅스텐 카본 나이트라이드, 텅스텐 옥시나이트라이드, 텅스텐 실리콘 나이트라이드 또는 다른 유사한 물질을 포함할 수 있다. 예시적 실시예들에서, 상기 상부 전극층(180)은 상기 하부 전극층(150a)과 기본적으로 동일한 물질을 포함할 수 있다. 대안적으로 상기 상부 전극층(180)은 상기 하부 전극층(150a)과 다른 물질을 포함할 수 있다.
비트 라인(190)이 상기 상부 전극층(180) 상에 제2 방향으로 연장될 수 있다. 상기 비트 라인(190)은 금속, 예를 들어 구리 또는 텅스텐을 포함할 수 있다. 상기 비트 라인(190)이 구리를 포함할 때 상기 비트 라인(190)은 장벽층(도시 안됨)을 더 포함할 수 있다. 상기 장벽층은 예를 들어, 티타늄, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 티타늄 실리사이드 또는 다른 유사한 물질을 포함할 수 있다.
예시적 실시예들에서, 상기 비트 라인(190)은 상기 상부 전극층(180)과 실질적으로 동일한 폭을 가질 수 있다.
상기 상변화 메모리 장치(700)는 복수개의 박막 패턴들을 가지며, 상기 상변화 물질층(770)을 둘러싸는 절연층 구조물(672)을 가질 수 있으며, 따라서 인접한 셀들 사이에서 열 전달이 감소될 수 있다. 따라서 상변화 메모리 장치(700)는 열 간섭에 기인한 동작 불량을 줄여줄 수 있다.
도 34 내지 도 39 및 도 41 내지 도 43은 도 32의 상변화 메모리 장치(700)를 제조하는 방법을 보여주는 단면도들이며, 도 40은 도 39의 상변화 메모리 장치(700)의 평면도이다. 도 34 내지 도 39 및 도 41 내지 도 43은 도 33의 I-I'선을 따라 절단한 단면도들이다.
도 34를 참조하면, 액티브 영역들(109)을 정의하는 소자 분리층들(112)이 기판(110) 상에 형성될 수 있으며, 복수개의 워드 라인들(129)이 각기 상기 액티브 영역들(109)의 상부 부분들에 형성될 수 있다.
상기 기판(110)은 반도체 기판, 예를 들어 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판, GOI기판 또는 다른 유하한 구조를 포함할 수 있다. 예시적 실시예들에서, 상기 기판(110)은 p형 불순물들이 도프트된 실리콘 기판일 수 있다. 상기 소자 분리층(112)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 예시적 실시예들에서, 상기 소자 분리층들(112)이 그들 사이에 상기 액티브 영역들(109)을 정의할 수 있도록 형성될 수 있으며, 각 소자 분리층(112)은 상기 제2 방향과 기본적으로 직교하는 제1 방향으로 연장되도록 형성될 수 있다. 따라서, 상기 액티브 영역들(109)이 상기 소자 분리층(112)과 인접한 소자 분리층(112) 사이에 형성될 수 있으며, 각 액티브 영역(109)이 제1 방향으로 연장될 수 있다.
불순물들이 워드 라인(129)을 형성하기 위해 액티브 영역들(109)의 상부 부분들로 주입될 수 있다. 따라서, 각 워드 라인(129)이 액티브 영역(109)이 연장되는 제1 방향으로 연장될 수 있다. 예시적 실시예들에서, 상기 워드 라인들(129)이, 상기 기판(110)이 p형 불순물로 도프트된 실리콘 기판일 때 n형 불순물을 주입함으로써 형성될 수 있다. 대안적으로, 상기 워드 라인들(129)을 금속을 사용하여 형성될 수 있다.
도 35를 참조하면, 제1 층간 절연층(122)이 상기 기판(110) 상에 형성될 수 있으며, 상기 워드 라인(129)을 노출시키는 복수개의 제1 개구부들(145)이 상기 제1 층간 절연층(122)을 관통하면서 형성될 수 있다.
상기 제1 층간 절연층(122)은 USG, SOG, BPSG, TOSZ, FOX, PE-TEOS, HDP-CVD 옥사이드와 같은 실리콘 옥사이드 또는 다른 유사한 물질을 사용하여 형성될 수 있다. 예시적 실시예들에서, 제1 몰드층이 CVD 공정에 의해 상기 기판(110) 상에 형성될 수 있으며, 상기 제1 몰드층은 상기 제1 개구부들(145)을 갖는 상기 제1 층간 절연층(122)을 형성하기 위해 식각 공정에 의해 부분적으로 제거될 수 있다. 예시적 실시예들에서, 아일랜드 형상을 갖는 복수개의 제1 개구부들(145)이 상기 각 워드 라인(129) 상에서 제1 방향을 따라 형성될 수 있다.
콘택 구조물(121)이 상기 각 제1 개구부(145) 상에 형성될 수 있다. 상기 콘택 구조물(121)은 제1 도전형의 층(126), 제2 도전형의 층(128), 오믹 콘택층(157) 및 콘택 플러그(159)를 상기 워드 라인(129) 상의 각 제1 개구부(145)에 연속적으로 형성시킴으로써 형성될 수 있다.
다이오드(120)를 정의하는 제1 및 제2 도전층들(126),(128)이 서로 다른 도전형을 갖는 폴리실리콘을 사용하여 형성될 수 있다. 예시적 실시예들에서, 상기 제1 및 제2 도전층들(126),(128)이 각기 n형 불순물과 p형 불순물이 도프트된 폴리실리콘을 사용하여 형성될 수 있다. 예를 들어, 시드층으로서 상기 워드 라인(129)의 노출된 상부 표면을 사용하여 도전층이 상기 제1 개구부(145) 내에서 성장될 수 있으며, 다이오드(120)를 형성하기 위해 다른 도전형의 불순물들이 각기 상기 도전층의 하부 및 상부 부분들 속으로 주입될 수 있다. 예시적 실시예들에서, 상기 도전층은 선택적 에피택셜 성장(SEG) 공정에 의해 성장될 수 있다. 대안적으로 상기 도전층은 고체상 에피택셜(Solid Phase Epitaxial;SPE) 공정에 의해 형성될 수 있다.
오믹 콘택층(157)이 상기 제1 개구부(145) 내의 상기 다이오드(120) 상에 금속층을 형성하고 상기 금속층을 열처리함으로써 형성될 수 있다. 예시적 실시예들에서, 상기 금속층은 코발트, 텅스텐 등을 사용하여 형성될 수 있으며, 상기 열처리는 약 800 내지 900℃의 온도에서 수행될 수 있으며, 따라서 상기 오믹 콘택층(157)은 코발트 실리사이드층 또는 텅스텐 실리사이드층일 수 있다.
상기 콘택 플러그(159)는 상기 제1 개구부(145) 내의 상기 오믹 콘택층(157) 상에 금속층, 예를 들어 텅스텐층을 형성하고 상기 금속층의 상부 부분을 평탄화함으로써 형성될 수 있다. 예시적 실시예들에서, 상기 평탄화는 화학기계적 연마(CMP) 공정 및/또는 에치백 공정에 의해 수행될 수 있다.
도 36을 참조하면, 몰드 절연층(140)이 상기 제1 층간 절연층(122) 및 상기 콘택 플러그(159) 상에 형성될 수 있으며, 상기 몰드 절연층(140)이 부분적으로 제거되어 상기 콘택 플러그(159)를 부분적으로 노출시키는 복수개의 제2 개구부(165)를 갖는 예비 몰드층 패턴(140a)을 형성할 수 있다. 상기 복수개의 제2 개구부(165)는 제1 방향 및 제2 방향으로 아일랜드 형상으로 형성될 수 있으며, 각 제2 개구부(165)는 각기 상기 대응하는 콘택 플러그(159)의 상부 표면만을 노출시킬 수 있다. 대안적으로 각 제2 개구부(165)는 제1 방향을 따라 인접한 콘택 플러그(159)의 상부 표면 뿐만 아니라 상기 인접한 콘택 플러그(159) 사이에서 상기 제1 층간 절연층(122)의 상부 표면을 노출시킬 수도 있다.
상기 예비 몰드층 패턴(140a)은 상기 제1 층간 절연층(122)과 기본적으로 동일한 물질을 사용하여 형성될 수 있다. 대안적으로, 상기 예비 몰드층 패턴(140a)은 실리콘 나이트라이드 실리콘 옥시나이트라이드 등을 사용하여 형성될 수 있다.
하부 전극층이 상기 제2 개구부(165)의 내벽들, 상기 콘택 플러그들(159)의 노출된 상부 표면들, 노출된 상기 제1 층간 절연층(122)의 상부 표면 및 상기 예비 몰드층 패턴(140a) 상에 형성될 수 있으며, 상기 하부 전극층이 예를 들어, 이방성 식각 공정에 의해 부분적으로 제거되어 상기 제2 개구부(165)으 내벽상에 복수개의 에비 하부 전극들(150)을 형성할 수 있다. 상기 하부 전극층은 CVD 공정, 플라즈마 강화 화학기상증착(PECVD) 공정, 원자층 증착(ALD) 공정, 펄스 레이즈 증착(PLD) 공정, 스퍼터링 공정 또는 다른 유사한 공정에 의해 형성될 수 있다. 예시적 실시예들에서, 상기 하부 전극층은 연속적으로 형성되는 상변화 물질층(770)(도 42 참조)과 반응하지 않는 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 하부 전극층은 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN), 티타늄 카본 나이트라이드(TiCN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 또는 다른 유사한 물질을 사용하여 형성할 수 있다.
각 예비 하부 전극(150)은 좁은 폭을 가지면 상부에서 보아 "I"자 형상 또는 "L"자 형상을 갖도록 형성될 수 있다.
절연 물질이 상기 제2 개구부(165)의 나머지 부분에 충전될 수도 있으며, 상기 절연물질의 상부 부분이 상기 예비 몰드층 패턴(140a)의 상부 표면이 노출될 때까지 평탄화될 수 있다. 예시적 실시예들에서, 상기 절연 물질은 상기 예비 몰드층 패턴(140a)과 기본적으로 동일한 물질일 수 있다. 제1 방향으로 연장되는 상기 예비 하부 전극(150)의 일부분이 제거되어 각기 상기 콘택 구조물(121) 상에 복수개의 예비 하부 전극들(150)을 형성할 수 있으며, 상기 예비 하부 전극(150)의 일부분의 제거에 의해 발생된 공간들은 절연 물질로 충전될 수 있다. 상기 절연 물질은 기본적으로 상기 예비 몰드층 패턴(140a)의 물질과 동일할 수 있으며, 따라서 상기 절연 물질이 상기 예비 하부 전극들(150)을 둘러싸도록 상기 예비 몰드층 패턴(140a)으로 병합될 수 있다.
도 37을 참조하면, 상기 예비 몰드층 패턴(140a)의 상부 부분이 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정은 HF, H3PO4, 및 탈이온수를 포함하는 용액을 사용하여 수행될 수 있다. 따라서, 상기 예비 몰드층 패턴(140a)는 상기 예비 하부 전극들(150)을 둘러싸는 몰드 절연층(140)으로 변형될 수 있다. 상기 예비 하부 전극들(150)의 상부 측벽들이 상기 예비 몰드층 패턴(140a)에 의해 노출될 수도 있다.
도 37을 참조하면, 상기 예비 하부 전극들(150)이 처리된다. 상기 처리는 산화 처리 또는 질화 처리일 수 있으며, 플라즈마 산화/질화, 열 산화/열 질화, 또는 애슁을 사용하여 수행될 수도 있다.
도 38을 참조하면, 복수개의 박막들이 상기 예비 하부 전극들(150)과 상기 몰드 절연층(140) 상에 연속적으로 적층될 수 있다. 예시적 실시예들에서 제1 및 제2 박막들(682),(684)가 형성된다.
상기 제1 및 제2 박막(682),(684)는 서로 다른 열 전도도를 갖는 물질을 사용하여 형성될 수 있다. 상기 제1 및 제2 박막(682),(684)의 물질은 단지 상기 물질이 절연 물질이라면 특정한 물질로 제한되는 것은 아니다.
예를 들어, 상기 제1 및 제2 박막(682),(684)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥사이드, 알루미늄 옥사이드, 알루미늄 나이트라이드, 하프늄 옥사이드, 질코늄 옥사이드, 티타늄 옥사이드, 니켈 옥사이드, 또는 다른 유사한 물질일 수 있다. 예시적 실시예들에서, 상기 제1 박막(682)은 실리콘 옥사이드층이며, 상기 제2 박막(684)은 실리콘 나이트라이드층일 수 있다.
충전층(686)이 제2 박막(684) 상에 상기 예비 하부 전극들(150)들 사이에 형성된 공간을 충분히 매립하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 충전층(686)은 절연성을 갖는 실리콘 질화막, 실리콘 산질화막, 실리콘 탄화막, 실리콘 산화막, 알루미늄 산화막, 알루미늄 질화막, 하프늄 산화막, 지르코늄 산화막, 티타늄 산화막, 니켈 산화막 또는 다른 유사한 물질을 사용하여 형성될 수 있다. 일 실시예에 있어서, 상기 충전막(686)은 상기 제1 박막(682)과 실질적으로 동일한 막으로 형성되고, 제2 박막(684)과는 서로 다른 막으로 형성될 수 있다.
예를 들면, 제1 박막(682)으로 실리콘 산화막이 사용되고, 제2 박막(684)으로 실리콘 질화막이 사용될 경우, 충전막(686)으로는 실리콘 산화막이 사용될 수 있다. 이와 달리, 제1 박막, 제2 박막 및 충전막들(682, 684, 686)은 각각 서로 다른 막으로 형성될 수도 있다.
예시적인 실시예들에 따르면, 더 많은 박막들을 형성시켜 셀들 사이에서 열 간섭을 방지시킬 수 있는 효과를 더 높힐 수 있다. 예시적 실시예들에서, 실리콘 산화물 또는 실리콘 산질화물을 포함하는 제3 박막(도시 안됨)이 실리콘 나이트라이드를 포함하는 제2 박막(684) 상에 더 형성될 수도 있다.
도 39 및 도 40을 참조하면, 제1 박막, 제2 박막들(682, 684)과, 충전막(686)을 예비 하부 전극(150)의 상부 표면이 노출될 때까지 평탄화할 수 있다. 상기 평탄화는 에치백 및/또는 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이에 따라, 몰드 절연층(140) 상에 제1 박막 패턴(682a), 제2 박막 패턴(684a) 및 충전막 패턴(686a)이 연속적으로 적층된 절연층 구조물(672)이 형성된다. 상기 절연층 구조물(672)의 형성에 의해, 인접한 복수 개의 예비 하부 전극(150) 사이의 열 전달을 차단할 수 있다.
도 41을 참조하면, 개구부(162)를 형성하기 위해 예비 하부 전극(150)의 상부 일부를 제거하는 습식 식각 공정을 실시한다. 이에 따라, 예비 하부 전극(150)은 절연층 구조물(672)의 내부에서 상기 몰드 절연층(140)의 표면 보다 높은 상면을 갖는 하부 전극층(150a)으로 변형될 수 있다. 상기 습식 식각 공정은 SC1 세정 용액이 사용될 수 있다.
도 42를 참조하면, 상기 개구부(162)를 매립하도록 상기 하부 전극들(150) 및 상기 절연층 구조물(672) 상에 상변화 물질층을 형성하고, 상기 상변화 물질층을 상기 절연층 구조물(672)의 상부 표면이 노출될 때까지 평탄화 시킬 수 있다. 이에 따라, 복수개의 상변화 물질층(770)이 상기 하부 전극들(150) 상에 형성될 수 있다.
아일랜드 형상을 갖는 상기 상변화 물질층(770)은 제1 방향 및 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적 실시예들에서, 상기 상변화 물질층(770)은 직사각형 필러로 형성될 수 있다. 상기 상변화 물질층(770)은 칼코게나이드를 포함하는 상변화 물질, 예를 들어 GeTe, SbTe, InSe, GeSbTe, GeTeAs, SnTeSn, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, GaTeSe, InSbTe 등을 포함하는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 상변화 물질층(770)은 게르마늄-안티몬-텔루륨(GeSbTe)을 사용하여 스퍼터링 공정에 의해 형성될 수 있다.
도 43을 참조하면, 제3 몰드층(도시 안됨)이 상기 상변화 물질층들(770) 및 상기 절연층 구조물(672) 상에 형성될 수 있으며, 부분적으로 제거되어 이를 관통되는 제3 개구부(도시 안됨)를 갖는 제3 몰드층 패턴(도시 안됨)을 형성할 수 있다. 상기 복수개의 제3 개구부들은 제1 방향을 따라 형성되며, 각 제3 개구부는 상기 상변화 물질층(770)과 상기 상변화 물질층들(770) 사이의 상기 절연층 구조물(672)의 일부를 노출시키도록 제2 방향으로 연장될 수 있다.
상기 제3 몰드층 패턴은 상기 제1 층간 절연층(122)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 대안적으로 상기 제3 몰드층 패턴은 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등을 사용하여 형성될 수도 있다.
상기 제3 개구부를 충전하는 상부 전극층(180)과 비트 라인(190)이 상기 상변화 물질층(770)과 상기 절연층 구조물(672) 상에 형성될 수 있다.
예시적 실시예들에서, 제1 금속층이 상기 제3 개구부내에 형성될 수 있으며, 상기 제1 금속층의 상부 부분이 제거되어 상기 상부 전극층(180)을 형성할 수 있다. 상기 제1 금속층과 접촉하는 제2 금속층이 상기 제3 개구부의 나머지 부분에 형성될 수 있으며 그 상부의 일부가 평탄화되어 비트 라인(190)을 형성할 수 있다.
상기 제1 금속층은 상기 상변화 물질층(770)과 반응하지 않는 물질로 형성될 수 있다. 예를 들어, 상기 제1 금속층은 금속 또는 티타늄 탄화물(TiC), 탄탈륨 탄화물(TaC), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 탄소 질화물(TiCN), 탄탈륨 탄소 질화물(TaCN), 텅스텐 산질화물(WON), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 텅스텐 실리콘 질화물(WSiN) 또는 다른 유사한 물질과 같은 금속 화합물로 형성될 수 있다. 예시적 실시예들에서 상기 제2 금속층은 구리, 텅스텐 또는 다른 유사함 물질등을 사용하여 형성할 수 있다.
예시적 실시예들에서, 상기 제2 금속층을 형성하기 전에, 상기 제3 개구부의 내벽 및 상기 상부 전극(180) 상에 베리어층(도시되지 않음)을 더 형성할 수 있다. 상기 베리어층으로는 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 티타늄 실리사이드 또는 다른 유사한 물질등을 사용하여 형성할 수 있다.
예시적 실시예들에 있어서, 상기 제2 금속층으로 구리(Cu)를 사용하여 형성하는 경우, 상기 베리어층 상에 시드층(도시되지 않음)을 형성한 후, 상기 시드층으로부터 상기 제3 개구부의 나머지 영역을 채우도록 선택적 에피택셜 성장(SEG) 공정을 통해 구리를 성장시켜 형성할 수 있다. 대안적으로, 상기 제2 금속층으로 텅스텐(W)을 사용하여 형성될 경우, 상기 베리어층 상에 상기 제3 개구부의 나머지 영역을 채우도록 텅스텐을 형성한 후 상면을 평탄화하여 비트 라인(190)을 형성할 수 있다.
상기에서 설명한 바와 같이, 상기 상변화 메모리 장치(700)을 제조하는 방법에서, 상기 예비 하부 전극들(150)을 둘러싸는 상기 절연층 구조물(672)이 형성된 후 상기 예비 하부 전극들(150)의 상부 일부가 제거되어 개구부(162)가 형성되고, 상기 상변화 물질층(770)이 상기 개구부(1620를 충전시킨다. 따라서, 상기 상변화 물질층들(770)과 상기 하부 전극층들(150a)을 포함하는 인접한 셀들 사이에서의 열 전달 방지 효과가 증진되며, 열 전달에 기인한 데이터 손실이 감소될 수 있다.
도 32에서 보여지는 바와 같이, 절연층 또는 절연층들이 상기 상변화 물질층(770)의 측벽 및 적어도 부분적으로 상기 하부 전극(150)의 측벽 상에 제공될 수 있으며, 상기 상변화 물질층(770) 및/또는 상기 하부 전극(150)으로부터 그 외측으로 열 전달이 감소 또는 방지될 수 있으며, 그리하여 인가된 전류에 의해 발생되는 열에 기인하여 보다 신뢰성 있는 상기 상변화 물질층(770)을 제공할 수 있다. 게다가, 도 32의 기술적 특징들은 도 2, 22, 23, 26 및 30에서 보여지는 예시적 실시예들에도 또한 적용될 수 있다. 도 55는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치의 개략적 단면도로서, 도 32의 특징이 도 2에서 보여지는 실시예에 적용된 것이다.
도 44는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치(800)의 단면도이다. 상기 상변화 메모리 장치(800)는 상기 몰드 절연층(140)을 포함하지 않으며, 제1 층간 절연층(222)과 절연층 구조물(772)가 도 32와 다른 형상을 가진다는 점을 제외하고는 도 32의 실시예와 실질적으로 동일할 수 있다. 따라서, 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 44를 참조하면, 콘택 구조물(121)이 상기 제1 층간 절연층(222)을 관통하는 제1 개구부(245)를 충전할 수 있으며, 상기 제1 층간 절연층(222)의 상부 표면으로부터 돌출될 수 있다. 상기 절연층 구조물(772)은 상기 제1 층간 절연층(222) 상에 직접 형성될 수 있다. 따라서 상기 절연층 구조물(772)은 상기 상변화 물질층들(770) 뿐만 아니라 상기 하부 전극층들(150a)을 둘러쌀 수 있다. 부가적으로, 상기 절연층 구조물(772)은 상기 콘택 구조물들(159)의 상부 부분을 둘러쌀 수 있다.
상기 절연층 구조물(772)은 제1 박막 패턴(782a)과 제2 박막 패턴(784a)을 포함할 수 있으며, 상기 상변화 물질층들(770)과 상기 하부 전극층들(150a)의 내벽 및 상기 콘택 플러그들(159)의 상부 부분 상에 연속적으로 형성되며, 상기 제2 박막 패턴(784a) 상에 충전층 패턴(786a)을 더 포함한다. 상기 제1 및 제2 박막 패턴들(782a),(784a)는 서로 다른 열 전도도를 가질 수 있으며, 상기 충전층 패턴(786a)은 상기 상변화 물질층들(770)과 동일 평면을 이루는 상부 표면을 가질 수 있다.
상기 절연층 구조물(772)은 상기 상변화 물질층들(770) 뿐만 아니라 상기 하부 전극층들(150a)을 둘러쌀 수 있으며, 따라서 도 44의 상변화 메모리 장치(800)는 도 32의 상변화 메모리 장치(700)과 비교하여 향상된 절연 특성을 가질 수 있다.
도 44에서 보여지는 예시적 실시예들에서, 상기 상변화 물질층들(770) 및 상기 하부 전극층들(150a)의 측벽들이 정렬될 수 있으며, 상기 콘택 구조물(121) 및 상기 다이오드들(120)의 측벽들도 정렬될 수 있지만, 양 그룹들이 서로 정렬될 필요는 없다. 도 44에 도시된 예시적 실시예들에서, 상기 상변화 물질층들(770)과 상기 하부 전극층들(150a)은 동일한 제1 폭을 가질 수 있으며, 상기 콘택 구조물들(121)과 상기 다이오드들(120)은 동일한 제2 폭을 가질 수 있지만, 상기 제1 폭과 제2 폭은 동일할 필요는 없다.
도 45 내지 도 48은 도 44의 상변화 메모리 장치(800)를 제조하는 방법을 보여주는 단면도들이다.
먼저, 도 34 내지 도 36을 참조하여 설명한 것과 기본적으로 동일한 공정이 수행될 수 있다.
도 45를 참조하면, 예비 몰드층 패턴(140a)이 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정은 HF, H3PO4 및 탈이온수를 포함하는 용액을 사용하여 수행될 수 있다. 상기 제1 층간 절연층(222)의 상부 부분이 습식 식각 공정에 의해 더 제거될 수 있다. 따라서, 상기 예비 하부 전극들(150)의 측벽들 뿐만 아니라 상기 콘택 플러그들(159)의 상부 부분의 측벽들도 노출될 수 있다.
도 45를 계속 참조하면, 상기 예비 하부 전극들(150)이 처리된다. 상기 처리는 산화 처리 또는 질화 처리가 될 수 있으며, 플라즈마 산화/질화, 열 산화/열 질화 또는 애슁을 사용하여 수행될 수 있다.
도 46을 참조하면, 제1 박막(782)과, 다른 열 전도도를 갖는 제2 박막(784)이 상기 예비 하부 전극들(150)의 측벽, 상기 콘택 플러그들(159)들의 상부 부분들의 측벽, 및 상기 제1 층간 절연층(222)의 상부 표면 상에 연속적으로 그리고 콘포말하게 형성되며, 충전층(786)이 상기 예비 하부 전극들(150) 사이의 공간을 충분히 충전하도록 상기 제2 박막(784) 상에 형성될 수 있다.
상기 충전층(786), 제1 및 제2 박막들(782)(784)의 상부 부분들이, 연속적으로적층된 제1 박막 패턴(782a), 제2 박막 패턴(784a), 충전층 패턴(786a)을 포함하는 절연층 구조물(772)을 형성하도록 상기 예비 하부 전극들(150)의 상부 표면이 노출될 때까지 평탄화될 수 있다.
도 47을 참조하면, 상기 예비 하부 전극들(150)의 상부 부분들이 습식 식각 공정에 의해 제거되어 하부 전극층(150a)을 형성할 수 있다. 상기 습식 식각 공정은 SC1 용액을 사용하여 수행할 수 있다.
도 48을 참조하면, 상변화 물질층이 상기 하부 전극들(150)과 상기 절연층 구조물(772) 상에 형성될 수 있으며, 상기 절연층 구조물(772)의 상부 표면이 노출될 때까지 상기 상변화 물질층의 상부 부분이 평탄화될 수 있다. 따라서, 복수개의 상변화 물질층들(770)이 각기 상기 하부 전극들(150a) 상에 형성될 수 있다. 대안적으로, 상기 절연층 구조물(772)은 상기 하부 전극층들(150a)과 상기 상변화 물질층들(770) 모두의 측벽들을 둘러쌀 수 있다.
도 43을 참조로 설명된 것과 기본적으로 동일한 공정이 상기 상변화 메모리 장치(800)를 형성하기 위해 수행될 수 있다.
본 발명의 예시적 실시예들에서의 상기 상변화 메모리 장치(800)의 상기 절연층 구조물(772)은 상변화 물질층(770)과 하부 전극층들(150a) 모두의 측벽을 둘러쌀 수 있으며, 따라서 인접한 셀들 사이에서의 열 전달의 방지 효과가 증진될 수 있다.
도 44에서 보여지는 바와 같이, 절연층 또는 절연층들이 상기 상변화 물질층(770)의 측벽 및 상기 하부 전극(150a)의 측벽 상에 제공될 수 있으며, 상기 상변화 물질층(770) 및/또는 상기 하부 전극(150a)으로부터 그 외측으로 열 전달이 감소 또는 방지될 수 있으며, 그리하여 인가된 전류에 의해 발생되는 열에 기인하여 보다 신뢰성 있는 상기 상변화 물질층(770)을 제공할 수 있다. 게다가, 도 44의 기술적 특징들은 도 2, 22, 23, 26 및 30에서 보여지는 예시적 실시예들에도 또한 적용될 수 있다. 도 56은 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치의 개략적 단면도로서, 도 44의 특징이 도 2에서 보여지는 실시예에 적용된 것이다.
도 49는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치(900)를 설명하기 위한 단면도이고, 도 50은 도 49의 상변화 메모리 장치에 있어서 메모리 셀 어레이를 설명하기 위한 사시도이다. 또한, 도 49은 도 50의 II-II' 라인을 따라 절단된 단면을 나타낸다.
상기 상변화 메모리 장치(900)는 상기 몰드 절연층(140)을 포함하지 않으며, 제1 층간 절연층(322), 하부 전극층(250a), 절연층 구조물(872) 및 상변화 물질층(870)이 도 32와 다른 형상을 가진다는 점을 제외하고는 도 32의 실시예와 실질적으로 동일할 수 있다. 따라서, 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 49 및 도 50을 참조하면, 콘택 구조물(121) 뿐만 아니라 하부 전극층(250a)의 하부 부분이 상기 제1 층간 절연층(322)을 관통하는 제1 개구부(345)를 충전할 수 있으며, 상기 하부 전극층(250a)의 상부 부분이 상기 제1 층간 절연층(322)의 상부 표면으로부터 돌출될 수 있다. 상기 상변화 물질층(870)은 상기 하부 전극층(250a) 상에 형성될 수 있으며, 상기 절연층 구조물(872)은 상기 상변화 물질층(870)의 측벽들, 상기 하부 전극층들(250a)의 상부 부분들 및 상기 제1 층간 절연층(322)의 상부 표면 상에 형성될 수 있다.
상기 절연층 구조물(872)은 연속적으로 적층된 제1 박막 패턴(882a)과 제2 박막 패턴(884a)을 포함할 수 있으며, 상기 제2 박막 패턴(884a) 상에 충전층 패턴(886a)을 더 포함한다. 상기 제1 및 제2 박막 패턴들(882a),(884a)는 서로 다른 열 전도도를 가질 수 있으며, 상기 충전층 패턴(886a)은 상기 상변화 물질층들(870)과 동일 평면을 이루는 상부 표면을 가질 수 있다.
도 49에서 보여지는 예시적 실시예들에서, 상기 상변화 물질층들(870), 상기 하부 전극층들(250a), 상기 콘택 구조물(121), 및/또는 상기 다이오드(120)의 측벽들이 정렬될 수 있다. 도 49에 도시된 예시적 실시예들에서, 상기 상변화 물질층들(870), 상기 하부 전극층들(250a), 상기 콘택 구조물들(121) 및/또는 상기 다이오드들(120)은 동일한 폭을 가질 수 있다.
각 개구부(345)는 상측에서 보아 원형 또는 타원형 형상을 가질 수 있으며, 따라서 상기 제1 개구부(345) 내에서 상기 하부 전극층(250a) 및 상기 상변화 물질층(870)은 상측에서 보아 원형 또는 타원형 형상을 가질 수 있다.
상기 제1 층간 절연층(322)은 상기 콘택 플러그(159)의 상부 표면 보다 높으며, 상기 하부 전극층(250a)의 표면 보다 낮은 상부 표면을 가지며, 상기 절연층 구조물(872)이 상기 제1 층간 절연층(322)의 상부 표면 상에 직접 접촉될 수 있다.
도 51 내지 도 53은 도 50의 상변화 메모리 장치(900)를 제조하는 방법을 보여주는 단면도들이며, 도 54는 도 53의 상변화 메모리 장치(900)의 평면도이다.
도 51을 참조하면, 워드 라인(129)을 노출시키는 복수개의 제1 개구부(345)를 갖는 제1 층간 절연층(322)이 형성될 수 있다. 상기 제1 층간 절연층(322)은 상기 다이오드(120), 상기 오믹 콘택층(157), 상기 콘택 플러그(159) 및 하부 전극층(250a)의 전체 두께를 고려한 두께를 갖도록 형성될 수 있다. 각 제1 개구부(345)는 상측에서 보아 원형 또는 타원형 형상을 가질 수 있다.
콘택 구조물(121)이 상기 워드 라인(129) 상에서 상기 다이오드(120), 상기 오믹 콘택층(157), 상기 콘택 플러그(159)를 연속적으로 형성함으로써 상기 제1 개구부(345)의 하부 부분에 형성될 수 있다. 예비 하부 전극(250)이 상기 제1 개구부(345)의 나머지 부분을 충전하도록 상기 콘택 구조물(121) 상에 형성될 수 있다.
도 52를 참조하면, 제1 층간 절연층(322)의 상부 부분이 습식 식각 공정에 의해 제거될 수 있다. 상기 습식 식각 공정은 HF, H3PO4 및 탈이온수를 포함하는 용액을 사용하여 수행될 수 있다.
도 52를 계속 참조하면, 상기 예비 하부 전극들(250)이 처리된다. 상기 처리는 산화 처리 또는 질화 처리가 될 수 있으며, 플라즈마 산화/질화, 열 산화/열 질화 또는 애슁을 사용하여 수행될 수 있다.
도 53 및 도 54를 참조하면, 제1 박막(882)과, 다른 열 전도도를 갖는 제2 박막(884)이 상기 예비 하부 전극들(250)의 측벽, 상기 제1 층간 절연층(322)들의 상부 표면 상에 연속적으로 그리고 콘포말하게 형성되며, 충전층(886)이 상기 예비 하부 전극들(250) 사이의 공간을 충분히 충전하도록 상기 제2 박막(884) 상에 형성될 수 있다.
상기 충전층(886), 제1 및 제2 박막들(882)(884)의 상부 부분들이, 연속적으로적층된 제1 박막 패턴(882a), 제2 박막 패턴(884a), 충전층 패턴(886a)을 포함하는 절연층 구조물(872)을 형성하도록 상기 예비 하부 전극들(250)의 상부 표면이 노출될 때까지 평탄화될 수 있다.
도 41 내지 도 43을 참조로 설명된 것과 기본적으로 동일한 공정이 수행되어, 상기 예비 하부 전극(250)은 하부 전극층(250a)으로 변형되고, 상변화 물질층(870)이 각 하부 전극(250a) 상에 형성될 수 있다. 따라서 상기 절연층 구조물(872)이 상변화 물질층(870)의 측벽들과 상기 하부 전극층들(250a)의 상부 부분들을 둘러쌀 수 있다.
복수개의 상부 전극층(180)과 비트 라인들(190)이 상기 상변화 물질층(870)과 상기 절연층 구조물(872) 상에 형성되어 상변화 메모리 장치(900)를 완성시킬 수 있다.
도 50의 상변화 메모리 장치(900)를 제조하는 방법에서는 제2 몰드층 패턴이 형성되지 않을 수 있다. 부가적으로 상기 상변화 물질층(870)과 상기 하부 전극층(250a)는 원형 또는 타원형 형상을 가질 수 있다.
예시적 실시예들에 따르면, 절연층 구조물이 상변화 물질층 패턴과 하부 전극들 상에 형성될 수 있으며, 따라서 상변화 메모리 장치에서 인접한 셀들 사이에 열 전달이 방지될 수 있다. 따라서 열 간섭에 기인한 데이터 손실이 감소될 수 있다.
도 49에서 보여지는 바와 같이, 절연층 또는 절연층들이 상기 상변화 물질층(870)의 측벽 및 적어도 부분적으로 상기 하부 전극(250a)의 측벽 상에 제공될 수 있으며, 상기 상변화 물질층(870) 및/또는 상기 하부 전극(250a)으로부터 그 외측으로 열 전달이 감소 또는 방지될 수 있으며, 그리하여 인가된 전류에 의해 발생되는 열에 기인하여 보다 신뢰성 있는 상기 상변화 물질층(870)을 제공할 수 있다. 게다가, 도 49의 기술적 특징들은 도 2, 22, 23, 26 및 30에서 보여지는 예시적 실시예들에도 또한 적용될 수 있다.
도 55는 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치(100a)의 개략적 단면도로서, 도 32의 특징이 도 2에서 보여지는 실시예에 적용된 것이다.
도 55를 참조하면, 상변화 메모리 장치(100a)는, 상기 상변화 물질층(170)과 상기 하부 전극층(150)의 상부 부분들을 둘러싸는 상기 절연층 구조물(672)을 가진다는 점을 제외하고는 기본적으로 도 2와 동일할 수 있다. 동일한 도면번호는 동일한 구성요소를 나타내며, 그 상세한 설명은 생략한다.
도 56은 본 발명의 예시적 실시예들에 따른 상변화 메모리 장치(100c)의 개략적 단면도로서, 도 44의 특징이 도 2에서 보여지는 실시예에 적용된 것이다.
도 56을 참조하면, 상변화 메모리 장치(100c)는, 상기 상변화 물질층(170)과 상기 하부 전극층(150)의 상부 부분들을 둘러싸는 상기 절연층 구조물(772)을 가진다는 점을 제외하고는 기본적으로 도 2와 동일할 수 있다. 동일한 도면번호는 동일한 구성요소를 나타내며, 그 상세한 설명은 생략한다.
도 57은 본 발명의 예시적 실시예들에 따른 메모리 카드(5000)를 보여주는 개략도이다.
도 57을 참조하면, 메모리 카드(5000)는 제어기(5100)와 메모리(5200)를 포함할 수 있다. 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 메모리 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 메모리 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 58은 본 발명의 예시적 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 58을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 59는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치(7000)를 보여주는 사시도이다.
도 59를 참조하면, 전자 시스템(도 32의 5000 및 도 33의 6000)이 모바일 폰에 적용된 전자 장치(7000)를 예시적으로 도시한다. 그밖에, 전자 시스템(도 32의 5000 및 도 33의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 100, 200, 300, 400: 상변화 메모리 장치, 5: 메모리 부분,
6: 엑세스 부분, 110: 기판, 112: 소자 분리층, 120: 다이오드
122: 제1 층간 절연층, 126: 제1 도전형층, 128: 제2 도전형층,
130: 제2 층간 절연층, 132: 플러그, 140, 240, 340: 제1 몰드 절연층,
150, 250, 350: 하부 전극층, 151: 예비 하부 전극층, 156: 돌출 영역,
158: 희생층, 459: 잔류 희생층, 160, 260, 360: 제2 몰드 절연층,
162, 462: 개구부, 170, 270, 370, 470: 상변화 물질층,
180: 상부 전극층, 190: 비트 라인, 192: 비트라인 콘택 플러그,
194: 제3 층간 절연층,

Claims (10)

  1. 각각 제1 몰드 절연층으로부터 돌출하는 돌출 영역(protruding region)을 포함하는 복수개의 예비 전극들을 형성하는 단계:
    상기 제1 몰드 절연층 상에 제2 몰드 절연층을 형성하는 단계;
    상기 제2 몰드 절연층 내에 복수개의 개구부부들(opening)을 형성하고, 복수개의 하부 전극들을 형성하도록 상기 복수개의 예비 전극들의 적어도 일부분을 제거하는 단계; 및
    상기 복수개의 개구부들 내에 복수개의 메모리 성분들(memory elements)을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 메모리 성분들은 가변 저항 메모리 성분들(variable resistance memory elements)인 것을 특징으로 하는 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 메모리 성분들은 상변화 메모리 성분들(phase change memory elements)인 것을 특징으로 하는 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 복수개의 희생 영역들(sacrificial regions) 및 상기 복수개의 하부 전극들을 형성하도록 상기 복수개의 돌출 영역들 각각을 처리하는(treating) 단계를 더 포함하는 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 복수개의 돌출 영역들 상에 복수개의 박막들(thin films)을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 복수개의 희생 영역들을 등방성 식각(isotropically etching)하는 단계; 및
    상기 복수개의 개구부들을 형성하도록 상기 복수개의 등방성 식각된 희생 영역들을 제거하는 단계를 더 포함하는 메모리 장치의 제조 방법.
  7. 기판 상에 형성되며, 복수개의 하부 전극들을 포함하는 제1 몰드; 및
    복수개의 메모리 성분들을 포함하는, 상기 제1 몰드 상의 제2 몰드를 포함하며,
    상기 기판 상부의 상기 제1 몰드의 높이가 상기 기판 상부의 상기 복수개의 하부 전극들의 높이와 실질적으로 동일하며,
    상기 제1 몰드 상부의 상기 제2 몰드의 높이가 상기 제1 몰드 상부의 상기 복수개의 메모리 성분들의 높이와 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 제1 몰드는 상기 제2 몰드와 상이한 몰드인 것을 특징으로 하는 메모리 장치.
  9. 기판 상의 복수개의 하부 전극들 상에 형성되는 복수개의 메모리 성분들;
    상기 복수개의 하부 전극들 상의 상기 복수개의 메모리 성분들 각각 사이에 형성되는 복수개의 절연층 구조물들(insulation layer structures); 및
    상기 복수개의 메모리 성분들 및 상기 복수개의 절연층 구조물들 상에 형성되는 복수개의 상부 전극들을 포함하는 메모리 장치.
  10. 제9항에 있어서, 상기 복수개의 절연층 구조물들은 상기 복수개의 메모리 성분들의 측벽들 전체 및 상기 복수개의 하부 전극들의 측벽들 일부분 상에 형성되는 것을 특징으로 하는 메모리 장치.
KR1020120058814A 2011-05-31 2012-05-31 메모리 장치 및 그 제조 방법 KR101904418B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20110051771 2011-05-31
KR1020110051771 2011-05-31
KR1020110094276 2011-09-19
KR20110094276 2011-09-19

Publications (2)

Publication Number Publication Date
KR20120135089A true KR20120135089A (ko) 2012-12-12
KR101904418B1 KR101904418B1 (ko) 2018-10-05

Family

ID=47260872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120058814A KR101904418B1 (ko) 2011-05-31 2012-05-31 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8513136B2 (ko)
KR (1) KR101904418B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170021869A (ko) * 2014-08-29 2017-02-28 인텔 코포레이션 상 변화 메모리 디바이스들의 재료들 및 컴포넌트들
CN110858621A (zh) * 2018-08-24 2020-03-03 三星电子株式会社 可变电阻存储器件

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853665B2 (en) * 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
KR20150043759A (ko) * 2013-10-15 2015-04-23 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그의 제조방법
WO2015068241A1 (ja) * 2013-11-07 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法
CN104681716B (zh) * 2013-11-27 2018-03-13 华邦电子股份有限公司 电阻式内存及其制造方法
KR102192895B1 (ko) * 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105098072B (zh) * 2015-07-30 2017-08-08 江苏时代全芯存储科技有限公司 相变化存储装置的制造方法
US10062843B2 (en) * 2015-12-11 2018-08-28 Samsung Electronics Co., Ltd. Variable resistive memory device and method of manufacturing the same
KR102464198B1 (ko) * 2016-02-16 2022-11-07 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102475041B1 (ko) 2016-02-22 2022-12-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9659998B1 (en) * 2016-06-07 2017-05-23 Macronix International Co., Ltd. Memory having an interlayer insulating structure with different thermal resistance
KR20180064084A (ko) 2016-12-05 2018-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102323249B1 (ko) * 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR102368428B1 (ko) 2017-06-29 2022-03-02 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조방법
KR102593112B1 (ko) * 2017-10-23 2023-10-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
FR3073075B1 (fr) 2017-10-27 2020-09-04 St Microelectronics Crolles 2 Sas Point memoire a materiau a changement de phase
FR3073076A1 (fr) * 2017-10-27 2019-05-03 Stmicroelectronics (Crolles 2) Sas Point memoire a materiau a changement de phase
US10672652B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780865B1 (ko) * 2006-07-19 2007-11-30 삼성전자주식회사 상변화막을 포함하는 반도체 소자의 형성 방법
KR100791008B1 (ko) * 2006-12-26 2008-01-04 삼성전자주식회사 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품
KR101390341B1 (ko) 2007-11-15 2014-04-30 삼성전자주식회사 상변화 메모리 소자
JP5342189B2 (ja) 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
KR20100058909A (ko) 2008-11-25 2010-06-04 삼성전자주식회사 가변저항 메모리 소자의 형성방법
TW201032370A (en) 2009-02-20 2010-09-01 Ind Tech Res Inst Phase change memory device and fabrications thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170021869A (ko) * 2014-08-29 2017-02-28 인텔 코포레이션 상 변화 메모리 디바이스들의 재료들 및 컴포넌트들
CN110858621A (zh) * 2018-08-24 2020-03-03 三星电子株式会社 可变电阻存储器件

Also Published As

Publication number Publication date
KR101904418B1 (ko) 2018-10-05
US20120305522A1 (en) 2012-12-06
US8513136B2 (en) 2013-08-20

Similar Documents

Publication Publication Date Title
KR101904418B1 (ko) 메모리 장치 및 그 제조 방법
US8871559B2 (en) Methods for fabricating phase change memory devices
KR101535653B1 (ko) 상변화 메모리 소자의 제조방법
US9029828B2 (en) Phase-change memory devices including thermally-isolated phase-change layers and methods of fabricating the same
US7977662B2 (en) Phase-changeable memory devices having reduced susceptibility to thermal interference
KR101817158B1 (ko) 적층형 캐패시터를 포함하는 상변화 메모리 장치
KR100883412B1 (ko) 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
US8552412B2 (en) Variable resistance memory device and method of forming the same
KR101716472B1 (ko) 상변화 물질을 포함하는 비휘발성 메모리 소자
KR100766504B1 (ko) 반도체 소자 및 그 제조 방법
US20080272355A1 (en) Phase change memory device and method for forming the same
US20100072453A1 (en) Phase-Changeable Fuse Elements and Memory Devices Containing Phase-Changeable Fuse Elements and Memory Cells Therein
KR20110076394A (ko) 상변화 메모리 장치
US8872148B2 (en) Phase-change memory devices
US20100051896A1 (en) Variable resistance memory device using a channel-shaped variable resistance pattern
US8810003B2 (en) Semiconductor device and method of fabricating the same
US20080048293A1 (en) Semiconductor device having heating structure and method of forming the same
CN101552282A (zh) 相变存储器件及其制造方法
US8012789B2 (en) Nonvolatile memory device and method of manufacturing the same
US20140131655A1 (en) Semiconductor memory devices and methods of fabricating the same
US20100243981A1 (en) Phase-change random access memory device
KR20110000961A (ko) 상변화 물질을 포함하는 비휘발성 메모리 소자
KR20100086852A (ko) 상변화 메모리소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right