KR102368428B1 - 가변 저항 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

가변 저항 메모리 소자는, 제1 방향으로 연장되는 제1 도전 라인들, 상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 제1 절연 패턴, 상기 제1 절연 패턴 상에 제공되고 상기 제1 도전 라인들 사이에 개재하는 제2 절연 패턴, 상기 제1 절연 패턴과 상기 제2 절연 패턴 사이의 서브 절연 패턴, 상기 제1 방향에 교차하는 제2 방향으로 연장되고 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들, 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함한다. 상기 서브 절연 패턴은 상기 제2 절연 패턴과 다른 물질을 포함한다.

Description

가변 저항 메모리 소자 및 그 제조방법{Variable resistance memory device and method of forming the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 가변 저항 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 가변 저항 메모리 소자는, 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 제1 절연 패턴; 상기 제1 절연 패턴 상에 제공되고, 상기 제1 도전 라인들 사이에 개재하는 제2 절연 패턴; 상기 제1 절연 패턴과 상기 제2 절연 패턴 사이의 서브 절연 패턴, 상기 서브 절연 패턴은 상기 제2 절연 패턴과 다른 물질을 포함하는 것; 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함할 수 있다.
본 발명에 따른 가변 저항 메모리 소자는, 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 절연 구조체; 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함할 수 있다. 상기 절연 구조체는 그 내부에서 수직적으로 서로 이격되는 에어 갭들(air gap)을 포함할 수 있다.
본 발명에 따른 가변 저항 메모리 소자의 제조방법은, 제1 방향으로 연장되는 제1 도전 라인들, 및 상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 제1 절연 패턴을 형성하는 것; 상기 제1 도전 라인들 및 상기 제1 절연 패턴 상에 몰드막을 형성하는 것; 상기 몰드막을 패터닝하여 상기 제1 도전 라인들 및 상기 제1 절연 패턴을 가로지르는 제1 트렌치를 형성하되, 상기 제1 트렌치를 형성하는 것은 상기 제1 절연 패턴의 상부를 리세스하여 상기 제1 도전 라인들의 측면들을 노출하는 리세스 영역을 형성하는 것을 포함하는 것; 상기 제1 트렌치의 적어도 일부 및 상기 리세스 영역을 채우는 절연막을 형성하는 것, 및 상기 절연막을 식각하여 상기 리세스 영역 내에 국소적으로 제공되는 제2 절연 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 절연 구조체가 제1 도전 라인들 사이에 제공될 수 있다. 하부 전극막이 상기 절연 구조체 및 상기 제1 도전 라인들의 상면들을 덮도록 형성될 수 있고, 상기 제1 도전 라인들 상에 각각 제공되는 하부 전극들을 형성하기 위해 상기 하부 전극막이 패터닝될 수 있다. 상기 절연 구조체의 상기 상면은 상기 제1 도전 라인들의 상기 상면들과 실질적으로 동일한 높이에 위치할 수 있다. 이에 따라, 상기 패터닝 공정 동안, 상기 절연 구조체의 상기 상면 상의 상기 하부 전극막의 제거가 용이할 수 있다. 그 결과, 상기 하부 전극들 사이의 전기적 단락이 최소화될 수 있다. 따라서, 전기적 특성이 개선된 가변 저항 메모리 소자 및 그 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 4a는 도 3의 I-I' 및 II-II'에 따른 단면도이다.
도 4b는 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 5a는 도 4b의 A부분을 개략적으로 나타내는 사시도이다.
도 5b는 도 4b의 A부분을 확대한 단면도이다.
도 6은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 순서도이다.
도 7a 내지 도 15a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다.
도 7b 내지 도 15b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 16a는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도이다.
도 16b는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는, 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 17은 도 16b의 B부분을 확대한 단면도이다.
도 18a 내지 도 20a는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다.
도 18b 내지 도 20b는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 1을 참조하면, 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 소자는 상기 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 도 2는 예시적으로 서로 인접한 2개의 메모리 셀 스택들(MCA1, MCA2)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2를 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2), 및 상기 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 상기 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 차례로 제공될 수 있다.
제1 메모리 셀 스택(MCA1)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공될 수 있고, 제2 메모리 셀 스택(MCA2)은 상기 제2 도전 라인들(CL2)과 상기 제3 도전 라인들(CL3) 사이에 제공될 수 있다. 상기 제1 메모리 셀 스택(MCA1)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 상기 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제2 메모리 셀들(MC2)은 행과 열을 이루며 이차원적으로 배열될 수 있다.
상기 제1 및 제2 메모리 셀들(MC1, MC2)의 각각은 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2, CL3) 사이에서 직렬로 연결될 수 있다. 일 예로, 상기 제1 메모리 셀들(MC1)의 각각에 포함된 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있고, 상기 제2 메모리 셀들(MC2)의 각각에 포함된 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제2 도전 라인(CL2)과 대응하는 제3 도전 라인(CL3) 사이에서 직렬로 연결될 수 있다. 도 2에는 상기 가변 저항 요소(VR) 위에 상기 선택 요소(SW)가 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 일 예로, 도 2에 도시된 바와 달리, 상기 선택 요소(SW) 위에 상기 가변 저항 요소(VR)가 제공될 수도 있다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 4a는 도 3의 I-I' 및 II-II'에 따른 단면도이고, 도 4b는 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다. 도 5a는 도 4b의 A부분을 개략적으로 나타내는 사시도이고, 도 5b는 도 4b의 A부분을 확대한 단면도이다. 설명의 간소화를 위해 상기 제1 메모리 셀 스택(MCA1)을 기준으로 본 발명에 따른 가변 저항 메모리 소자를 설명한다.
도 3, 도 4a, 및 4b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1)이 제공될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 절연 패턴(110)이 상기 기판(100) 상에 제공되어 상기 제1 도전 라인들(CL1) 사이에 개재될 수 있다. 상기 제1 절연 패턴(110)은 상기 제1 도전 라인들(CL1) 사이에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 제1 절연 패턴(110)은 일 예로, 실리콘 질화물을 포함할 수 있다.
제2 절연 패턴(140)이 상기 제1 절연 패턴(110) 상에 제공될 수 있고, 상기 제1 도전 라인들(CL1) 사이에 개재할 수 있다. 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110) 내부로 삽입될 수 있다. 구체적으로, 상기 제1 절연 패턴(110)의 상면은 리세스된 면(110R)을 포함하되, 상기 리세스된 면(110R)은 상기 제1 절연 패턴(110)의 내부를 향하여 오목한 면일 수 있다. 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110)의 상기 리세스된 면(110R) 상에 제공될 수 있다. 일부 실시예들에 따르면, 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 절연 패턴(140)은 실리콘 질화물을 포함할 수 있다. 다른 실시예들에 따르면, 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110)과 다른 물질을 포함할 수도 있다.
상기 제1 절연 패턴(110)과 상기 제2 절연 패턴(140) 사이에 제1 서브 절연 패턴(130)이 제공될 수 있다. 상기 제1 서브 절연 패턴(130)은 상기 제1 절연 패턴(110)의 상기 리세스된 면(110R)을 컨포멀하게 덮을 수 있다. 상기 제2 절연 패턴(140)은 상기 제1 서브 절연 패턴(130)을 사이에 두고 상기 제1 절연 패턴(110)으로부터 이격될 수 있다. 상기 제1 서브 절연 패턴(130)은 상기 제1 도전 라인들(CL1)의 각각과 상기 제2 절연 패턴(140) 사이로 연장될 수 있다. 상기 제2 절연 패턴(140)은 상기 제1 서브 절연 패턴(130)을 사이에 두고 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 일 단면의 관점에서, 상기 제1 서브 절연 패턴(130)은 U 형태를 가질 수 있고, 상기 제2 절연 패턴(140)의 적어도 일부를 덮을 수 있다. 상기 제1 서브 절연 패턴(130)은 상기 제2 절연 패턴(140)과 다른 물질을 포함할 수 있다. 상기 제1 서브 절연 패턴(130)은 상기 제2 절연 패턴(140)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제1 서브 절연 패턴(130)은 실리콘 산화물을 포함할 수 있다.
제2 서브 절연 패턴(120)이 상기 제1 도전 라인들(CL1)의 각각과 상기 제1 서브 절연 패턴(130) 사이에 개재할 수 있다. 상기 제2 서브 절연 패턴(120)은 상기 제1 도전 라인들(CL1)의 각각의 측면과 접할 수 있다. 상기 제1 서브 절연 패턴(130)은 상기 제2 서브 절연 패턴(120)을 사이에 두고 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 제2 서브 절연 패턴(120)은 상기 제1 서브 절연 패턴(130)과 상기 제1 절연 패턴(110) 사이로 연장될 수 있다. 상기 제2 서브 절연 패턴(120)은 상기 제1 절연 패턴(110)의 상기 리세스된 면(110R)을 컨포멀하게 덮을 수 있다. 상기 제1 서브 절연 패턴(130)은 상기 제2 서브 절연 패턴(120)을 사이에 두고 상기 제1 절연 패턴(110)으로부터 이격될 수 있다. 일 단면의 관점에서, 상기 제2 서브 절연 패턴(120)은 U 형태를 가질 수 있고, 상기 제1 서브 절연 패턴(130)의 적어도 일부를 덮을 수 있다. 상기 제2 서브 절연 패턴(120)은 상기 제1 서브 절연 패턴(130)과 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제2 서브 절연 패턴(120)은 상기 제2 절연 패턴(140)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 서브 절연 패턴(120)은 실리콘 질화물을 포함할 수 있다.
도 5a를 참조하면, 복수의 상기 제2 절연 패턴들(140)이 상기 제1 절연 패턴(110) 상에 제공될 수 있다. 상기 복수의 제2 절연 패턴들(140)은 상기 제1 절연 패턴(110) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 복수의 제2 절연 패턴들(140)의 각각은 상기 제1 도전 라인들(CL1) 사이에 개재할 수 있고, 상기 제1 절연 패턴(110) 내부로 삽입될 수 있다. 구체적으로, 상기 제1 절연 패턴(110)의 상기 상면은 상기 제1 방향(D1)으로 서로 이격되는 복수의 상기 리세스된 면들(110R)을 포함할 수 있고, 상기 복수의 제2 절연 패턴들(140)은 상기 복수의 리세스된 면들(110R) 상에 각각 제공될 수 있다.
복수의 상기 제1 서브 절연 패턴들(130)이 상기 복수의 제2 절연 패턴들(140)과 상기 제1 절연 패턴(110) 사이에 각각 제공될 수 있다. 상기 복수의 제1 서브 절연 패턴들(130)의 각각은 상기 제1 도전 라인들(CL1)의 각각의 측면 상으로 연장될 수 있다. 상기 복수의 제2 절연 패턴들(140)의 각각은 상기 복수의 제1 서브 절연 패턴들(130)의 각각을 사이에 두고 상기 제1 절연 패턴(110) 및 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다.
복수의 상기 제2 서브 절연 패턴들(120)이 상기 복수의 제1 서브 절연 패턴들(130)과 상기 제1 절연 패턴(110) 사이에 각각 제공될 수 있다. 상기 복수의 제2 서브 절연 패턴들(120)의 각각은 상기 제1 도전 라인들(CL1)의 각각의 상기 측면 상으로 연장될 수 있다. 상기 복수의 제1 서브 절연 패턴들(130)의 각각은 상기 복수의 제2 서브 절연 패턴들(120)의 각각을 사이에 두고 상기 제1 절연 패턴(110) 및 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다.
도 5b를 참조하면, 일부 실시예들에 따르면, 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140) 중 적어도 하나는 그 내부에 에어 갭(air-gap, 200)을 포함할 수 있다. 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140)의 각각이 상기 에어-갭(200)을 포함하는 경우, 상기 제2 절연 패턴(140)의 상기 에어-갭(200)은 상기 제1 서브 절연 패턴(130)을 사이에 두고 상기 제1 절연 패턴(110)의 상기 에어-갭(200)으로부터 이격될 수 있다.
도 3, 도 4a, 및 4b를 다시 참조하면, 상기 제1 절연 패턴(110), 상기 제2 절연 패턴(140), 상기 제1 및 제2 서브 절연 패턴들(130, 120)은 절연 구조체(IS)로 지칭될 수 있다. 상기 절연 구조체(IS)는 상기 제1 도전 라인들(CL1) 사이에 개재되어 상기 제1 방향(D1)으로 연장될 수 있다.
제2 도전 라인들(CL2)이 상기 제1 도전 라인들(CL1) 및 상기 절연 구조체(IS)를 가로지르도록 제공될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1) 및 상기 절연 구조체(IS)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
제1 메모리 셀들(MC1)이 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2) 사이의 교차점들에 각각 배치될 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)은 제1 메모리 셀 스택(MCA1)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA1)만이 도시되었으나, 복수의 메모리 셀 스택들이 상기 기판(100) 상에 상기 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 상기 제1 도전 라인들(CL1), 상기 절연 구조체(IS), 상기 제2 도전 라인들(CL2), 및 상기 제1 메모리 셀 스택(MCA1)에 상응하는 구조들이 상기 기판(100) 상에 반복적으로 적층될 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과, 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 제공될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 서로 연결되는 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 다른 예로, 도시된 바와 달리, 상기 가변 저항 요소(VR)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 이 경우, 상기 가변 저항 요소(VR)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)을 따라 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 선택 요소(SW)는, 일 예로, 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 다른 예로, 도시된 바와 달리, 상기 선택 요소(SW)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 이 경우, 상기 선택 요소(SW)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)을 따라 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 가변 저항 요소(VR)는 상기 기판(100)과 상기 선택 요소(SW) 사이에 제공될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 상기 선택 요소(SW)가 상기 기판(100)과 상기 가변 저항 요소(VR) 사이에 제공될 수도 있다.
상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 가변 저항 요소(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 요소(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 요소(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 상기 가변 저항 요소(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 요소(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 선택 요소(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 선택 요소(SW)는 상기 가변 저항 요소(VR)보다 높은, 결정질-비정질 간의 상전이 온도를 가질 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 요소(VR)는 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 선택 요소(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 선택 요소(SW)는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 선택 요소(SW)는 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 가변 저항 요소(VR)와 상기 선택 요소(SW) 사이의 중간 전극(EP2)을 포함할 수 있다. 상기 중간 전극(EP2)은 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)를 전기적으로 연결할 수 있고, 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극(EP2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 선택 요소(SW)와 상기 대응하는 제2 도전 라인(CL2) 사이에 제공되는 상부 전극(EP3)을 포함할 수 있다. 상기 선택 요소(SW)는 상기 상부 전극(EP3)에 의해 상기 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다. 상기 상부 전극(EP3)은 상기 선택 요소(SW)를 사이에 두고 상기 중간 전극(EP2)으로부터 이격될 수 있다. 상기 상부 전극(EP3)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 상기 제1 메모리 셀들(MC1) 내에 각각 포함된 복수의 상기 상부 전극들(EP3)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이의 교차점들에 각각 제공되어 상기 기판(100) 상에 이차원적으로 배열될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 상부 전극(EP3)은 상기 대응하는 제2 도전 라인(CL2)이 연장되는 방향으로(일 예로, 상기 제2 방향(D2)으로) 연장되는 라인 형태일 수 있다. 이 경우, 상기 상부 전극(EP3)은 상기 대응하는 제2 도전 라인(CL2)이 연장되는 방향으로(일 예로, 상기 제2 방향(D2)으로) 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 상부 전극(EP3)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
하부 전극(EP1)이 상기 제1 메모리 셀들(MC1)의 각각과 상기 대응하는 제1 도전 라인(CL1) 사이에 제공될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 상기 하부 전극(EP1)에 의해 상기 대응하는 제1 도전 라인(CL1)에 전기적으로 연결될 수 있다. 상기 하부 전극(EP1)은 상기 가변 저항 요소(VR)를 사이에 두고 상기 중간 전극(EP2)으로부터 이격될 수 있다. 상기 제1 메모리 셀들(MC1) 중, 상기 제1 방향(D1)으로 서로 인접하는 한 쌍의 제1 메모리 셀들(MC1)은 상기 하부 전극(EP1)을 공유할 수 있다. 일 예로, 상기 한 쌍의 제1 메모리 셀들(MC1)은 하나의 하부 전극(EP1)을 통하여 상기 대응하는 제1 도전 라인(CL1)에 공통으로 연결될 수 있다. 상기 하부 전극(EP1)은 상기 한 쌍의 메모리 셀들(MC1)에 각각 연결되는 수직부들(VP), 및 상기 한 쌍의 제1 메모리 셀들(MC1) 사이의 상기 대응하는 제1 도전 라인(CL1) 상으로 연장되는 수평부(HP)를 포함할 수 있다. 상기 수평부(HP)는 상기 한 쌍의 제1 메모리 셀들(MC1) 사이에서 상기 대응하는 제1 도전 라인(CL1)의 상면을 따라 연장될 수 있고, 상기 수직부들(VP)을 서로 연결할 수 있다. 상기 하부 전극(EP1)은 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 하부 전극(EP1)은 상기 가변 저항 요소(VR)를 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 상기 하부 전극(EP1)은 상기 제1 및 제2 도전 라인들(CL1, CL2)보다 비저항이 큰 물질을 포함할 수 있다. 상기 하부 전극(EP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
스페이서(SP)가 상기 하부 전극(EP1)의 상기 수직부들(VP) 사이에 제공될 수 있다. 상기 스페이서(SP)는 상기 수직부들(VP)의 서로 마주하는 측벽들 상에 제공될 수 있고, 상기 수평부(HP)의 상면을 따라 연장될 수 있다. 상기 스페이서(SP)는 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 수평부(HP)는 상기 한 쌍의 제1 메모리 셀들(MC1)에 공통적으로 연결되는, 상기 대응하는 제1 도전 라인(CL1)의 상기 상면과 상기 스페이서(SP) 사이로 연장될 수 있다. 상기 스페이서(SP)는 다결정 실리콘 또는 실리콘 산화물을 포함할 수 있다.
매립 절연 패턴(152)이 상기 하부 전극(EP1)의 상기 수직부들(VP) 사이에 제공될 수 있다. 상기 스페이서(SP)는 상기 수직부들(VP)의 각각과 상기 매립 절연 패턴(152) 사이, 및 상기 수평부(HP)와 상기 매립 절연 패턴(152) 사이에 개재할 수 있다. 상기 매립 절연 패턴(152)은 상기 한 쌍의 제1 메모리 셀들(MC1) 사이로 연장되어, 상기 한 쌍의 제1 메모리 셀들(MC1)의 각각의 상기 가변 저항 요소(VR) 및 상기 중간 전극(EP2)의 측면들을 덮을 수 있다. 상기 매립 절연 패턴(152)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
제1 층간 절연막(150)이 상기 기판(100) 상에 제공될 수 있다. 상기 제1 층간 절연막(150)은 상기 제1 도전 라인들(CL1) 및 상기 절연 구조체(IS)를 덮을 수 있고, 상기 하부 전극(EP1), 상기 스페이서(SP), 및 상기 매립 절연 패턴(152)을 덮을 수 있다. 상기 제1 층간 절연막(150)은 상기 제1 메모리 셀들(MC1)의 각각의 상기 가변 저항 요소(VR) 및 상기 중간 전극(EP2)을 덮을 수 있다. 상기 제1 층간 절연막(150) 상에 제2 층간 절연막(160)이 제공될 수 있다. 상기 제2 층간 절연막(160)은 상기 제1 메모리 셀들(MC1)의 각각의 상기 선택 요소(SW) 및 상기 상부 전극(EP3)을 덮을 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 층간 절연막(160) 상에 제공될 수 있다. 상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 상기 절연 구조체(IS)가 상기 제1 도전 라인들(CL1) 사이에 제공될 수 있다. 상기 절연 구조체(IS)는 상기 제1 절연 패턴(110), 및 상기 제1 절연 패턴(110)의 상기 리세스된 면(110R) 상에 제공되는 상기 제2 절연 패턴(140)을 포함할 수 있다. 상기 제2 절연 패턴(140)이 상기 리세스된 면(110R) 상에 제공됨에 따라, 상기 절연 구조체(IS)의 상면은 상기 제1 도전 라인들(CL1)의 상면들과 실질적으로 동일한 높이에 위치할 수 있다. 이 경우, 상기 제1 도전 라인들(CL1) 및 상기 절연 구조체(IS) 상에 제공되는 상부 구조물의 형성이 용이할 수 있다.
도 6은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 순서도이다. 도 7a 내지 도 15a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다. 도 7b 내지 도 15b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 6, 도 7a, 및 도 7b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 제1 절연 패턴들(110)이 형성될 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 배열될 수 있다. 상기 제1 도전 라인들(CL1)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 도전막(미도시)을 형성하고, 상기 도전막을 패터닝하는 것을 포함할 수 있다. 상기 제1 절연 패턴들(110)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 제1 도전 라인들(CL1)을 덮는 제1 절연막을 증착하고, 상기 제1 도전 라인들(CL1)의 상면들이 노출되도록 상기 제1 절연막을 평탄화하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 절연막의 증착 공정에 의해, 도 5b를 참조하여 설명한, 상기 에어-갭(200)이 상기 제1 도전 라인들(CL1) 사이의 상기 제1 절연막 내에 형성될 수 있다. 이 경우, 상기 제1 절연 패턴들(110) 중 적어도 하나는 그 내부에 상기 에어-갭(200)을 포함할 수 있다. 상기 제1 절연 패턴들(110)은 일 예로, 실리콘 질화물을 포함할 수 있다.
몰드막(154)이 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110) 상에 형성될 수 있다(S100). 상기 몰드막(154)은 상기 기판(100) 상에 형성되어 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)의 상면들을 덮을 수 있다. 상기 몰드막(154)은 일 예로, 실리콘 질화물을 포함할 수 있다.
제1 트렌치(T1)가 상기 몰드막(154) 내에 형성되어 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)을 가로지를 수 있다(S200). 상기 제1 트렌치(T1)는 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)의 상기 상면들을 노출할 수 있다. 상기 제1 트렌치(T1)를 형성하는 것은, 상기 제1 도전 라인들(CL1)의 상기 상면들이 노출될 때까지 상기 몰드막(154)을 식각하는 것을 포함할 수 있다. 상기 몰드막(154)의 식각 공정에 의해, 상기 제1 트렌치(T1)에 의해 노출되는, 상기 제1 절연 패턴들(110)의 상기 상면들이 리세스될 수 있다. 이에 따라, 상기 제1 절연 패턴들(110)은 리세스된 면들(110R, 즉, 리세스된 상면들)을 각각 가질 수 있고, 상기 제1 도전 라인들(CL1)의 측면들이 노출될 수 있다. 상기 제1 절연 패턴들(110)의 상기 리세스된 면들(110R) 및 상기 제1 도전 라인들(CL1)의 상기 노출된 측면들에 의해 제1 리세스 영역들(R1)이 정의될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제1 트렌치(T1)의 바닥면(즉, 상기 제1 도전 라인들(CL1)의 상기 상면들)로부터 서로 인접하는 한 쌍의 제1 도전 라인들(CL1) 사이로 연장될 수 있다.
도 6, 도 8a, 및 도 8b를 참조하면, 제1 서브막(132) 및 제2 서브막(122)이 상기 몰드막(154) 상에 형성되어, 상기 제1 트렌치(T1)의 내면을 덮을 수 있다(S300). 먼저, 상기 제2 서브막(122)이 상기 몰드막(154) 상에 형성되어 상기 제1 트렌치(T1)의 내측면 및 상기 바닥면(즉, 상기 제1 도전 라인들(CL1)의 상기 상면들)을 컨포멀하게 덮을 수 있다. 상기 제2 서브막(122)은 상기 제1 리세스 영역들(R1)의 각각의 일부를 채우도록 형성될 수 있다. 상기 제2 서브막(122)은 상기 제1 리세스 영역들(R1)의 내면들(즉, 상기 제1 도전 라인들(CL1)의 상기 노출된 측면들 및 상기 제1 절연 패턴들(110)의 상기 리세스된 면들(110R))을 컨포멀하게 덮을 수 있다. 상기 제1 서브막(132)이 상기 제2 서브막(122) 상에 형성될 수 있다. 상기 제1 서브막(132)은 상기 제2 서브막(122)의 상면을 따라 연장되어 상기 제1 트렌치(T1)의 상기 내측면 및 상기 바닥면을 컨포멀하게 덮을 수 있다. 상기 제1 서브막(132)은 상기 제1 리세스 영역들(R1)의 각각의 일부를 채우도록 형성될 수 있다. 상기 제1 서브막(132)은, 상기 제2 서브막(122)에 의해 덮인, 상기 제1 리세스 영역들(R1)의 상기 내면들(즉, 상기 제1 도전 라인들(CL1)의 상기 노출된 측면들 및 상기 제1 절연 패턴들(110)의 상기 리세스된 면들(110R))을 컨포멀하게 덮을 수 있다.
제2 절연막(142)이 상기 제1 서브막(132) 상에 형성되어 상기 제1 트렌치(T1)의 적어도 일부를 채울 수 있다(S400). 상기 제2 절연막(142)은 상기 제1 트렌치(T1)의 하부 영역, 및 상기 제1 리세스 영역들(R1)의 각각의 잔부를 채울 수 있다. 일부 실시예들에 따르면, 상기 제2 절연막(142)을 형성하기 위한 증착 공정에 의해, 도 5b를 참조하여 설명한, 상기 에어-갭(200)이 상기 제1 도전 라인들(CL1) 사이의 상기 제2 절연막(142) 내에 형성될 수 있다. 이 경우, 후술될 제2 절연 패턴들 중 적어도 하나는 그 내부에 상기 에어-갭(200)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제2 절연막(142)은 상기 제1 절연 패턴들(110)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 절연막(142)은 실리콘 질화물을 포함할 수 있다. 다른 실시예들에 따르면, 상기 제2 절연막(142)은 상기 제1 절연 패턴들(110)과 다른 물질을 포함할 수도 있다. 상기 제1 서브막(132)은 상기 제2 절연막(142)과 다른 물질을 포함할 수 있다. 상기 제1 서브막(132)은 상기 제2 절연막(142)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제1 서브막(132)은 실리콘 산화물을 포함할 수 있다. 상기 제2 서브막(122)은 상기 제1 서브막(132)과 다른 물질을 포함할 수 있다. 상기 제1 서브막(132)이 산화물을 포함하는 경우, 상기 제2 서브막(122)은 상기 제1 서브막(132)의 형성 공정 동안 상기 제1 도전 라인들(CL1)의 표면들이 산화되는 것을 방지하기 위해 채용될 수 있다. 일부 실시예들에 따르면, 상기 제2 서브막(122)은 상기 제2 절연막(142)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 서브막(122)은 실리콘 질화물을 포함할 수 있다.
도 6, 도 9a, 및 도 9b를 참조하면, 상기 제2 절연막(142)을 식각하여 상기 제1 절연 패턴들(110) 상에 제2 절연 패턴들(140)이 각각 형성될 수 있다(S500). 상기 제2 절연 패턴들(140)은 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 제2 절연 패턴들(140)을 형성하는 것은, 상기 제1 서브막(132)에 대하여 식각 선택성을 갖는 제1 습식 식각 공정을 수행하여 상기 제1 트렌치(T1) 내의 상기 제2 절연막(142)을 제거하는 것을 포함할 수 있다. 상기 제1 습식 식각 공정 동안, 상기 제1 서브막(132)의 식각 속도는 상기 제2 절연막(142)의 식각 속도보다 느릴 수 있다. 상기 제1 습식 식각 공정은, 상기 제1 트렌치(T1)의 상기 내측면 및 상기 바닥면(즉, 상기 제1 도전 라인들(CL1)의 상기 상면들) 상의 상기 제1 서브막(132)이 노출될 때까지 수행될 수 있다. 상기 제1 습식 식각 공정에 의해, 상기 제1 트렌치(T1) 내의 상기 제2 절연막(142)이 제거될 수 있고, 이에 따라, 상기 제2 절연 패턴들(140)이 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다.
도 6, 도 10a, 도 10b, 도 11a, 및 도 11b를 참조하면, 상기 제1 서브막(132) 및 상기 제2 서브막(122)을 식각하여, 상기 제1 절연 패턴들(110)의 각각과 상기 제2 절연 패턴들(140)의 각각 사이에 제1 서브 절연 패턴(130) 및 제2 서브 절연 패턴(120)이 형성될 수 있다(S600).
구체적으로, 도 10a 및 도 10b를 참조하면, 상기 제1 서브막(132)을 식각하여 복수의 상기 제1 서브 절연 패턴들(130)이 형성될 수 있다. 상기 복수의 제1 서브 절연 패턴들(130)은 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 복수의 제1 서브 절연 패턴들(130)의 각각은 상기 제1 절연 패턴들(110)의 각각과 상기 제2 절연 패턴들(140)의 각각 사이에 개재할 수 있다. 상기 제2 절연 패턴들(140)의 각각은 상기 복수의 제1 서브 절연 패턴들(130)의 각각을 사이에 두고 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 복수의 제1 서브 절연 패턴들(130)을 형성하는 것은, 제2 습식 식각 공정을 수행하여 상기 제1 트렌치(T1) 내의 상기 제1 서브막(132)을 제거하는 것을 포함할 수 있다. 상기 제2 습식 식각 공정은, 상기 제1 트렌치(T1)의 상기 내측면 및 상기 바닥면(즉, 상기 제1 도전 라인들(CL1)의 상기 상면들) 상의 상기 제2 서브막(122)이 노출될 때까지 수행될 수 있다. 상기 제2 습식 식각 공정에 의해, 상기 제1 트렌치(T1) 내의 상기 제1 서브막(132)이 제거될 수 있고, 이에 따라, 상기 복수의 제1 서브 절연 패턴들(130)이 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 제2 습식 식각 공정은, 일 예로, 상기 제2 서브막(122)에 대하여 식각 선택성을 갖는 식각 조건으로 수행될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제2 서브막(122)을 식각하여 복수의 상기 제2 서브 절연 패턴들(120)이 형성될 수 있다. 상기 복수의 제2 서브 절연 패턴들(120)은 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 복수의 제2 서브 절연 패턴들(120)의 각각은 상기 제1 절연 패턴들(110)의 각각과 상기 복수의 제1 서브 절연 패턴들(130)의 각각 사이에 개재할 수 있다. 상기 복수의 제1 서브 절연 패턴들(130)의 각각은 상기 복수의 제2 서브 절연 패턴들(120)의 각각을 사이에 두고 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 복수의 제2 서브 절연 패턴들(120)을 형성하는 것은, 건식 식각 공정을 수행하여 상기 제1 트렌치(T1) 내의 상기 제2 서브막(122)을 제거하는 것을 포함할 수 있다. 상기 건식 식각 공정은 상기 제1 도전 라인들(CL1)의 상기 상면들이 노출될 때까지 수행될 수 있다. 상기 건식 식각 공정에 의해, 상기 제1 도전 라인들(CL1)의 상기 상면들 상의 상기 제2 서브막(122)이 제거될 수 있고, 이에 따라, 상기 복수의 제2 서브 절연 패턴들(120)이 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 건식 식각 공정은 일 예로, 에치-백 공정일 수 있다. 일부 실시예들에 따르면, 상기 제1 트렌치(T1)의 상기 내측면 상의 상기 제2 서브막(122)은 상기 건식 식각 공정에 의해 제거될 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 제2 서브막(122)의 적어도 일부가 상기 제1 트렌치(T1)의 상기 내측면 상에 남을 수도 있다.
도 6, 도 12a, 및 도 12b를 참조하면, 상기 제1 트렌치(T1)의 상기 내면을 덮는 하부 전극막(180)이 형성될 수 있다(S700). 상기 하부 전극막(180)은 상기 제1 트렌치(T1)의 일부를 채우도록 형성될 수 있다. 상기 하부 전극막(180)은 상기 제1 트렌치(T1)의 상기 내측면을 컨포멀하게 덮을 수 있고, 상기 제1 트렌치(T1)에 의해 노출되는, 상기 제1 도전 라인들(CL1)의 상기 상면들을 덮을 수 있다. 상기 하부 전극막(180)은, 상기 제1 트렌치(T1)에 의해 노출되는, 절연 구조체들(IS)의 상면들을 덮을 수 있다. 상기 절연 구조체들(IS)의 각각은, 서로 인접하는 한 쌍의 제1 도전 라인들(CL1) 사이에 제공되는, 상기 제1 절연 패턴(110), 상기 제2 절연 패턴(140), 및 이들 사이에 개재하는 상기 제1 및 제2 서브 절연 패턴들(130, 120)을 포함할 수 있다.
상기 제1 리세스 영역들(R1) 내에 상기 제2 절연 패턴들(140), 및 상기 제1 및 제2 서브 절연 패턴들(130, 120)이 형성되지 않는 경우, 상기 하부 전극막(180)은 상기 제1 리세스 영역들(R1)의 각각의 적어도 일부를 채울 수 있다. 상기 하부 전극막(180)은 후술될 하부 전극들을 형성하기 위해 패터닝될 수 있고, 상기 패터닝 공정 동안 상기 제1 리세스 영역들(R1) 내의 상기 하부 전극막(180)의 제거가 요구될 수 있다. 상기 제1 리세스 영역들(R1)은 서로 다른 깊이를 가지도록 형성될 수 있고, 이에 따라, 상기 패터닝 공정 동안 상기 제1 리세스 영역들(R1) 내의 상기 하부 전극막(180)을 제거하는 것이 어려울 수 있다. 이 경우, 상기 하부 전극들 사이의 전기적 단락이 초래될 수 있다.
본 발명의 개념에 따르면, 상기 제1 리세스 영역들(R1)은 적어도 상기 제2 절연 패턴들(140)에 의해 각각 채워질 수 있다. 이에 따라, 상기 절연 구조체들(IS)의 상기 상면들은 상기 제1 도전 라인들(CL1)의 상기 상면들과 실질적으로 동일한 높이에 위치할 수 있다. 이 경우, 상기 하부 전극막(180)의 상기 패터닝 공정 동안, 상기 절연 구조체들(IS)의 상기 상면들 상의 상기 하부 전극막(180)을 제거하는 것이 용이할 수 있다. 그 결과, 상기 하부 전극들 사이의 전기적 단락이 최소화될 수 있다.
스페이서막(182)이 상기 제1 트렌치(T1) 내에 형성되어 상기 제1 트렌치(T1)의 일부를 채울 수 있다. 상기 스페이서막(182)은 상기 하부 전극막(180)의 상면을 덮을 수 있다. 상기 하부 전극막(180)은 상기 제1 트렌치(T1)의 상기 내측면과 상기 스페이서막(182) 사이, 상기 제1 도전 라인들(CL1)의 상기 상면들과 상기 스페이서막(182) 사이, 및 상기 절연 구조체들(IS)의 상기 상면들과 상기 스페이서막(182) 사이에 개재할 수 있다. 매립 절연막(152L)이 상기 제1 트렌치(T1)의 잔부를 채우도록 형성될 수 있다. 상기 매립 절연막(152L)은 상기 스페이서막(182)의 상면을 덮을 수 있다. 상기 스페이서막(182)은 상기 하부 전극막(180)과 상기 매립 절연막(152L) 사이에 개재할 수 있다.
상기 하부 전극막(180), 상기 스페이서막(182), 및 상기 매립 절연막(152L)을 형성하는 것은, 상기 제1 트렌치(T1)를 채우도록 상기 몰드막(154) 상에 상기 하부 전극막(180), 상기 스페이서막(182), 및 상기 매립 절연막(152L)을 차례로 증착하는 것, 및 상기 몰드막(154)의 상면이 노출될 때까지 상기 하부 전극막(180), 상기 스페이서막(182), 및 상기 매립 절연막(152L)을 평탄화하는 것을 포함할 수 있다. 상기 제1 트렌치(T1) 내에 형성된, 상기 하부 전극막(180), 상기 스페이서막(182), 및 상기 매립 절연막(152L)은 평면적 관점에서 상기 제2 방향(D2)으로 연장될 수 있다.
상기 하부 전극막(180)은 일 예로, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 스페이서막(182)은 일 예로, 다결정 실리콘 또는 실리콘 산화물을 포함할 수 있다. 상기 매립 절연막(152L)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도 6, 도 13a, 및 도 13b를 참조하면, 상기 몰드막(154) 내 상기 제1 트렌치(T1)를 가로지르는 제2 트렌치(T2)를 형성함으로써, 하부 전극들(EP1)이 형성될 수 있다(S800). 상기 제2 트렌치(T2)를 형성하는 것은, 상기 하부 전극막(180), 상기 스페이서막(182), 및 상기 매립 절연막(152L)을 패터닝하여 상기 제1 방향(D1)으로 연장되는 상기 제2 트렌치(T2)를 형성하는 것을 포함할 수 있다. 상기 하부 전극막(180)은 상기 제2 트렌치(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 상기 하부 전극들(EP1)로 분리될 수 있고, 상기 스페이서막(182)은 상기 제2 트렌치(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 스페이서들(SP)로 분리될 수 있다. 상기 매립 절연막(152L)은 상기 제2 트렌치(T2)에 의해 상기 제2 방향(D2)으로 서로 이격되는 매립 절연 패턴들(152)로 분리될 수 있다.
상기 제2 트렌치(T2)는 복수로 형성될 수 있다. 복수의 상기 제2 트렌치들(T2)은 상기 제2 방향(D2)으로 서로 이격되어 상기 제1 트렌치(T1)를 가로지르도록 형성될 수 있다. 상기 복수의 제2 트렌치들(T2)은 상기 절연 구조체들(IS)의 상기 상면들을 각각 노출할 수 있다. 상기 하부 전극들(EP1)은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인들(CL1) 상에 각각 제공될 수 있다.
상기 하부 전극들(EP1)의 각각은 상기 제1 트렌치(T1)의 상기 내측면들 상의 수직부들(VP), 및 상기 제1 트렌치(T1)의 상기 바닥면(즉, 상기 제1 도전 라인들(CL1) 중 대응하는 도전 라인(CL1)의 상면)을 따라 연장되는 수평부(HP)를 포함할 수 있다. 상기 수직부들(VP)은 상기 수평부(HP)에 의해 서로 연결될 수 있다. 상기 스페이서들(SP)의 각각은 상기 하부 전극들(EP1)의 각각의 상기 수직부들(VP) 사이에 제공될 수 있다. 상기 스페이서들(SP)의 각각은 상기 수직부들(VP)의 서로 마주하는 측벽들 상에 제공될 수 있고, 상기 수평부(HP)의 상면을 따라 연장될 수 있다. 상기 매립 절연 패턴들(152)의 각각은 상기 하부 전극들(EP1)의 각각의 상기 수직부들(VP) 사이에 제공될 수 있고, 상기 스페이서들(SP)의 각각을 사이에 두고 상기 하부 전극들(EP1)의 각각으로부터 이격될 수 있다.
도 14a, 및 도 14b를 참조하면, 상기 제2 트렌치(T2)를 채우는 층간 절연막(156)이 형성될 수 있다. 상기 층간 절연막(156)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 이하에서, 상기 몰드막(154) 및 상기 층간 절연막(156)은 제1 층간 절연막(150)으로 지칭될 수 있다.
상기 하부 전극들(EP1)의 상부들 및 상기 스페이서들(SP)의 상부들이 식각되어 상기 제1 층간 절연막(150) 내에 제2 리세스 영역들(R2)이 형성될 수 있다. 상기 제2 리세스 영역들(R2)은 상기 하부 전극들(EP1)의 상기 수직부들(VP)을 각각 노출할 수 있다. 상기 제2 리세스 영역들(R2)은 상기 제1 층간 절연막(150) 내에 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다.
도 15a, 및 도 15b를 참조하면, 상기 제2 리세스 영역들(R2) 내에 가변 저항 요소들(VR)이 각각 형성될 수 있다. 상기 가변 저항 요소들(VR)의 각각은 대응하는 제2 리세스 영역(R2)의 일부(일 예로, 대응하는 제2 리세스 영역(R2)의 하부)를 채우도록 형성될 수 있다. 상기 제2 리세스 영역들(R2) 내에 중간 전극들(EP2)이 각각 형성될 수 있다. 상기 중간 전극들(EP2)은 상기 가변 저항 요소들(VR)의 각각 상에 형성될 수 있다. 상기 중간 전극들(EP2)의 각각은 상기 대응하는 제2 리세스 영역(R2)의 잔부(일 예로, 상기 대응하는 제2 리세스 영역(R2)의 상부)를 채우도록 형성될 수 있다. 상기 중간 전극들(EP2)을 형성하는 것은, 상기 제1 층간 절연막(150) 상에 상기 제2 리세스 영역들(R2)을 채우는 중간 전극막을 형성하는 것, 및 상기 제1 층간 절연막(150)이 노출될 때까지 상기 중간 전극막을 평탄화하는 것을 포함할 수 있다.
도 4a 및 도 4b를 다시 참조하면, 상기 제1 층간 절연막(150) 상에 선택 요소들(SW)이 형성될 수 있다. 상기 선택 요소들(SW)은 상기 중간 전극들(EP2) 상에 각각 형성될 수 있다. 상부 전극들(EP3)이 상기 선택 요소들(SW) 상에 각각 형성될 수 있다. 상기 제1 층간 절연막(150) 상에, 상기 선택 요소들(SW) 및 상기 상부 전극들(EP3)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 상기 제2 층간 절연막(160)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(160) 상에 제2 도전 라인들(CL2)이 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 도전 라인들(CL1)과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격되도록 형성될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자가 복수의 메모리 셀 스택들을 포함하는 경우, 상기 제1 도전 라인들(CL1), 상기 절연 구조체들(IS), 상기 제2 도전 라인들(CL2), 및 상기 제1 메모리 셀 스택(MCA1)을 형성하기 위한 공정들이 반복적으로 수행될 수 있다.
도 16a는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는, 도 3의 I-I' 및 II-II'에 대응하는 단면도이다. 도 16b는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자를 나타내는, 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 17은 도 16b의 B부분을 확대한 단면도이다. 도 3, 도 4a, 도 4b, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 실시예들에 따른 가변 저항 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해, 차이점을 주로 설명한다.
도 3, 도 16a, 및 도 16b를 참조하면, 상기 기판(100) 상에 상기 제1 도전 라인들(CL1)이 제공될 수 있고, 상기 제1 도전 라인들(CL1) 사이에 상기 제1 절연 패턴(110)이 제공될 수 있다. 상기 제2 절연 패턴(140)이 상기 제1 절연 패턴(110) 상에 제공될 수 있고, 상기 제1 도전 라인들(CL1) 사이에 개재할 수 있다. 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110) 내부로 삽입될 수 있다. 구체적으로, 상기 제1 절연 패턴(110)의 상면은 상기 리세스된 면(110R)을 포함할 수 있고, 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110)의 상기 리세스된 면(110R) 상에 제공될 수 있다. 본 변형예에 따르면, 상기 제2 절연 패턴(140)은 상기 제1 절연 패턴(110)의 상기 리세스된 면(110R)과 직접 접할 수 있고, 상기 제1 도전 라인들(CL1)의 측벽들과 직접 접할 수 있다.
도 5a를 참조하여 설명한 바와 같이, 상기 복수의 제2 절연 패턴들(140)이 상기 제1 절연 패턴(110) 상에 제공될 수 있다. 상기 복수의 제2 절연 패턴들(140)은 상기 제1 절연 패턴(110) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 복수의 제2 절연 패턴들(140)의 각각은 상기 제1 도전 라인들(CL1) 사이에 개재할 수 있고, 상기 제1 절연 패턴(110) 내부로 삽입될 수 있다. 구체적으로, 상기 제1 절연 패턴(110)의 상기 상면은 상기 제1 방향(D1)으로 서로 이격되는 상기 복수의 리세스된 면들(110R)을 포함할 수 있고, 상기 복수의 제2 절연 패턴들(140)은 상기 복수의 리세스된 면들(110R) 상에 각각 제공될 수 있다. 본 변형예에 따르면, 상기 복수의 제2 절연 패턴들(140)은 상기 복수의 리세스된 면들(110R)과 각각 접할 수 있고, 상기 복수의 제2 절연 패턴들(140)의 각각은 상기 제1 도전 라인들(CL1)의 상기 측벽들과 직접 접할 수 있다.
도 17을 참조하면, 일부 실시예들에 따르면, 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140) 중 적어도 하나는 그 내부에 상기 에어 갭(air-gap, 200)을 포함할 수 있다. 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140)의 각각이 상기 에어-갭(200)을 포함하는 경우, 상기 제2 절연 패턴(140)의 상기 에어-갭(200)은 상기 제1 절연 패턴(110)의 상기 에어-갭(200)으로부터 수직적으로 이격될 수 있다.
도 3, 도 16a, 및 도 16b를 다시 참조하면, 본 변형예에 따르면, 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140)이 절연 구조체(IS)로 지칭될 수 있다. 상기 제2 도전 라인들(CL2)이 상기 제1 도전 라인들(CL1) 및 상기 절연 구조체(IS)을 가로지르도록 제공될 수 있다. 본 변형에에 따른 가변 저항 메모리 소자는, 상술한 차이점을 제외하고, 도 3, 도 4a, 도 4b, 도 5a, 및 도 5b를 참조하여 설명한, 본 발명의 실시예들에 따른 가변 저항 메모리 소자와 실질적으로 동일한 구조를 포함할 수 있다.
도 18a 내지 도 20a는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다. 도 18b 내지 도 20b는 본 발명의 실시예들의 일 변형예에 따른 가변 저항 메모리 소자의 제조방법을 나타내는 도면들로, 각각 도 3의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 6, 도 7a 내지 도 15a, 및 도 7b 내지 도 15b를 참조하여 설명한, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법과 차이점을 주로 설명한다.
먼저, 도 6, 도 7a, 및 도 7b를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)이 형성될 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 배열될 수 있다. 상기 몰드막(154)이 상기 기판(100) 상에 형성되어 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)을 덮을 수 있다(S100). 상기 제1 트렌치(T1)가 상기 몰드막(154) 내에 형성되어 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)을 가로지를 수 있다(S200). 상기 제1 트렌치(T1)는 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(110)의 상면들을 노출할 수 있다. 상기 제1 트렌치(T1)를 형성하는 것은, 상기 제1 도전 라인들(CL1)의 상기 상면들이 노출될 때까지 상기 몰드막(154)을 식각하는 것을 포함할 수 있다. 상기 몰드막(154)의 식각 공정에 의해, 상기 제1 트렌치(T1)에 의해 노출되는, 상기 제1 절연 패턴들(110)의 상기 상면들이 리세스될 수 있다. 이에 따라, 상기 제1 절연 패턴들(110)은 리세스된 면들(110R, 즉, 리세스된 상면들)을 각각 가질 수 있고, 상기 제1 도전 라인들(CL1)의 측면들이 노출될 수 있다. 상기 제1 절연 패턴들(110)의 상기 리세스된 면들(110R) 및 상기 제1 도전 라인들(CL1)의 상기 노출된 측면들에 의해 상기 제1 리세스 영역들(R1)이 정의될 수 있다.
도 6, 도 18a, 및 도 18b를 참조하면, 상기 제2 절연막(142)이 상기 몰드막(154) 상에 형성되어 상기 제1 트렌치(T1)의 적어도 일부를 채울 수 있다(S400). 상기 제2 절연막(142)은 상기 제1 트렌치(T1)의 하부 영역을 채울 수 있고, 상기 제1 리세스 영역들(R1)을 채울 수 있다. 상기 제2 절연막(142)은 상기 제1 리세스 영역들(R1)의 내면들(즉, 상기 제1 도전 라인들(CL1)의 상기 노출된 측면들, 및 상기 제1 절연 패턴들(110)의 상기 리세스된 면들(110R))과 직접 접할 수 있다. 본 변형예에 따르면, 상기 제1 트렌치(T1) 내에 상기 제1 및 제2 서브막들(132, 122)을 형성하는 것(도 6의 단계 S300)은 생략될 수 있다.
도 6, 도 19a, 및 도 19b를 참조하면, 상기 제2 절연막(142)을 식각하여 상기 제1 절연 패턴들(110) 상에 제2 절연 패턴들(140)이 각각 형성될 수 있다(S500). 상기 제2 절연 패턴들(140)은 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 제2 절연 패턴들(140)을 형성하는 것은, 일 예로, 상기 몰드막(154)에 대하여 식각 선택성을 갖는 습식 식각 공정을 수행하여 상기 제1 트렌치(T1) 내의 상기 제2 절연막(142)을 제거하는 것을 포함할 수 있다. 상기 습식 식각 공정은, 상기 제1 트렌치(T1)의 상기 내측면 및 상기 바닥면(즉, 상기 제1 도전 라인들(CL1)의 상기 상면들)이 노출될 때까지 수행될 수 있다. 이에 따라, 상기 제2 절연 패턴들(140)이 상기 제1 리세스 영역들(R1) 내에 각각 국소적으로 형성될 수 있다. 상기 제2 절연 패턴들(140)은 상기 제1 리세스 영역들(R1)의 상기 내면들(즉, 상기 제1 도전 라인들(CL1)의 상기 노출된 측면들, 및 상기 제1 절연 패턴들(110)의 상기 리세스된 면들(110R))과 직접 접할 수 있다.
도 6, 도 20a, 및 도 20b를 참조하면, 상기 제1 트렌치(T1)의 내면을 덮는 하부 전극막(180)이 형성될 수 있다(S700). 본 변형예에 따르면, 상기 제1 절연 패턴들(110)의 각각과 상기 제2 절연 패턴들(140)의 각각 사이에, 상기 제1 및 제2 서브 절연 패턴들(130, 120)을 형성하는 것(도 6의 단계 S600)은 생략될 수 있다. 상기 하부 전극막(180)은 상기 제1 트렌치(T1)의 일부를 채우도록 형성될 수 있다. 상기 하부 전극막(180)은, 상기 제1 트렌치(T1)에 의해 노출되는, 상기 제1 도전 라인들(CL1)의 상면들을 덮을 수 있다. 상기 하부 전극막(180)은, 상기 제1 트렌치(T1)에 의해 노출되는, 절연 구조체들(IS)의 상면들을 덮을 수 있다. 본 변형예에 따르면, 상기 절연 구조체들(IS)의 각각은, 서로 인접하는 한 쌍의 제1 도전 라인들(CL1) 사이에 제공되는, 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140)을 포함할 수 있고, 상기 제1 절연 패턴(110) 및 상기 제2 절연 패턴(140)은 서로 접할 수 있다. 상기 스페이서막(182)이 상기 제1 트렌치(T1) 내에 형성되어 상기 제1 트렌치(T1)의 일부를 채울 수 있고, 상기 매립 절연막(152L)이 상기 제1 트렌치(T1)의 잔부를 채우도록 형성될 수 있다.
이 후의 공정은, 도 6, 도 13a 내지 15a, 13b 내지 도 15b, 도 4a, 및 도 4b를 참조하여 설명한, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조방법과 실질적으로 동일하다.
본 발명의 개념에 따르면, 상기 절연 구조체(IS)가 상기 제1 도전 라인들(CL1) 사이에 제공될 수 있고, 상기 절연 구조체(IS)의 상면은 상기 제1 도전 라인들(CL1)의 상면들과 실질적으로 동일한 높이에 위치할 수 있다. 이 경우, 상기 하부 전극들(EP1)을 형성하기 위한 상기 하부 전극막(180)의 상기 패터닝 공정 동안, 상기 절연 구조체(IS)의 상기 상면 상의 상기 하부 전극막(180)의 제거가 용이할 수 있다. 그 결과, 상기 하부 전극들(EP1) 사이의 전기적 단락이 최소화될 수 있다. 따라서, 전기적 특성이 개선된 가변 저항 메모리 소자 및 그 제조방법이 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 CL1: 제1 도전 라인들
IS: 절연 구조체 110: 제1 절연 패턴
120: 제2 서브 절연 패턴 130: 제1 서브 절연 패턴
140: 제2 절연 패턴 150: 제1 층간 절연막
160: 제2 층간 절연막 EP1: 하부 전극
VR: 가변 저항 요소 EP2: 중간 전극
SW: 선택 요소 EP3: 상부 전극
MC1: 제1 메모리 셀 CL2: 제2 도전 라인들

Claims (20)

  1. 제1 방향으로 연장되는 제1 도전 라인들;
    상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 제1 절연 패턴;
    상기 제1 절연 패턴 상의 복수의 제2 절연 패턴들, 상기 복수의 제2 절연 패턴들은 상기 제1 도전 라인들 사이에서 상기 제1 방향으로 서로 이격되고, 상기 제1 절연 패턴의 복수의 리세스들 내에 각각 배치되는 것;
    상기 제1 절연 패턴과 상기 복수의 제2 절연 패턴들 사이의 복수의 서브 절연 패턴들, 상기 복수의 서브 절연 패턴들의 각각은 상기 제1 절연 패턴과 상기 복수의 제2 절연 패턴들의 각각 사이에 개재되고, 상기 복수의 서브 절연 패턴들은 상기 복수의 제2 절연 패턴들과 다른 물질을 포함하는 것;
    상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들; 및
    상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하되,
    상기 복수의 제2 절연 패턴들의 최상부면들은 상기 제1 도전 라인들의 최상부면들과 공면을 이루는 가변 저항 메모리 소자.
  2. 청구항 1에 있어서,
    상기 복수의 서브 절연 패턴들의 각각은 상기 제1 도전 라인들의 각각과 상기 복수의 제2 절연 패턴들의 각각 사이로 연장되는 가변 저항 메모리 소자.
  3. 청구항 2에 있어서,
    상기 복수의 서브 절연 패턴들은 제1 서브 절연 패턴들이고,
    상기 제1 도전 라인들의 각각과 상기 제1 서브 절연 패턴들의 각각 사이에 개재하는 제2 서브 절연 패턴을 더 포함하는 가변 저항 메모리 소자.
  4. 청구항 3에 있어서,
    상기 제2 서브 절연 패턴은 상기 제1 서브 절연 패턴들과 다른 물질을 포함하는 가변 저항 메모리 소자.
  5. 청구항 4에 있어서,
    상기 제2 서브 절연 패턴은 상기 복수의 제2 절연 패턴들과 동일한 물질을 포함하는 가변 저항 메모리 소자.
  6. 청구항 1에 있어서,
    상기 복수의 서브 절연 패턴들은 상기 복수의 제2 절연 패턴들에 대하여 식각 선택성을 갖는 물질을 포함하는 가변 저항 메모리 소자.
  7. 청구항 1에 있어서,
    상기 제1 절연 패턴은 상기 복수의 제2 절연 패턴들과 동일한 물질을 포함하는 가변 저항 메모리 소자.
  8. 청구항 1에 있어서,
    상기 제1 절연 패턴 및 상기 복수의 제2 절연 패턴들 중 적어도 하나는 그 내부에 에어 갭(air gap)을 포함하는 가변 저항 메모리 소자.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 복수의 서브 절연 패턴들의 각각은 상기 복수의 제2 절연 패턴들의 각각의 바닥면과 상기 제1 절연 패턴 사이에 개재되는 가변 저항 메모리 소자.
  11. 청구항 10에 있어서,
    상기 복수의 서브 절연 패턴들의 각각은 상기 복수의 제2 절연 패턴들의 각각의 측면들 상으로 연장되고,
    상기 복수의 서브 절연 패턴들의 각각은 상기 복수의 제2 절연 패턴들의 각각의 상기 측면들과 상기 제1 도전 라인들 사이에 개재되는 가변 저항 메모리 소자.
  12. 청구항 1에 있어서,
    상기 메모리 셀들의 각각은, 상기 제1 도전 라인들 중 대응하는 하나와 상기 제2 도전 라인들 중 대응하는 하나 사이에서 서로 직렬로 연결되는 선택 요소 및 가변 저항 요소를 포함하는 가변 저항 메모리 소자.
  13. 청구항 12에 있어서,
    상기 메모리 셀들은 상기 제1 방향으로 배열되는 한 쌍의 메모리 셀들을 포함하고,
    상기 한 쌍의 메모리 셀들은 하나의 하부 전극을 통하여 상기 제1 도전 라인들 중 대응하는 제1 도전 라인에 공통으로 연결되는 가변 저항 메모리 소자.
  14. 청구항 13에 있어서,
    상기 하부 전극은:
    상기 한 쌍의 메모리 셀들에 각각 연결되는 수직부들; 및
    상기 대응하는 제1 도전 라인 상에서 상기 수직부들을 연결하는 수평부를 포함하는 가변 저항 메모리 소자.
  15. 제1 방향으로 연장되는 제1 도전 라인들;
    상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 절연 구조체;
    상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들; 및
    상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하되,
    상기 절연 구조체는 그 내부에서 수직적으로 서로 이격되는 제1 에어 갭 및 제2 에어 갭을 포함하고,
    상기 절연 구조체는:
    상기 제1 도전 라인들 사이에서 상기 제1 방향으로 연장되는 제1 절연 패턴; 및
    상기 제1 절연 패턴 상에, 그리고 상기 제1 도전 라인들 사이에 배치되는 제2 절연 패턴을 포함하고,
    상기 제1 에어 갭 및 상기 제2 에어 갭은 상기 제1 절연 패턴 및 상기 제2 절연 패턴 내에 각각 있고,
    상기 제2 에어 갭은 상기 제1 절연 패턴의 리세스 내에 배치되는 가변 저항 메모리 소자.
  16. 삭제
  17. 청구항 15에 있어서,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴은 서로 동일한 물질을 포함하는 가변 저항 메모리 소자.
  18. 청구항 15에 있어서,
    상기 절연 구조체는, 상기 제1 절연 패턴 및 상기 제2 절연 패턴 사이의 제1 서브 절연 패턴을 포함하고,
    상기 제1 서브 절연 패턴은 상기 제1 에어 갭과 상기 제2 에어 갭 사이에 개재되는 가변 저항 메모리 소자.
  19. 청구항 18에 있어서,
    상기 제1 서브 절연 패턴은 상기 제1 도전 라인들의 각각과 상기 제2 절연 패턴 사이로 연장되는 가변 저항 메모리 소자.
  20. 청구항 19에 있어서,
    상기 절연 구조체는, 상기 제1 도전 라인들의 각각과 상기 제1 서브 절연 패턴 사이에 개재하는 제2 서브 절연 패턴을 포함하는 가변 저항 메모리 소자.
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