KR102550099B1 - 가변 저항 메모리 소자 - Google Patents
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- 239000000463 material Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 94
- 238000000034 method Methods 0.000 claims description 85
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 82
- 238000004381 surface treatment Methods 0.000 claims description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 229910052734 helium Inorganic materials 0.000 claims description 5
- 239000001307 helium Substances 0.000 claims description 5
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 238000005530 etching Methods 0.000 description 20
- 238000005498 polishing Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 150000002500 ions Chemical class 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- -1 InP Chemical class 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 235000019589 hardness Nutrition 0.000 description 11
- 238000009832 plasma treatment Methods 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 11
- 239000007789 gas Substances 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910004156 TaNx Inorganic materials 0.000 description 3
- 229910010421 TiNx Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000012782 phase change material Substances 0.000 description 3
- 239000011669 selenium Substances 0.000 description 3
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 3
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000005291 magnetic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 230000003685 thermal hair damage Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- 229910017297 AsTeGeSiIn Inorganic materials 0.000 description 1
- 229910017294 AsTeGeSiSbS Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910005901 GeTe-SbTe Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
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- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
가변 저항 메모리 소자는, 기판 상에 제1 도전 라인이 구비된다. 상기 제1 도전 라인 상에, 하부 전극, 가변 저항 패턴 및 중간 전극이 적층되는 적층 구조물들이 구비된다. 상기 제1 도전 라인 상에, 상기 적층 구조물들 사이를 채우는 몰드 패턴을 포함한다. 상기 몰드 패턴의 상부는 표면 처리된 막질을 포함하고, 상기 몰드 패턴의 하부는 표면 처리되지 않은 막질을 포함한다. 상기 가변 저항 메모리 소자는 구조적 안정성 및 높은 신뢰성을 가질 수 있다.
Description
본 발명은 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 크로스 포인트 구조의 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 크로스 포인트 어레이 구조를 갖는 가변 저항 메모리 소자들이 개발되고 있다.
본 발명의 일 과제는 가변 저항 메모리 소자를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자는, 기판 상에 제1 도전 라인이 구비된다. 상기 제1 도전 라인 상에, 하부 전극, 가변 저항 패턴 및 중간 전극이 적층되는 적층 구조물들이 구비된다. 상기 제1 도전 라인 상에, 상기 적층 구조물들 사이를 채우는 몰드 패턴을 포함한다. 상기 몰드 패턴의 상부는 표면 처리된 막질을 포함하고, 상기 몰드 패턴의 하부는 표면 처리되지 않은 막질을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자는, 하부 전극, 가변 저항 패턴 및 중간 전극이 적층되고, U자 형상을 갖는 적층 구조물들이 구비된다. 상기 적층 구조물들의 사이를 채우고, 상부는 표면 처리된 막질을 포함하고, 하부는 표면 처리되지 않은 막질을 포함하는 몰드 패턴이 구비된다. 상기 적층 구조물의 중간 전극 상에 선택 패턴이 구비된다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자는, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인들이 구비된다. 상기 제1 도전 라인들 상에, 하부 전극, 가변 저항 패턴 및 중간 전극이 적층되는 적층 구조물들이 구비된다. 상기 제1 도전 라인들 상에서 상기 적층 구조물들의 제1 방향의 사이를 채우고, 상부는 표면 처리된 막질을 포함하고, 하부는 표면 처리되지 않은 막질을 포함하는 몰드 패턴이 구비된다. 상기 적층 구조물의 중간 전극 상에 각각 선택 패턴들이 구비된다. 상기 선택 패턴들 상에, 상기 기판의 상면에 평행하면서 상기 제1 방향과 수직하는 제2 방향으로 연장되는 제2 도전 라인이 구비된다.
예시적인 실시예들에 따르면, 상기 가변 저항 메모리 소자는 몰드 패턴의 상부 표면이 경화됨으로써, 몰드 패턴 사이에 구비되는 가변 저항 패턴이 목표한 구조를 가질 수 있다. 따라서, 상기 가변 저항 메모리 소자는 구조적 안정성 및 높은 신뢰성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 사시도이다.
도 2는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 일부를 나타내는 사시도이다.
도 3은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 일부를 나타내는 단면도이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 18은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 19는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 21 내지 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 2는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 일부를 나타내는 사시도이다.
도 3은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 일부를 나타내는 단면도이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 18은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 19는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 21 내지 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 사시도이다. 도 2는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 일부를 나타내는 사시도이다. 도 3은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 일부를 나타내는 단면도이다.
도 3은 도 1의 I-I' 부위를 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 가변 저항 메모리 소자는 제1 도전 라인(102a), 가변 저항 메모리 셀 및 제2 도전 라인(136)을 포함할 수 있다. 상기 가변 저항 메모리 소자는 기판(100)상에 형성될 수 있다.
상기 제1 도전 라인(102a)은 상기 기판(100) 상면에 평행하는 제1 방향으로 연장될 수 있고, 상기 제2 도전 라인(136)은 상기 기판(100) 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 제1 및 제2 도전 라인들(102a, 136)은 상기 기판(100) 표면과 수직한 제3 방향으로 서로 이격되도록 배치될 수 있다.
상기 가변 저항 메모리 셀은, 상기 제1 도전 라인(102a) 및 제2 도전 라인(136)의 크로스 포인트에 위치할 수 있다. 상기 가변 저항 메모리 셀은, 상기 제1 도전 라인(102a)의 상부면 및 제2 도전 라인(136)의 저면과 각각 접촉할 수 있다.
상기 기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 또는 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
예시적인 실시예에서, 상기 기판(100) 상에 절연막(도시안됨)이 더 형성될 수 있다. 따라서, 상기 제1 도전 라인(102a)은 상기 절연막 상에 형성될 수 있다.
일부 실시예들에 있어서, 상기 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시안됨)이 기판(100) 상에 형성될 수 있다.
상기 제1 도전 라인(102a)은 구리, 알루미늄, 텅스텐, 코발트, 티타늄, 탄탈륨, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx)등과 같은 금속 또는 금속 질화물을 포함할 수 있다.
상기 가변 저항 메모리 셀은 순차적으로 적층된 하부 전극(110c), 가변 저항 패턴(120c), 중간 전극(122a) 및 선택 패턴(132a)을 포함할 수 있다. 상기 가변 저항 메모리 셀은 상기 제1 도전 라인(102a) 상에 구비되고 필러 형상을 가질 수 있다.
일부 실시예에서, 상기 가변 저항 메모리 셀은 순차적으로 적층된 하부 전극(110c), 가변 저항 패턴(120c), 중간 전극(122a), 선택 패턴(132a) 및 상부 전극(도시안됨)을 포함할 수도 있다.
상기 하부 전극(110c)은 상기 제1 도전 라인(102a)의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 하부 전극(110c)은 제1 방향으로 절단한 단면에서 볼 때 U자 형상을 가질 수 있다. 따라서, U자 형상의 돌출된 기둥 부위는 상기 제2 방향으로 연장될 수 있다. 상기 하부 전극(110c)은 가열 전극으로 제공되어 주울 열(Joule heat)을 발생시킬 수 있다.
상기 하부 전극(110c)은 상기 제1 도전 라인(102a)보다 저항이 큰 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 예를 들면, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 하부 전극(110c) 상에 절연 라이너(112c)가 구비될 수 있다. 상기 절연 라이너(112c)는 U자 형상의 하부 전극(110c)의 내부 표면 상에 컨포멀하게 형성될 수 있다. 따라서, 상기 절연 라이너(112c)는 U자 형상을 가질 수 있다. 상기 절연 라이너(112c)는 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 가변 저항 패턴(120c)은 상기 U자 형상의 하부 전극(110c)의 최상부면 끝부분으로부터 상기 제3 방향으로 돌출되는 형상을 가질 수 있다. 상기 가변 저항 패턴(120c)은 상기 하부 전극(110c)의 서로 마주하는 2개의 최상부면 상에 각각 형성될 수 있다. 각각의 가변 저항 패턴(120c)은 상기 하부 전극(110c) 상에서 상기 제2 방향으로 연장될 수 있다. 따라서, 상기 하부 전극(110c) 및 가변 저항 패턴(120c)의 적층 구조는 상기 제1 방향으로 절단한 단면도에서 보았을 때 U자 형상을 가질 수 있다.
이와같이, 상기 하부 전극(110c) 상에는 2개의 가변 저항 패턴(120c)이 구비될 수 있다. 따라서, 하나의 하부 전극(110c) 상에는 2개의 가변 저항 메모리 셀이 형성될 수 있다.
예시적인 실시예에서, 상기 가변 저항 패턴(120c)의 제1 방향의 폭은 상기 하부 전극(110c)의 제1 방향의 폭보다 넓을 수 있다. 일 예로, 상기 가변 저항 패턴(120c)의 제1 방향 폭은 상기 하부 전극(110c)의 제1 방향 폭 및 상기 절연 라이너(112c)의 제1 방향 폭의 합과 실질적으로 동일할 수 있다.
상기 하부 전극(110c) 및 가변 저항 패턴(120c)의 적층 구조물이 U자 형상을 가짐으로써, 상기 하부 전극(110c) 및 가변 저항 패턴(120c)의 접촉 부위의 면적이 감소될 수 있다. 그러므로, 상기 하부 전극(110c)에서 가변 저항 패턴(120c)로의 열 전달 효율이 향상될 수 있다.
상기 가변 저항 패턴(120c)은 하부 전극(110c)으로부터 전달된 상기 주울 열에 의해 예를 들면, 비정질 상태 및 결정질 상태 사이에서 상전이가 발생할 수 있는 상변화 물질을 포함할 수 있다. 상기 가변 저항 패턴(120c)은 상기 상전이에 의해 저항이 변화할 수 있으며, 상기 가변 저항 메모리 셀이 셋(set) 상태 또는 리셋(reset) 상태가 될 수 있다. 이 경우, 상기 가변 저항 메모리 셀은 상변화 메모리 소자(Phase Change RAM: PRAM)의 메모리 셀로서 제공될 수 있다.
상기 상변화 물질의 예로서, 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 GST 계열의 물질을 들 수 있다. 일부 실시예들에 있어서, 상기 가변 저항 패턴(120c)은 GeTe-SbTe의 반복 적층 구조를 갖는 초격자 구조를 가질 수도 있다. 또한, 상기 가변 저항 패턴(120c)은 In-Sb-Te(IST) 계열 물질, 또는 비스무트(Bi)-Sb-Te(BST) 계열 물질을 포함할 수도 있다.
일부 실시예들에 있어서, 상기 가변 저항 패턴(120c)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 상기 가변 저항 패턴(120c)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 소자는 자기 저항 메모리 소자(Magnetic RAM: MRAM)의 메모리 셀로서 제공될 수 있다.
일부 실시예들에 있어서, 가변 저항 패턴(120c)은 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등과 같은 페로브스카이트(perovskite) 계열의 물질, 또는 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등과 같은 전이 금속 산화물을 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 소자는 저항 변화 메모리 소자(Resistive Random Access Memory: ReRAM)의 메모리 셀로서 제공될 수 있다.
상기 각각의 가변 저항 패턴(120c) 상에는 중간 전극(122a)이 구비될 수 있다. 상기 중간 전극(122a)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 따라서, 상기 하부 전극(110c), 가변 저항 패턴(120c) 및 중간 전극(122a)이 적층되는 제1 적층 구조물은 상기 제1 방향으로 절단한 단면도에서 보았을 때 U자 형상을 가질 수 있다.
상기 중간 전극(122a)은 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 예를 들면, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등을 포함할 수 있다.
상기 제1 적층 구조물은 상기 제1 도전 라인(102a) 상에 복수개가 구비될 수 있다. 또한, 상기 제1 적층 구조물들은 상기 제1 방향 및 제2 방향으로 나란하게 배치될 수 있다.
상기 제1 적층 구조물의 상기 제1 방향으로 외측벽들 사이에 제1 몰드 패턴(106)이 구비될 수 있다. 상기 제1 몰드 패턴(106)은 실리콘 질화물을 포함할 수 있다. U자 형상의 상기 제1 적층 구조물의 내부 공간을 채우는 제2 몰드 패턴(116)이 구비될 수 있다. 상기 제2 몰드 패턴(116)은 실리콘 질화물을 포함할 수 있다.
상기 제1 적층 구조물, 상기 제1 및 제2 몰드 패턴들(106, 116)이 병합된 구조물은 상기 제1 도전 라인(102a) 상에 위치하고, 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 몰드 패턴(106) 및 제2 몰드 패턴(116)의 상부는 표면 처리된 막질을 포함하고, 상기 제1 몰드 패턴(106) 및 제2 몰드 패턴(116)의 하부는 표면 처리되지 않은 막질을 포함할 수 있다. 따라서, 상기 제1 몰드 패턴(106)의 상부 및 하부에 위치하는 막질은 서로 다른 경도(hardness)를 가질 수 있다. 또한, 상기 제2 몰드 패턴(116)의 상부 및 하부에 위치하는 막질은 서로 다른 경도를 가질 수 있다. 즉, 상기 제1 및 제2 몰드 패턴들(106, 116)의 상부의 막질은 상기 제1 및 제2 몰드 패턴들(106, 116)의 하부의 막질보다 높은 경도를 가질 수 있다.
예를들어, 상기 제1 및 제2 몰드 패턴들(106, 116)의 상부에는 표면 처리된 제1 실리콘 질화물(106a, 115a)을 포함하고, 상기 제1 및 제2 몰드 패턴들(106, 116)의 하부에는 표면 처리되지 않은 제2 실리콘 질화물(106b, 115b)이 포함될 수 있다. 상기 제1 실리콘 질화물(106a, 115a)은 상기 제2 실리콘 질화물(106b, 115b)보다 높은 경도를 가질 수 있다.
또한, 상기 제1 실리콘 질화물(106a, 115a)은 상기 제2 실리콘 질화물(106b, 115b)에 비해 높은 연마 선택비 또는 연마 내성을 가질 수 있다. 예를들어, 상기 제1 실리콘 질화물(106a, 115a)은 가변 저항막을 연마하는 공정에서 거의 제거되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 몰드 패턴들(106, 116)의 상부는 저온 플라즈마에 처리에 의해 개질된 제1 실리콘 질화물(106a)을 포함하고, 상기 제1 및 제2 몰드 패턴들(106, 116)의 하부는 저온 플라즈마 처리가 되지 않은 제2 실리콘 질화물(106b, 115b)을 포함할 수 있다. 일 예로, 상기 제1 실리콘 질화물(106a, 115a)은 상기 제2 실리콘 질화물(106b, 116b)에 비해 결함 및 댕글링 본드가 작을 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a) 내에는 상기 플라즈마 처리에 사용되는 가스들이 더 포함될 수 있다. 따라서, 상기 제1 실리콘 질화물(106a, 115a)의 성분을 분석하면, 상기 제1 실리콘 질화물(106a, 115a) 내에서 상기 플라즈마 처리에 사용되는 가스들의 성분의 피크치가 검출될 수 있다. 상기 플라즈마 처리에 사용되는 가스는 아르곤, 수소, 핼륨 등을 포함할 수 있다.
일부 실시예에서, 상기 제1 및 제2 몰드 패턴들(106, 116)의 상부는 이온의 도핑에 의해 개질된 제1 실리콘 질화물(106a, 115a)을 포함하고, 상기 제1 및 제2 몰드 패턴들(106, 116)의 하부는 이온이 도핑되지 않는 제2 실리콘 질화물(106b, 115b)을 포함할 수 있다.
일부 실시예에서, 상기 제1 실리콘 질화물(106a, 115a) 내에는 상기 도핑 공정에서 도핑되는 이온들이 더 포함될 수 있다. 따라서, 상기 제1 실리콘 질화물(106a, 115a)의 성분을 분석하면, 상기 제1 실리콘 질화물(106a, 115a) 내에서 상기 도핑되는 이온의 성분들의 피크치가 검출될 수 있다. 상기 플라즈마 처리에 사용되는 이온은 실리콘 이온을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 가변 저항막을 연마하는 공정에서 모두 제거되지 않을 정도의 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 상기 제1 및 제2 몰드 패턴들(106, 116)의 상부면으로부터 하방으로 100Å 내지 400 Å의 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 상기 하부 전극(110c)의 최상부면보다는 높게 위치할 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 상기 중간 전극(122a) 측벽의 적어도 일부와 대향할 수 있다. 일부 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 상기 중간 전극(122a) 측벽 및 가변 저항 패턴(120c) 측벽의 적어도 일부와 대향할 수 있다.
상기 가변 저항 패턴(120c)의 제1 측벽은 상기 제1 몰드 패턴(106)과 접촉하고, 상기 가변 저항 패턴(120c)에서 상기 제1 측벽과 마주하는 제2 측벽은 상기 제2 몰드 패턴(116)의 측벽과 접촉할 수 있다. 상기 제1 몰드 패턴(106)의 일측벽, 제2 몰드 패턴(116)의 일측벽과 하부 전극(110c) 및 절연 라이너(112c)의 최상부면에 의해, 상기 제2 방향을 길이 방향으로 하는 리세스가 정의될 수 있다. 상기 가변 저항 패턴(120c) 및 중간 전극(122a)은 상기 리세스 내부에 위치할 수 있다.
상기 제1 도전 라인들(102a)의 제2 방향의 사이 및 상기 제1 적층 구조물, 제1 및 제2 몰드 패턴들(106, 116)이 병합된 구조물들의 상기 제2 방향의 사이에는 매립 절연막(130)이 구비될 수 있다. 상기 매립 절연막(130)은 기판(100) 상에 형성되고, 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 매립 절연막(130)은 예를들어 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 매립 절연막(130)은 저온 플라즈마 처리 또는 이온의 도핑 공정이 수행되지 않은 막일 수 있다.
상기 제1 적층 구조물, 제1 및 제2 몰드 패턴들(106, 116) 및 매립 절연막(130)의 상부면들은 평탄하고, 실질적으로 동일 평면 상에 위치할 수 있다.
상기 선택 패턴(132a)은 상기 중간 전극(122a)의 상면과 접촉할 수 있다. 상기 선택 패턴(132a)은 필러 형상을 가질 수 있다. 상기 선택 패턴(132a)은 스위치 역할을 할 수 있다.
예시적인 실시예들에 따르면, 상기 선택 패턴(132a)은 칼코게나이드 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다. 일 실시예에 있어서, 선택 패턴(132a)은 비소(As)를 포함하며, 실리콘(Si), 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te), 셀레늄(Se), 인듐(In) 또는 주석(Sn) 중에서 적어도 2 이상을 포함하는 화합물을 포함할 수 있다. 일 실시예에 있어서 선택 패턴(132a)은 Se를 포함하며, As, Si, Ge, Sb, Te, In 또는 Sn 중에서 적어도 2 이상을 포함하는 화합물을 포함할 수 있다.
일 실시예에 있어서, 선택 패턴(132a)은 AsTeGeSiIn와 같은 5원계 화합물, AsTeGeSiSbS와 같은 6원계 화합물을 포함할 수 있다. 일 실시예에 있어서, 선택 패턴(132a)은 탄소(C), 붕소(B), 산소(O), 질소(N), 황(S) 및/또는 P과 같은 도펀트를 더 포함할 수도 있다.
상기 선택 패턴(132a)의 제2 방향의 사이를 채우는 제1 절연 패턴(도 16 참조, 134a)이 구비될 수 있다. 상기 제1 절연 패턴(134a)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 선택 패턴(132a) 및 제1 절연 패턴(134a)이 병합된 구조는 상기 제2 방향으로 연장될 수 있다.
상기 제2 도전 라인(136)은 상기 선택 패턴(132a) 및 상기 제1 절연 패턴(134a) 상에 적층될 수 있다. 상기 제2 도전 라인(136)은 구리, 알루미늄, 텅스텐, 코발트, 티타늄, 탄탈륨, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx)등과 같은 금속 또는 금속 질화물을 포함할 수 있다.
상기 선택 패턴(132a) 및 제1 절연 패턴(134a)이 병합된 구조 및 제2 도전 라인은 순차적으로 적층되고, 상기 제2 방향으로 연장될 수 있다. 상기 제2 도전 라인 사이를 채우면서 상기 제2 도전 라인(136) 상에 제2 절연막(140)이 구비될 수 있다. 상기 제2 절연막(140)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 절연 패턴(134a) 및 제2 절연막(140)은 실질적으로 동일한 물질을 포함할 수 있다.
설명한 것과 같이, 상기 제1 도전 라인(102a) 및 제2 도전 라인(136)의 크로스 포인트에 가변 저항 메모리 셀들이 구비되는 가변 저항 메모리 소자를 제공할 수 있다.
도 4 내지 도 17은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 4를 참조하면, 기판(100) 상에 제1 도전막(102) 및 제1 몰드막(104)을 형성한다.
상기 제1 도전막(102) 및 제1 몰드막(104)은 예를 들면, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
상기 제1 도전막(102)은 예를들어, 구리, 알루미늄, 텅스텐, 코발트, 티타늄, 탄탈륨, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx)등과 같은 금속 또는 금속 질화물을 포함할 수 있다. 상기 제1 몰드막(104)은 예를 들면, 실리콘 질화물을 포함할 수 있다.
상기 제1 몰드막(104)은 하부 전극, 가변 저항 패턴 및 중간 전극이 형성되기 위한 부위가 될 수 있다. 따라서, 상기 제1 몰드막(104)은 상기 하부 전극, 가변 저항 패턴 및 중간 전극을 포함하는 제1 적층 구조물의 높이와 동일하거나 상기 제1 적층 구조물의 높이보다 더 높게 형성될 수 있다.
도 5를 참조하면, 상기 제1 몰드막(104)을 부분적으로 식각하여 상기 제2 방향으로 연장되는 제1 예비 몰드 패턴들(104a)을 형성할 수 있다.
상기 제1 예비 몰드 패턴들(104a) 사이에는 상기 제2 방향으로 연장되는 제1 트렌치(108)가 형성될 수 있다. 상기 제1 트렌치(108)의 저면에는 제1 도전막(102)이 노출될 수 있다.
도 6을 참조하면, 상기 제1 트렌치(108)의 표면 및 제1 예비 몰드 패턴(104a)의 상부면을 따라 컨포멀하게 하부 전극막(110) 및 절연 라이너막(112)을 형성한다. 상기 절연 라이너막(112) 상에 상기 제1 트렌치(108)의 내부를 완전하게 채우는 제2 몰드막(114)을 형성한다.
상기 하부 전극막(110), 절연 라이너막(112) 및 제2 몰드막(114)은 예를들어, 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
상기 하부 전극막(110)은 상기 제1 도전막(102)보다 저항이 큰 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 예를 들면, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등을 포함할 수 있다.
상기 절연 라이너막(112)은 예를 들면, 실리콘 산화물을 포함할 수 있다. 상기 제2 몰드막(114)은 예를 들면, 실리콘 질화물을 포함할 수 있다. 즉, 상기 제1 예비 몰드 패턴(104a) 및 제2 몰드막(114)은 동일한 절연 물질을 포함할 수 있다.
도 7을 참조하면, 상기 제1 예비 몰드 패턴(104a)의 상부면이 노출되도록 상기 제2 몰드막(114), 절연 라이너막(112) 및 하부 전극막(110)을 평탄화한다. 따라서, 상기 제1 트렌치(108) 내부에 제2 예비 몰드 패턴(114a), 제1 예비 절연 라이너(112a) 및 제1 예비 하부 전극(110a)을 각각 형성할 수 있다.
상기 평탄화 공정은 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 포함할 수 있다. 상기 평탄화 공정을 수행하면, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a), 제1 예비 절연 라이너(112a) 및 제1 예비 하부 전극(110a)의 상부면이 노출될 수 있다.
도 8을 참조하면, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부에 위치하는 막질을 경화시키기 위한 표면 처리 공정을 수행한다.
예를들어, 상기 표면 처리 공정에 의해 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부는 개질된 제1 실리콘 질화물(106a, 115a)을 포함하고, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 하부는 표면 처리되지 않은 제2 실리콘 질화물(106b, 115b)을 포함할 수 있다. 상기 표면 처리 공정에 의해 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부는 막의 결함이 치유되거나 또는 막 내의 댕글링 본드가 제거될 수 있다. 따라서, 상기 제1 실리콘 질화물(106a, 115a)은 상기 제2 실리콘 질화물(106b, 115b)에 비해 높은 경도를 가질 수 있다. 또한, 상기 제1 실리콘 질화물(106a, 115a)은 상기 제2 실리콘 질화물(106b, 115b)에 비해 높은 연마 선택비 및 식각 선택비를 가질 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 후속의 가변 저항막을 연마하는 공정에서 모두 소모되지 않고 형상이 유지될 수 있을 정도의 두께를 가질 수 있다. 또한, 상기 제1 실리콘 질화물(106a, 115a)은 후속의 제1 예비 절연 라이너(112a)를 일부 제거하는 공정에서도 모두 제거되지 않고 남아있을 정도의 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부면으로부터 하방으로 100Å 내지 400Å의 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제1 실리콘 질화물(106a, 115a)은 후속 공정에서 형성되는 하부 전극의 최상부면보다는 높게 위치할 수 있다.
예시적인 실시예에서, 상기 표면 처리 공정은 저온 플라즈마 공정 또는 이온 도핑 공정을 포함할 수 있다. 상기 표면 처리 공정은 하부에 형성되는 소자나 막에 대하여 열적 손상이 가해지지 않을 정도의 온도에서 수행될 수 있다.
예를들어, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a), 제1 예비 절연 라이너(112a) 및 제1 예비 하부 전극(110a)의 상부면에 대해 저온 플라즈마 공정을 수행할 수 있다.
상기 저온 플라즈마 공정은 100℃ 내지 300℃의 온도하에서 수행할 수 있다. 상기 저온 플라즈마 공정에서, 아르곤, 수소, 핼륨 등의 가스를 사용할 수 있다. 상기 저온 플라즈마 공정을 수행하면, 상기 제1 및 제2 예비 몰드 패턴(104a, 114a)의 상부에는 상기 제1 실리콘 질화물(106a, 115a) 이 형성될 수 있다. 또한, 상기 제1 실리콘 질화물(106a, 115a) 내에는 상기 플라즈마 처리에 사용되는 가스, 예를들어, 아르곤, 수소 또는 핼륨 가스가 더 포함될 수 있다.
다른 예로, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a), 제1 예비 절연 라이너(112a) 및 제1 예비 하부 전극(110a)의 상부면에 대해 이온 도핑 공정을 수행할 수 있다. 상기 도핑 공정은 100℃ 내지 300℃의 온도하에서 수행할 수 있다. 상기 도핑 공정에서 예를들어, 실리콘 이온을 도핑할 수 있다.
상기 도핑 공정을 수행하면, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부에는 상기 제1 실리콘 질화물(106a, 115a)이 형성되고, 상기 제1 실리콘 질화물(106a, 115a) 내에는 상기 도핑 공정에서 사용되는 이온, 예를들어, 실리콘 이온이 더 포함될 수 있다.
도 9를 참조하면, 상기 제1 예비 하부 전극(110a)의 상부를 식각하고, 상기 제1 예비 절연 라이너(112a)의 상부를 식각하여 제2 예비 하부 전극(110b) 및 제2 예비 절연 라이너(112b)를 형성한다. 따라서, 상기 제1 예비 하부 전극(110a) 및 제1 예비 절연 라이너(112a)의 식각된 부위에 상기 제2 방향으로 연장되는 리세스(117)를 형성할 수 있다. 상기 리세스(117)는 상기 제1 예비 몰드 패턴(104a)의 일 측벽, 제2 예비 몰드 패턴(114a)의 일 측벽 및 상기 제2 예비 하부 전극(110b) 및 제2 예비 절연 라이너(112b)의 상부면에 의해 정의될 수 있다.
상기 리세스(117)는 상기 제1 예비 하부 전극(110a) 및 상기 제1 예비 절연 라이너(112a)의 일부를 제거하여 형성되기 때문에, 상기 리세스(117)의 제1 방향의 폭은 상기 제1 예비 하부 전극(110a)의 제1 방향의 폭보다 더 넓을 수 있다. 또한, 상기 리세스(117)의 제1 방향의 폭은 상기 제1 예비 하부 전극(110a)의 제1 방향의 폭 및 상기 제1 예비 절연 라이너(112a)의 제1 방향의 폭의 합과 실질적으로 동일할 수 있다.
상기 제1 예비 하부 전극(110a)의 상부를 식각하는 공정 및 상기 제1 예비 절연 라이너(112a)의 상부를 식각하는 공정은 각각 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정은 예를들어, 습식 식각을 포함할 수 있다. 상기 제1 예비 하부 전극(110a)은 제1 식각액을 사용하여 습식 식각할 수 있고, 상기 제1 예비 절연 라이너(112a)는 제1 식각액과 다른 제2 식각액을 사용하여 습식 식각할 수 있다.
상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부에는 높은 식각 내성 또는 식각 선택비를 갖는 제1 실리콘 질화물(106a)이 포함된다. 그러므로, 상기 식각 공정에서 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부가 손상되거나 제거되는 등의 문제가 감소될 수 있다.
상기 제2 예비 하부 전극(110b) 및 제2 예비 절연 라이너(112b)는 상기 제1 방향으로 절단한 단면도에서 U자 형상을 가질 수 있다.
예시적인 실시예에서, 상기 리세스(117)는 후속 공정을 통해 가변 저항 패턴 및 중간 전극을 형성하기 위한 부위가 될 수 있다. 따라서, 상기 리세스(117)의 저면은 후속 공정에서 형성되는 하부 전극 및 절연 라이너의 최상부면과 동일할 수 있다. 예시적인 실시예에서, 상기 리세스(117)의 저면은 상기 제1 실리콘 질화물(106a)의 저면 부위보다 낮게 위치할 수 있다.
도 10을 참조하면, 상기 리세스(117) 내부를 채우면서 상기 제1 및 제2 예비 몰드 패턴들(104a, 114) 상에 가변 저항막(120)을 형성한다. 상기 가변 저항막(120)은 예를들어, GST 계열, IST 계열 또는 BST 계열 물질과 같은 상변화 물질을 포함할 수 있다. 상기 가변 저항막은 CVD 또는 ALD 공정을 통해 형성할 수 있다.
도 11을 참조하면, 상기 가변 저항막(120)을 상기 제1 예비 몰드 패턴(104a) 및 제2 예비 몰드 패턴들(114a)의 상부면이 노출되도록 평탄화한다. 따라서, 상기 리세스(117) 내부에 제1 예비 가변 저항 패턴(120a)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
상기 제1 예비 가변 저항 패턴(120a)은 상기 제2 예비 하부 전극(110b)의 최상부면으로부터 상기 제3 방향으로 돌출되고, 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 예비 하부 전극(110b) 및 제1 예비 가변 저항 패턴(120a)의 적층 구조는 U자 형상을 가질 수 있다.
상기 제1 예비 몰드 패턴(104a) 및 제2 예비 몰드 패턴(114a)의 상부 표면은 높은 연마 선택비 또는 연마 내성을 가지므로, 상기 연마 공정에서 상기 제1 예비 몰드 패턴(104a) 및 제2 예비 몰드 패턴들(114a)의 손상이나 소모가 감소될 수 있다. 따라서, 목표한 구조를 갖는 제1 예비 가변 저항 패턴(120a)을 형성할 수 있다.
도 12를 참조하면, 상기 제1 예비 가변 저항 패턴(120a)의 상부를 일부 제거하여 제2 예비 가변 저항 패턴(120b)을 형성한다. 따라서, 상기 제2 예비 가변 저항 패턴(120b) 상에는 제2 리세스가 형성될 수 있다. 상기 제거 공정은 예를들어, 에치백 공정을 포함할 수 있다. 상기 제2 리세스는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 리세스 내부를 채우면서 상기 제1 예비 몰드 패턴(104a) 및 제2 예비 몰드 패턴(114a) 상에 중간 전극막을 형성한다. 상기 제1 예비 몰드 패턴 및 제2 예비 몰드 패턴의 상부면이 노출되도록 상기 중간 전극막을 평탄화한다. 따라서, 상기 제2 리세스 내부에 예비 중간 전극(122)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
상기 제1 예비 몰드 패턴(104a) 및 제2 예비 몰드 패턴(114a)의 상부 표면이 높은 연마 내성 또는 연마 선택비를 가지므로, 상기 연마 공정에서 상기 제1 예비 몰드 패턴(104a) 및 제2 예비 몰드 패턴(114a)의 손상이나 소모가 감소될 수 있다. 따라서, 목표한 구조를 갖는 예비 중간 전극(122)을 형성할 수 있다.
도 13을 참조하면, 상기 제1 예비 몰드 패턴(104a), 제2 예비 몰드 패턴(114a), 예비 중간 전극(122), 제2 예비 가변 저항 패턴(120b), 제2 예비 하부 전극(110b), 제2 예비 절연 라이너(112b) 및 제1 도전막(102)의 일부를 식각함으로써, 상기 제1 방향으로 연장되는 제2 트렌치(126)를 형성한다. 따라서, 상기 제2 트렌치(126)의 양 측에는 제1 도전 라인(102a), 하부 전극(110c), 절연 라이너(112c), 가변 저항 패턴(120c), 중간 전극(122a), 제1 몰드 패턴(106) 및 제2 몰드 패턴(116)이 포함되는 구조물이 형성될 수 있다. 상기 구조물은 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 도전 라인(102a)은 상기 제1 방향으로 연장될 수 있다.
상기 제1 도전 라인(102a) 상에 하부 전극(110c), 가변 저항 패턴(120c) 및 중간 전극(122a)을 포함하는 제1 적층 구조물이 형성될 수 있다. 상기 하부 전극(110c) 상에는 상기 절연 라이너(112c)가 구비될 수 있다. 상기 제1 적층 구조물의 내부 공간을 채우는 제2 몰드 패턴(116)이 형성될 수 있다. 또한, 상기 제1 도전 라인(102a) 상에서, 상기 제1 적층 구조물 및 제2 몰드 패턴(116)을 포함하는 구조물의 제1 방향의 측벽 상에 상기 제1 몰드 패턴(106)이 형성될 수 있다.
상기 하부 전극(110c)은 상기 제1 방향으로 절단한 단면에서 보았을 때 U자 형상을 갖고, 상기 가변 저항 패턴(120c) 및 중간 전극(122a)은 상기 하부 전극(110c)의 최상부면 상에 형성될 수 있다. 따라서, 상기 하부 전극(110c), 가변 저항 패턴(120c) 및 중간 전극(122a)을 포함하는 제1 적층 구조물은 U자 형상을 가질 수 있다.
도 14를 참조하면, 상기 제2 트렌치(126) 내부를 채우면서 상기 제1 및 제2 몰드 패턴들(106, 116) 및 중간 전극(122a) 상에 절연막을 형성한다. 이 후, 상기 제1 및 제2 몰드 패턴들(106, 116)의 상부면이 노출되도록 상기 절연막을 평탄화한다. 따라서, 상기 제2 트렌치(126) 내부를 채우는 매립 절연막(130)을 형성할 수 있다.
상기 매립 절연막(130)은 기판(100) 상에 형성되고, 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 매립 절연막(130)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 매립 절연막(130)에는 표면처리 공정 예를들어, 저온 플라즈마 처리 공정, 이온의 도핑 공정 등이 수행되지 않을 수 있다.
도 15를 참조하면, 상기 제1 및 제2 몰드 패턴들(106, 116), 매립 절연막(130) 및 중간 전극(122a) 상에 선택 물질막을 형성한다. 상기 선택 물질막을 패터닝함으로써 상기 제1 방향으로 연장되는 예비 선택 패턴들(132)을 형성한다. 상기 예비 선택 패턴(132)은 상기 중간 전극(122a)의 상부면과 접촉할 수 있다.
상기 예비 선택 패턴들(132) 사이에는 상기 제1 방향으로 연장되는 제3 트렌치가 형성될 수 있다.
상기 제3 트렌치 내부를 채우는 제1 절연막을 형성하고, 상기 예비 선택 패턴(132) 상부면이 노출되도록 상기 제1 절연막을 평탄화함으로써 제1 예비 절연 패턴(134)을 형성할 수 있다. 상기 제1 예비 절연 패턴(134)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
일부 실시예에서, 상기 선택 물질막 상에 상부 전극막을 더 형성할 수 있다. 예를들어, 상기 상부 전극막은 C, CN, TiCN, TaCN 등과 같이 탄소가 함유된 도전 물질을 포함할 수 있다. 이 경우, 후속 공정에서 형성되는 가변 저항 메모리 소자는 선택 패턴 및 제2 도전 라인 사이에 상부 전극이 더 포함될 수 있다.
도 16을 참조하면, 상기 예비 선택 패턴(132) 및 제1 예비 절연 패턴(134) 상에 제2 도전막을 형성할 수 있다. 상기 제2 도전막 상에 제2 방향으로 연장되는 식각 마스크들을 형성하고, 상기 식각 마스크를 사용하여 상기 제2 도전막을 식각한다. 따라서, 상기 제2 방향으로 연장되는 제2 도전 라인(136)을 형성할 수 있다.
계속하여, 상기 식각 마스크들을 사용하여 상기 예비 선택 패턴(132) 및 제1 예비 절연 패턴(134)을 식각함으로써 선택 패턴(132a) 및 제1 절연 패턴(134a)을 형성한다. 상기 선택 패턴(132a)은 상기 중간 전극(122a)과 직접 접촉하는 필러 형상을 가질 수 있다.
상기 식각 공정을 수행하면, 상기 제2 도전 라인들(136) 사이에 제4 트렌치(138)가 형성될 수 있다. 상기 제4 트렌치(138)는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
도 17을 참조하면, 상기 제4 트렌치(138)를 채우면서 상기 제2 도전 라인(136) 상에 제2 절연막(140)을 형성한다. 상기 제2 절연막(140)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
상기 공정을 수행함으로써, 상기 제1 도전 라인(102a) 및 제2 도전 라인(136)의 크로스 포인트에 가변 저항 메모리 셀들이 구비되는 가변 저항 메모리 소자를 제조할 수 있다. 상기 가변 저항 메모리 셀은 하부 전극(110c), 가변 저항 패턴(120c), 중간 전극(122a) 및 선택 패턴(132a)을 포함할 수 있다. 상기 하부 전극(110c)은 상기 제1 방향으로 절단한 단면도에서 볼 때 U자 형상을 가질 수 있고, 상기 하부 전극(110c)에서 서로 마주하는 2개의 최상부면 상에 각각 상기 가변 저항 패턴(120c), 중간 전극(122a) 및 선택 패턴(132a)이 구비될 수 있다. 따라서, 상기 하부 전극(110c) 상에는 2개의 가변 저항 메모리 셀이 구현될 수 있다.
도 18은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도들이다.
이하에서 설명하는 제조 방법은 상기 제1 및 제2 예비 몰드 패턴들의 상부에 위치하는 막질을 경화시키기 위한 표면 처리 공정의 순서를 제외하고는 도 4 내지 도 17을 참조로 설명한 것과 동일할 수 있다.
먼저 도 4 내지 7을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 도 7에 도시된 것과 같이, 제1 및 제2 예비 몰드 패턴들(104a, 114a), 제1 예비 절연 라이너(112a) 및 제1 예비 하부 전극(110a)을 형성할 수 있다. 이 후, 도 9를 참조로 설명한 것과 같이, 상기 제1 예비 하부 전극(110a)의 상부를 식각하고, 상기 제1 예비 절연 라이너(112a)의 상부를 식각하여 제2 예비 하부 전극(110b) 및 제2 예비 절연 라이너(112b)를 형성한다. 따라서, 상기 제1 예비 하부 전극(110a) 및 제1 예비 절연 라이너(112a)의 식각된 부위에 상기 제2 방향으로 연장되는 리세스(117)를 형성할 수 있다.
이 후, 도 8을 참조로 설명한 것과 같이, 상기 제1 및 제2 예비 몰드 패턴들(104a, 114a)의 상부에 위치하는 막질을 경화시키기 위한 표면 처리 공정을 수행한다. 즉, 상기 리세스(117)를 형성한 후에 상기 표면 처리 공정이 수행될 수 있다.
계속하여, 도 10 내지 도 17을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 17에 도시된 것과 같은 가변 저항 메모리 소자를 제조할 수 있다.
도 19는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 19에서는 2층 구조의 크로스-포인트 셀 어레이 구조를 도시하고 있으나, 상기 가변 저항 메모리 소자는 3층 이상의 적층 구조를 가질 수도 있다.
도 19를 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 상에 상기 제3 방향으로 서로 이격되게 배치되는 제1 도전 라인(102a), 제2 도전 라인(136), 제3 도전 라인(202a) 및 제4 도전 라인(236)을 포함할 수 있다.
상기 제1 도전 라인(102a) 및 제2 도전 라인(136)은 서로 교차할 수 있다. 상기 제3 도전 라인(202a) 및 제4 도전 라인(236)은 서로 교차할 수 있다. 상기 제1 및 제2 도전 라인들(102a, 136)의 크로스 포인트에는 제1 메모리 셀이 배치되며, 제3 도전 라인(202a) 및 제4 도전 라인(236)의 크로스 포인트에는 제2 메모리 셀이 배치될 수 있다.
상기 제1 및 제2 도전 라인들(102a, 136)과 상기 제1 메모리 셀들이 포함되는 1층의 메모리 셀 어레이는 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일한 구조를 가질 수 있다.
또한, 상기 제3 및 제4 도전 라인들(202a, 236)과 상기 제2 메모리 셀들이 포함되는 2층의 메모리 셀 어레이는 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일한 구조를 가질 수 있다.
즉, 상기 가변 저항 메모리 소자는 동일한 구조의 메모리 셀 어레이들이 상기 제3 방향으로 반복 적층될 수 있다.
도 19에 도시된 가변 저항 메모리 소자를 제조하는 방법을 간단히 설명한다.
먼저, 도 4 내지 도 17을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여, 기판 상에 1층의 메모리 셀 어레이를 형성할 수 있다.
또한, 상기 1층의 메모리 셀 어레이 상에, 도 4 내지 도 17을 참조로 설명한 것과 동일한 공정들을 한번 더 수행하여, 상기 제2 절연막 상에 2층의 메모리 셀 어레이를 형성할 수 있다.
상기 2층의 메모리 셀 어레이를 형성하는 공정에서 기 형성된 1층의 메모리 셀 어레이에 포함되는 제1 메모리 셀들이 손상되거나 특성이 변하지 않아야 한다. 예를들어, 상기 2층의 메모리 셀 어레이에 포함되는 제1 및 제2 예비 몰드 패턴들을 표면 처리할 때 하부의 제1 메모리 셀들이 손상되지 않아야 한다.
예시적인 실시예에서, 상기 표면 처리 공정은 100℃ 내지 300℃의 온도하에서 수행되는 저온 플라즈마 공정 또는 이온 도핑 공정을 포함할 수 있다. 상기 공정 온도에서는 하부의 제1 메모리 셀들에 열적 손상이 거의 발생되지 않을 수 있다. 따라서, 상기 2층 또는 다층의 메모리 셀 어레이들이 적층되는 구조의 저항 메모리 소자를 제조하는 공정에서 상기 표면 처리 공정을 적용할 수 있다.
도 20은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 20을 참조하면, 가변 저항 메모리 소자는 제1 도전 라인(302), 가변 저항 메모리 셀 및 제2 도전 라인(322)을 포함할 수 있다. 상기 가변 저항 메모리 소자는 기판(300) 상에 형성될 수 있다.
상기 제1 도전 라인(302) 및 제2 도전 라인(322)은 상기 제3 방향으로 이격되면서 서로 직교하고, 상기 가변 저항 메모리 셀은, 상기 제1 도전 라인(302) 및 제2 도전 라인(322)의 크로스 포인트에 위치할 수 있다. 상기 가변 저항 메모리 셀은, 상기 제1 도전 라인(302)의 상부면 및 제2 도전 라인(322)의 저면과 각각 접촉할 수 있다. 상기 제1 도전 라인(302)은 상기 제1 방향으로 연장되고, 상기 제2 도전 라인(302)은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예에서, 상기 가변 저항 메모리 셀은 순차적으로 적층된 하부 전극(304a), 가변 저항 패턴(314a), 중간 전극(316) 및 선택 패턴(320)을 포함할 수 있다. 일부 실시예에서, 상기 선택 패턴(320) 상에 상부 전극이 더 포함될 수도 있다. 상기 가변 저항 메모리 셀은 필러 형상을 가질 수 있다.
상기 제1 도전 라인(302), 가변 저항 패턴(314a) 및 중간 전극(316) 사이에는 몰드 패턴(308)이 구비될 수 있다.
상기 가변 저항 패턴(314a) 및 중간 전극(316)의 적층 구조물을 둘러싸는 스페이서(312)가 구비될 수 있다. 상기 스페이서(312)는 상기 가변 저항 패턴(314a) 및 중간 전극(316)의 적층 구조물과 상기 몰드 패턴(308)의 사이에 위치할 수 있다. 상기 스페이서(312)는 예를 들면, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
상기 스페이서(312)에 의해 가변 저항 패턴(314a)의 폭이 감소될 수 있다. 상기 가변 저항 패턴(314a)의 하부폭은 그 아래에 위치하는 하부 전극(304a)의 폭보다 작을 수 있다. 따라서, 상기 가변 저항 패턴(314a) 및 하부 전극(304a)이 접촉하는 접촉면이 감소되고, 상기 하부 전극(304a)에서 가변 저항 패턴(314a)로의 열 전달 효율이 향상될 수 있다.
상기 몰드 패턴(308)의 상부면은 상기 중간 전극(316)의 상부면과 동일한 평면 상에 위치할 수 있다.
상기 몰드 패턴(308)의 상부는 표면 처리된 막질을 포함하고, 상기 몰드 패턴(308)의 하부는 표면 처리되지 않은 막질을 포함할 수 있다. 따라서, 상기 몰드 패턴(308)의 상부 및 하부에 위치하는 막질은 서로 다른 경도를 가질 수 있다. 즉, 상기 몰드 패턴(308)의 상부의 막질은 상기 몰드 패턴(308)의 하부의 막질보다 높은 경도를 가질 수 있다.
예시적인 실시예에서, 상기 몰드 패턴(308)의 상부는 표면 처리에 의해 개질된 제1 실리콘 질화물(310a)을 포함하고, 상기 몰드 패턴(308)의 하부는 표면 처리가 되지 않은 제2 실리콘 질화물(310b)을 포함할 수 있다.
예시적인 실시예에서, 상기 표면 처리는 저온 플라즈마 처리 공정 또는 이온 도핑 공정을 포함할 수 있다. 상기 제1 실리콘 질화물(310a)은 상기 제2 실리콘 질화물(310b)보다 높은 경도를 가질 수 있다.
일 예로, 상기 제1 실리콘 질화물(310a) 내에는 상기 플라즈마 처리에 사용되는 가스들이 더 포함될 수 있다. 따라서, 상기 제1 실리콘 질화물(310a)의 성분을 분석하면, 상기 제1 실리콘 질화물(310a) 내에서 상기 플라즈마 처리에 사용되는 가스들의 성분의 피크치가 검출될 수 있다. 상기 플라즈마 처리에 사용되는 가스는 아르곤, 수소, 핼륨 등을 포함할 수 있다.
일부 실시예에서, 상기 제1 실리콘 질화물(310a) 내에는 상기 도핑 공정에서 도핑되는 이온들이 더 포함될 수 있다. 따라서, 상기 제1 실리콘 질화물(310a)의 성분을 분석하면, 상기 제1 실리콘 질화물(310a) 내에서 상기 도핑되는 이온의 성분들의 피크치가 검출될 수 있다. 상기 플라즈마 처리에 사용되는 이온은 실리콘 이온을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(310a)은 상기 중간 전극(316) 측벽의 적어도 일부와 대향할 수 있다. 일부 실시예에서, 상기 제1 실리콘 질화물(310a)은 상기 중간 전극(316) 측벽 및 가변 저항 패턴(314a)측벽의 적어도 일부와 대향할 수 있다.
상기 선택 패턴(320)은 상기 중간 전극(316) 상에 적층될 수 있다. 상기 선택 패턴(320)의 제2 방향의 사이에는 제1 절연 패턴(도시안됨)이 구비될 수 있다. 상기 제1 절연 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또한, 상기 제2 도전 라인(322)은 상기 선택 패턴(320) 및 제1 절연 패턴 상에 구비될 수 있다.
상기 몰드 패턴(308) 상에 상기 제2 도전 라인들(322) 사이를 채우는 제2 절연막(324)이 구비될 수 있다. 상기 제2 절연막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 절연 패턴 및 제2 절연막은 동일한 절연 물질을 포함할 수 있다.
도시하지는 않았지만, 크로스 포인트 셀 어레이 구조가 복층의 구조로 적층될 수 있다.
예를들어, 상기 제2 도전 라인 상에 상기 제3 방향으로 이격되면서 상기 제1 방향과 연장되는 제3 도전 라인이 더 포함되고, 상기 제2 도전 라인 및 제3 도전 라인의 크로스 포인트에 가변 저항 메모리 셀이 더 포함될 수 있다. 또한, 하부에 형성된 것과 동일하게 몰드 패턴이 구비될 수 있다. 상기 제2 도전 라인은 하부 셀 어레이 구조와 상부 셀 어레이 구조에 공통으로 사용될 수 있다.
도 21 내지 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 21을 참조하면, 기판(300) 상에 순차적으로 제1 도전막(302), 하부 전극막(304) 및 희생막(306)을 형성한다.
상기 희생막(306)은 가변 저항 패턴 및 중간 전극이 형성되기 위한 부위가 될 수 있다. 따라서, 적어도 상기 가변 저항 패턴 및 중간 전극의 적층 구조물의 높이보다 높게 형성될 수 있다.
상기 희생막(306)은 예를 들면, 실리콘 산화물과 같은 산화물을 사용하여 ALD 공정 또는 CVD 공정을 통해 형성될 수 있다.
도 22를 참조하면, 상기 희생막(306), 하부 전극막(304) 및 제1 도전막(302)을 부분적으로 식각하여, 기판(300) 상에 순차적으로 적층되는 제1 도전 라인(302a), 하부 전극(304a) 및 희생 패턴(306a)을 형성한다. 또한, 상기 제1 도전 라인(302a), 하부 전극(304a) 및 희생 패턴(306a)들 사이에는 몰드 패턴(308)이 형성될 수 있다.
구체적으로, 상기 희생막(306) 상에 상기 제1 방향으로 연장되는 라인 형상을 갖는 식각 마스크를 형성한다. 상기 식각 마스크를 이용하여 상기 희생막(306), 하부 전극막(304) 및 제1 도전막(302)을 식각함으로써 상기 제1 방향으로 연장되는 예비 구조물을 형성할 수 있다. 상기 식각 공정에 의해, 상기 제1 방향으로 연장되는 제1 도전 라인(302a)이 형성될 수 있다. 또한, 예비 구조물들의 사이에는 상기 제1 방향으로 연장되는 제1 트렌치가 형성될 수 있다.
상기 제1 트렌치 내부를 매립하는 몰드막을 형성한다. 상기 몰드막은 실리콘 질화물을 포함할 수 있다. 상기 희생막의 상부면이 노출되도록 상기 몰드막을 평탄화한다. 따라서, 상기 제1 트렌치 내부에 제1 예비 몰드 패턴을 형성할 수 있다.
계속하여, 상기 희생막(306), 하부 전극막(304) 및 상기 제1 예비 몰드 패턴을 상기 제2 방향을 따라 식각하여 제2 트렌치를 형성할 수 있다. 이에 따라, 제1 도전 라인(302a) 상에 순차적으로 하부 전극(304a) 및 희생 패턴(306a)이 적층된 필러 형상의 적층 구조물들이 형성될 수 있다.
상기 제2 트렌치 내부를 매립하는 몰드막을 형성한다. 상기 몰드막은 실리콘 질화물을 포함할 수 있다. 상기 희생막의 상부면이 노출되도록 상기 몰드막을 평탄화한다. 따라서, 상기 제2 트렌치 내부에 제2 예비 몰드 패턴을 형성할 수 있다. 상기 제1 및 제2 예비 몰드 패턴은 병합되어 몰드 패턴(308)으로 제공될 수 있다. 상기 몰드 패턴(308)은 상기 필러 형상의 적층 구조물들 사이를 채울 수 있다.
도 23을 참조하면, 상기 몰드 패턴(308)의 상부에 위치하는 막질을 경화시키기 위한 표면 처리 공정을 수행한다.
예를들어, 상기 표면 처리 공정에 의해 상기 몰드 패턴(308)의 상부는 개질된 제1 실리콘 질화물(310a)을 포함하고, 상기 몰드 패턴의 하부는 표면 처리되지 않은 제2 실리콘 질화물(310b)을 포함할 수 있다.
상기 몰드 패턴(308)의 상부는 상기 몰드 패턴(308)의 하부보다 높은 경도를 가질 수 있다. 따라서, 상기 몰드 패턴(308)의 상부는 상기 몰드 패턴(308)의 하부에 비해 높은 식각 선택비 및 연마 선택비를 가질 수 있다. 그러므로, 상기 몰드 패턴(308)은 후속의 세정, 식각 또는 연마 공정을 수행할 때 표면의 손상이 감소될 수 있다.
예시적인 실시예에서, 상기 표면 처리 공정은 저온 플라즈마 공정 또는 이온 도핑 공정을 포함할 수 있다. 상기 표면 처리 공정은 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 24를 참조하면, 상기 희생 패턴(306a)의 상부를 제거함으로써 상기 몰드 패턴(308)을 관통하여 상기 하부 전극(304a)을 노출하는 제1 홀(311)을 형성한다. 상기 제거 공정은 등방성 식각 공정을 포함할 수 있다. 상기 제1 홀(311)의 측벽에는 몰드 패턴(308)이 노출될 수 있다.
상기 제1 홀(311)의 측벽 및 몰드 패턴(308) 상에 컨포멀하게 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화물, 실리콘 산 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 스페이서막을 이방성 식각함으로써, 상기 제1 홀(311)의 측벽 상에 스페이서(312)를 형성한다.
도 25를 참조하면, 상기 제1 홀(311)의 내부를 채우면서 상기 몰드 패턴(308) 상에 가변 저항막을 형성한다. 상기 몰드 패턴(308)의 상부면이 노출되도록 상기 가변 저항막을 평탄화한다. 따라서, 상기 제1 홀(311) 내부에 예비 가변 저항 패턴(314)을 형성할 수 있다.
상기 몰드 패턴(308)의 상부 표면은 높은 연마 선택비 또는 연마 내성을 가지므로, 상기 연마 공정에서 상기 몰드 패턴(308)의 손상 및 소모가 감소될 수 있다.
도 26을 참조하면, 상기 예비 가변 저항 패턴(314)의 상부를 일부 제거하여 가변 저항 패턴(314a)을 형성한다. 따라서, 상기 가변 저항 패턴(314a) 상에는 리세스가 형성될 수 있다. 상기 제거 공정은 에치백 공정을 포함할 수 있다.
상기 리세스 내부를 채우면서 상기 몰드 패턴(308) 상에 중간 전극막을 형성한다. 상기 몰드 패턴(308)의 상부면이 노출되도록 상기 중간 전극막을 평탄화한다. 따라서, 상기 리세스 내부에 중간 전극(316)을 형성할 수 있다.
상기 몰드 패턴(308)의 상부 표면이 높은 연마 내성을 가지므로, 상기 연마 공정에서 상기 몰드 패턴(308)의 손상 및 소모가 감소될 수 있다. 따라서, 목표한 중간 전극(316) 및 가변 저항 패턴(314a)을 형성할 수 있다.
도 27을 참조하면, 상기 가변 저항 패턴(314a)과 몰드 패턴(308) 상에 선택 물질막을 형성한다. 상기 선택 물질막을 패터닝함으로써 상기 제1 방향으로 연장되는 예비 선택 패턴들을 형성한다. 상기 예비 선택 패턴들 사이를 채우는 제1 예비 절연 패턴을 형성한다. 상기 제1 예비 절연 패턴은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 선택 물질막 상에 상부 전극막을 더 형성할 수도 있다.
이 후, 상기 예비 선택 패턴 및 제1 예비 절연 패턴 상에 제2 도전막을 형성한다. 상기 제2 도전막 상에 제2 방향으로 연장되는 식각 마스크들을 형성하고, 상기 식각 마스크를 사용하여 상기 제2 도전막을 식각한다. 따라서, 상기 제2 방향으로 연장되는 제2 도전 라인(322)을 형성할 수 있다.
계속하여, 상기 식각 마스크들을 사용하여 상기 예비 선택 패턴 및 제1 예비 절연 패턴을 식각함으로써 선택 패턴(320) 및 제1 절연 패턴(도시안됨)을 형성한다. 상기 선택 패턴(320)은 상기 중간 전극(316)과 직접 접촉하는 필러 형상을 가질 수 있다.
이 후, 상기 제2 도전 라인들(322) 사이에 제2 절연막(324)을 형성한다. 상기 제2 절연막(324)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
상기 공정을 수행함으로써, 상기 제1 도전 라인 및 제2 도전 라인의 크로스 포인트에 가변 저항 메모리 셀이 구비되는 가변 저항 메모리 소자를 제조할 수 있다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
이하에서 설명하는 가변 저항 메모리 소자는 가변 저항 메모리 셀의 적층 순서가 도 20에 도시된 가변 저항 메모리 소자와 다를 수 있다.
도 28을 참조하면, 가변 저항 메모리 소자는 제1 도전 라인(302), 가변 저항 메모리 셀 및 제2 도전 라인(322)을 포함할 수 있다.
상기 가변 저항 메모리 셀은 순차적으로 적층된 하부 전극(304a), 선택 패턴(320), 중간 전극(350), 가변 저항 패턴(314a) 및 상부 전극(354)이 포함될 수 있다. 상기 가변 저항 패턴(314a) 및 상부 전극(354)의 적층 구조물의 측벽에는 스페이서(312)가 구비될 수 있다.
상기 하부 전극(304a), 선택 패턴(320), 중간 전극(350)의 적층 구조물들 사이에는 하부 절연 패턴(352)이 구비될 수 있다. 상기 하부 절연 패턴(352)상에, 상기 스페이서(312)가 형성된 적층 구조물들 사이를 채우는 몰드 패턴(308)이 구비된다.
상기 몰드 패턴(308)의 상부는 표면 처리된 막질을 포함하고, 상기 몰드 패턴(308)의 하부는 표면 처리되지 않은 막질을 포함할 수 있다. 따라서, 상기 몰드 패턴(308)의 상부 및 하부에 위치하는 막질은 서로 다른 경도를 가질 수 있다. 즉, 상기 몰드 패턴(308)의 상부의 막질은 상기 몰드 패턴(308)의 하부의 막질보다 높은 경도를 가질 수 있다.
예를들어, 상기 표면 처리 공정에 의해 상기 몰드 패턴(308)의 상부는 개질된 제1 실리콘 질화물(310a)을 포함하고, 상기 몰드 패턴의 하부는 표면 처리되지 않은 제2 실리콘 질화물(310b)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 실리콘 질화물(310a)은 상기 가변 저항 패턴(314A) 상에 구비되는 상기 상부 전극(354) 측벽의 적어도 일부와 대향할 수 있다. 일부 실시예에서, 상기 제1 실리콘 질화물(310a)은 상기 상부 전극(354) 측벽 및 가변 저항 패턴(314a) 측벽의 적어도 일부와 대향할 수 있다.
상기 반도체 소자를 제조하기 위하여, 상기 제1 도전 라인(302), 하부 전극(304a), 선택 패턴(320), 중간 전극(350)을 패터닝 공정을 통해 형성하고, 이들 사이를 채우는 하부 절연 패턴(352)을 형성한다. 이 후, 다마신 공정을 통해 상기 가변 저항 패턴(314a) 및 상부 전극(354)을 형성할 수 있다. 이 때, 상기 몰드 패턴(308), 스페이서(312), 가변 저항 패턴(314a) 및 상부 전극(354)을 형성하는 공정은 도 22 내지 도 26과 실질적으로 동일할 수 있다. 이 후, 상기 상부 전극(354) 상에 제2 도전 라인(322) 및 제2 절연막(324)을 형성할 수 있다.
전술한 반도체 소자는 고집적도를 갖는 가변 저항 메모리 소자에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102a : 제1 도전 라인
106 : 제1 몰드 패턴 116 : 제2 몰드 패턴
110c : 하부 전극 120c : 가변 저항 패턴
122a : 중간 전극 130 : 매립 절연막
132a : 선택 패턴 134a : 제1 절연 패턴
136 : 제2 도전 라인 140 : 제2 절연막
106 : 제1 몰드 패턴 116 : 제2 몰드 패턴
110c : 하부 전극 120c : 가변 저항 패턴
122a : 중간 전극 130 : 매립 절연막
132a : 선택 패턴 134a : 제1 절연 패턴
136 : 제2 도전 라인 140 : 제2 절연막
Claims (10)
- 기판 상에 구비되는 제1 도전 라인;
상기 제1 도전 라인 상에 구비되고, 하부 전극, 가변 저항 패턴 및 중간 전극이 적층되는 적층 구조물들; 및
상기 제1 도전 라인 상에 구비되고, 상기 적층 구조물들 사이를 채우는 몰드 패턴을 포함하고,
상기 몰드 패턴의 상부는 표면 처리된 막질을 포함하고, 상기 몰드 패턴의 하부는 표면 처리되지 않은 막질을 포함하고,
상기 몰드 패턴의 최상부면은 상기 중간 전극의 최상부면과 동일 평면 상에 위치하고,
상기 몰드 패턴의 상부는 상기 몰드 패턴의 하부보다 높은 경도를 갖고,
상기 몰드 패턴 상부의 표면 처리된 막질의 저면은 상기 가변 저항 패턴의 저면보다 높게 위치하는 가변 저항 메모리 소자. - 제1항에 있어서, 상기 하부 전극은 U자 형상을 갖고, 상기 가변 저항 패턴 및 중간 전극은 상기 하부 전극의 서로 마주하는 2개의 최상부면 상에 각각 적층되는 구조를 갖는 가변 저항 메모리 소자.
- 제1항에 있어서, 상기 가변 저항 패턴 및 중간 전극은 상기 하부 전극의 상부면 및 몰드 패턴의 측벽에 의해 정의되는 리세스 내부에 위치하는 가변 저항 메모리 소자.
- 삭제
- 제1항에 있어서, 상기 몰드 패턴의 상부는 제1 실리콘 질화물을 포함하고, 상기 몰드 패턴의 하부는 제2 실리콘 질화물을 포함하고, 상기 제1 실리콘 질화물은 상기 제2 실리콘 질화물보다 높은 경도를 갖는 가변 저항 메모리 소자.
- 삭제
- 제1항에 있어서, 상기 몰드 패턴의 상부는 적어도 상기 중간 전극의 측벽과 대향하는 가변 저항 메모리 소자.
- 제1항에 있어서, 상기 몰드 패턴의 상부의 막질에는 표면 처리에서 사용되는 아르곤, 수소, 핼륨 또는 실리콘의 성분이 더 포함되는 가변 저항 메모리 소자.
- 제1항에 있어서,
상기 적층 구조물의 중간 전극 상에 구비되는 선택 패턴 및
상기 선택 패턴 상에 구비되고, 상기 제1 도전 라인과 직교하는 방향으로 연장되는 제2 도전 라인을 더 포함하는 가변 저항 메모리 소자. - 하부 전극, 가변 저항 패턴 및 중간 전극이 적층되고, U자 형상을 갖는 적층 구조물들;
상기 적층 구조물들의 사이를 채우고, 상부는 표면 처리된 막질을 포함하고, 하부는 표면 처리되지 않은 막질을 포함하는 몰드 패턴; 및
상기 적층 구조물의 중간 전극 상에 구비되는 선택 패턴을 포함하고,
상기 몰드 패턴의 최상부면은 상기 중간 전극의 최상부면과 동일 평면 상에 위치하고,
상기 몰드 패턴의 상부는 상기 몰드 패턴의 하부보다 높은 경도를 갖고,
상기 몰드 패턴 상부의 표면 처리된 막질의 저면은 상기 가변 저항 패턴의 저면보다 높게 위치하는 가변 저항 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180098297A KR102550099B1 (ko) | 2018-08-23 | 2018-08-23 | 가변 저항 메모리 소자 |
| US16/359,146 US10692933B2 (en) | 2018-08-23 | 2019-03-20 | Variable resistance memory device |
| CN201910739568.8A CN110858600A (zh) | 2018-08-23 | 2019-08-12 | 可变电阻存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180098297A KR102550099B1 (ko) | 2018-08-23 | 2018-08-23 | 가변 저항 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200022567A KR20200022567A (ko) | 2020-03-04 |
| KR102550099B1 true KR102550099B1 (ko) | 2023-06-30 |
Family
ID=69586376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180098297A KR102550099B1 (ko) | 2018-08-23 | 2018-08-23 | 가변 저항 메모리 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10692933B2 (ko) |
| KR (1) | KR102550099B1 (ko) |
| CN (1) | CN110858600A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102672267B1 (ko) * | 2023-01-19 | 2024-06-03 | 삼육대학교산학협력단 | 가변 저항 메모리 소자 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479816B1 (ko) | 1997-11-26 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US7411208B2 (en) | 2004-05-27 | 2008-08-12 | Samsung Electronics Co., Ltd. | Phase-change memory device having a barrier layer and manufacturing method |
| JP5474272B2 (ja) | 2005-03-15 | 2014-04-16 | ピーエスフォー ルクスコ エスエイアールエル | メモリ装置及びその製造方法 |
| KR20100041139A (ko) | 2008-10-13 | 2010-04-22 | 삼성전자주식회사 | 상변화 물질이 3개 이상의 병렬 구조를 가짐으로써, 하나의메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀 형성방법 |
| KR101674057B1 (ko) | 2010-04-01 | 2016-11-08 | 삼성전자 주식회사 | 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법 |
| KR101907972B1 (ko) * | 2011-10-31 | 2018-10-17 | 주식회사 원익아이피에스 | 기판처리장치 및 방법 |
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| JP6742165B2 (ja) | 2016-06-14 | 2020-08-19 | 東京エレクトロン株式会社 | 窒化珪素膜の処理方法および窒化珪素膜の形成方法 |
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| KR102365684B1 (ko) * | 2017-06-27 | 2022-02-21 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
| KR102368428B1 (ko) * | 2017-06-29 | 2022-03-02 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조방법 |
| KR102494574B1 (ko) * | 2017-09-12 | 2023-02-03 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
2018
- 2018-08-23 KR KR1020180098297A patent/KR102550099B1/ko active IP Right Grant
-
2019
- 2019-03-20 US US16/359,146 patent/US10692933B2/en active Active
- 2019-08-12 CN CN201910739568.8A patent/CN110858600A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN110858600A (zh) | 2020-03-03 |
| US10692933B2 (en) | 2020-06-23 |
| KR20200022567A (ko) | 2020-03-04 |
| US20200066799A1 (en) | 2020-02-27 |
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