KR100479816B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 금속배선 및 금속콘택의 평탄화시 또는 패턴형성(damascene) 공정을 이용하여 금속배선 콘택을 평탄화하는 방법에 있어서 층간절연막을 두껍게 형성한 다음 불순물 이온이 도핑된 절연막을 형성하고 후속공정의 CMP공정을 진행함으로써 종래의 CMP공정 진행시 발생하는 층간절연막의 금속오염으로 인한 금속콘택의 누설전류 증가, 금속 콘택의 디싱현상, 웨이퍼 가장자리에 과도연마로 인해 후속공정 진행 시 발생되는 금속배선의 EM특성 악화 및 전기적 저항 문제를 해결할 수 있으므로 웨이퍼 모든 다이의 금속 콘택의 전기적 특성을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 제조방법{MANUFACTURING METHOD OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선 및 금속배선 콘택의 평탄화 시 또는 패턴형성(damascene) 공정을 이용하여 금속배선 콘택을 평탄화하는 방법에 있어서 층간절연막을 두껍게 형성한 다음 불순물 이온이 도핑된 절연막을 형성하고 후속공정의 CMP공정을 진행함으로써 웨이퍼 모든 다이의 금속 콘택의 전기적 특성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체소자는 하부의 도전 배선으로는 가공성이 우수한 다결정실리콘층을 사용하고, 소자의 동작 속도 지연이나 전압 강하를 방지하기 위하여 전원선등으로는 금속배선을 사용하게 된다.
또한, 집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 패턴닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 하반부에 진행하게 되는 금속배선 공정에서는 나칭이나 단선등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
현재, 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되어 단차피복성이 우수한 비.피.에스.지(Boro Phospho Silicate Glass; 이하 BPSG라 칭함)나 테오스(Tetra etchyl orthor silicate; 이하 TEOS라 칭함) 산화막등을 평탄화막으로 널리 사용하고 있다.
그러나, 상기의 평탄화막들은 우수한 유동성에도 뷸구하고 평탄화의 정도에 한계가 있으며, 불순물이 다량으로 포함되어 있어 또다른 문제점을 갖고 있다.
또한, 256M DRAM 이상의 초고집적 소자에서는 평탄화막의 표면을 연마제를 사용하여 기계적으로 갈아내는 씨.엠.피(chemical mechanical polishing; 이하 CMP라 칭함) 방법이 연구되고 있다.
그러나 상기와 같은 CMP 공정은 기계적인 한계 때문에 평탄화의 균일성이 떨어지는 문제점이 있다.
도 1a 및 도 1b 그리고 도 2a 및 도 2b 는 종래 기술에 따른 반도체 소자의 공정단면도이다.
먼저, 반도체 기판상에 소정의 하부 구조, 예를 들어 소자분리를 위한 소자분리 산화막과 게이트전극 및 소오스/드레인 전극을 구비하는 모스 전계효과 트랜지스터와 비트선 및 캐패시터등을 순차적으로 형성한 후, 상기 구조의 전표면에 층간 절연막(1)을 형성한다.
그 다음, 상기 층간절연막(1)상에 감광막패턴을 형성한 다음 감광막패턴을 마스크로 이용하여 콘택으로 예정된 부분을 식각하여 콘택홀(3)을 형성한 다음, 전표면에 확산방지막(5) 및 금속배선(7)을 형성한 후 CMP공정을 진행한다.
상기와 같은 종래 기술에 따르면, 도 1a 및 도 1b 에 도시된 바와 같이 금속콘택의 CMP공정을 진행하게 되면 금속콘택의 디싱(dishing, 9)을 발생시켜 후속공정의 금속배선 형성시 금속의 결정성장을 불균일하게 하여 이.엠(electron migration) 특성을 악화시키는 결과를 초래하며, 층간절연막 상부에 남아있는 금속성 입자(11)들은 후속공정의 열처리공정에 의해 층간절연막 내부로 확산되면서 금속콘택의 누설전류를 증가시킨다.
또한, CMP 공정의 고유 특성인 웨이퍼 가장자리가 웨이퍼 중심부에 비해 많이 연마되는 센타 딕(center thick)현상으로 인해 웨이퍼 가장자리 다이의 콘택용 금속의 과도연마를 발생시켜 전기적 저항을 저하시키는 문제점이 발생된다.
그리고, 도 2a 및 도 2b 에 도시된 바와 같이 금속배선 라인의 디싱현상(9)을 발생시킴으로서 얇은 두께의 금속배선을 형성시켜 금속배선의 전기적 저항을 높이는 결과를 초래하며, 층간절연막 상부에 남아있는 금속성 입자들은 후속 공정의 열처리 공정에 의해 층간절연막 내부로 확산되면서 금속 콘택 및 금속배선의 누설전류를 증가시키게 된다.
따라서, 금속 저항은 금속배선의 길이에 비례하고 표면적에 반비례함으로 금속배선의 표면적이 작아지면 저항이 증가하는 결과를 발생시켜 소자의 전기적 특성을 저하시키는 문제점이 있다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 CMP공정을 이용하여 금속배선 콘택을 형성하는 방법에 있어서 층간절연막을 두껍게 형성한 다음 식각선택비를 갖는 불순물 이온이 도핑된 절연막을 형성하여 후속공정의 CMP공정을 진행함으로써 모든 다이에 균일한 크기의 금속콘택을 형성할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명의 또 다른 목적은 패턴형성(damascene) 공정을 이용하여 금속배선 콘택을 형성하는 방법에 있어서 층간절연막을 두껍게 형성한 후 식각선택비를 갖는 불순물 이온이 도핑된 절연막을 형성하고 대칭되는 계단형태의 콘택홀을 형성한 다음 후속공정의 CMP공정을 진행함으로써 모든 다이에 균일한 크기의 금속콘택을 형성할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따르면,
반도체 소자의 금속배선 콘택을 평탄화하는 방법에 있어서;
소정의 하부구조물을 구비하는 반도체 기판 상부에 층간절연막을 형성하는 공정과, 상기 층간절연막 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 상기 절연막 상부에 콘택으로 예정된 부분을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 절연막 및 층간절연막을 식각하여 콘택을 형성하는 공정과, 상기 구조의 전표면에 확산방지막을 형성하고 상기 확산방지막을 열처리하는 공정과, 상기 콘택홀을 메우는 금속배선을 형성하는 공정과, 상기 층간절연막이 노출될 때까지 CMP공정을 실시하여 금속 오염물질을 제거하는 공정을 포함한다.
또 다른 본 발명의 실시예에 따르면,
패턴형성(damascene) 공정을 이용하여 금속배선 콘택을 평탄화하는 방법에 있어서;
소정의 하부구조물을 구비하는 반도체 기판 상부에 층간절연막을 형성하는 공정과, 상기 층간절연막 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 상기 제 절연막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 콘택으로 예정된 부분을 식각하여 대칭된 계단형태의 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 확산방지막을 형성하고 열처리하는 공정과, 상기 콘택홀을 메우는 금속배선을 형성하는 공정과, 상기 절연막이 노출될 때까지 CMP공정을 실시하여 금속 오염물질을 제거하는 공정을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 일시예에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 3a 내지 도 3e 는 본 발명의 일실시예에 따른 반도체 소자의 제조공정도이다.
도 3a를 참조하면, 반도체 기판(30)상에 소정의 하부 구조, 예를들어 소자분리를 위한 소자분리 산화막과 게이트전극 및 소오스/드레인전극을 구비하는 모스 전계효과 트랜지스터와 비트선 및 캐패시터등을 순차적으로 형성한 후, 상기 구조의 전표면에 층간절연막(32)을 형성한다.
이 때, 상기 층간절연막(32)은 비.피.에스.지(BoroPhosphoSilicateGlass 이하, BPSG), 피.에스.지(PhosphoSilicateGlass 이하, PSG), SiOF, 엠.티.오(Middle temperature oxide 이하, MTO), O3-TEOS, HDP-산화막 중의 어느 하나로 형성되며, 3000 ∼ 20000Å 두께로 형성한다.
그 다음에, 상기 구조의 전표면에 불순물이 도핑된 절연막(34)을 형성한다.
상기 절연막(34)은 이온 도핑되어 식각속도가 빠른 산화막으로 형성되며, 불순물 이온은 As, Sb, Ag, N, H, F, Ge, Zr 중의 어느 한 원자로 이루어지고, 상기 불순물 에너지는 5 ∼ 50 KeV 이며, 불순물 농도는 1×1010 ∼ 1×1020 도즈량으로 형성된다.
도 3b를 참조하면, 상기 절연막(34) 상부에 감광막을 도포하여 감광막패턴(36)을 형성하고 이를 마스크로 이용하여 사진식각공정에 의해 콘택으로 예정된 부분을 식각하여 콘택홀(38)을 형성한다.
이 때, 상기 감광막의 두께는 0.6 ∼ 5μm 이고, 노광장비는 I-라인, G-라인, DUV, E-beam, X-ray 노출시스템 중의 어느 하나를 이용하며, 식각공정은 습식식각, 건식식각, 반응성 이온식각법 중의 어느 하나를 이용하여 실시함으로써 후속공정의 금속배선 콘택 공간을 확보한다.
도 3c를 참조하면, 상기 구조의 전표면에 확산방지막(40)을 형성하고 열처리 공정을 실시한다.
여기서, 상기 확산방지막(40)은 TiN막 또는 Ti/TiN막으로 스퍼터법 또는 CVD법으로 100 ∼ 800Å 두께로 형성하고, 열처리시의 온도는 300 ∼ 1300℃ 에서 실시한다.
다음, 상기 콘택홀(38)을 메우는 금속배선(42)을 형성한다.
이 때, 상기 금속배선(42)은 W, Cu 및 Al 중의 하나로 형성되며, 스퍼터법 또는 CVD법에 의해 3000 ∼ 10000Å 두께로 형성한다.
도 3d 및 도 3e 참조하면, 상기 절연막(34)이 노출될 때까지 CMP공정을 실시하여 상기 절연막(34) 표면에 남아 있는 금속 오염물질(35)을 제거함으로써 웨이퍼 표면에 균일한 크기의 금속 콘택을 형성할 수 있어 소자의 전기적 특성을 향상시키게 된다.
도 4a 내지 도 4e 는 본 발명의 다른 실시예에 따른 반도체 소자의 제조공정도로서, 패턴형성(damascene) 공정의 예이다.
도 4a를 참조하면, 반도체 기판(60)상에 소정의 하부 구조물(미도시)을 형성한 다음 층간절연막(62)을 형성한다.
이 때, 상기 층간절연막(62)은 BPSG, PSG, SiOF, MTO, O3-TEOS 및 HDP-산화막 중의 어느 하나로 형성되며, 3000 ∼ 20000Å 두께로 형성한다.
그 다음에, 상기 구조의 전표면에 불순물이 도핑된 절연막(64)을 형성한다.
상기 절연막(64)은 이온도핑되어 식각속도가 빠른 산화막으로 형성되며, 불순물 이온은 As, Sb, Ag, N, H, F, Ge 및 Zr 중의 어느 한 원자로 이루어지고, 상기 불순물 에너지는 5 ∼ 50 KeV 이며, 불순물 농도는 1×1010 ∼ 1×1020 도즈량으로 형성된다.
도 4b를 참조하면, 상기 절연막(64) 상부에 감광막을 도포하여 감광막패턴(66)을 형성하고 이를 마스크로 이용하여 사진식각공정에 의해 콘택으로 예정된 부분을 식각한 다음, 재차 식각하여 콘택홀(68)을 형성한다.
여기서, 상기 콘택홀(68)은 대칭되는 계단형태의 구조이다.
이 때, 상기 감광막의 두께는 0.6 ∼ 5μm 이고, 노광장비는 I-라인, G-라인, DUV, E-beam 및 X-ray 노출시스템 중의 어느 하나를 이용하며, 식각공정은 습식식각, 건식식각, 반응성 이온식각법 중의 어느 하나를 이용하여 실시함으로써 후속공정의 금속배선 콘택 공간을 확보한다.
도 4c를 참조하면, 상기 구조의 전표면에 확산방지막(70)을 형성하고 열처리 공정을 실시한다.
여기서, 상기 확산방지막(70)은 TiN막 또는 Ti/TiN막으로 스퍼터법 또는 CVD법으로 100 ∼ 800Å 두께로 형성하고, 열처리시의 온도는 300 ∼ 1300℃ 에서 실시한다.
다음, 상기 콘택홀(68)을 메우는 금속배선(72)을 형성한다.
이 때, 상기 금속배선(72)은 W, Cu 및 Al 중의 하나로 형성되며, 스퍼터법 또는 CVD법에 의해 3000 ∼ 10000Å 두께로 형성한다.
도 4d 및 4e를 참조하면, 상기 절연막(64)이 노출될때 까지 CMP공정을 실시하여 상기 절연막(64) 표면에 남아 있는 금속 오염물질(65)을 제거함으로써 웨이퍼 표면에 균일한 크기의 금속 콘택을 형성할 수 있어 소자의 전기적 특성을 향상시키게 된다.
상기한 바와 같이 본 발명에 따르면, 금속배선 및 금속콘택 형성시 이온도핑된 층간절연막을 형성하고 CMP공정을 진행함으로써 종래의 CMP공정 진행 시 발생하는 층간절연막의 금속오염으로 인한 금속콘택의 누설전류 증가, 금속 콘택의 디싱현상, 웨이퍼 가장자리에 과도연마로 인해 후속공정 진행시 금속배선의 EM특성 악화 및 전기적 저항 문제를 해결할 수 있으므로 웨이퍼 모든 다이의 금속 콘택의 전기적 특성을 향상시키는 이점이 있다.
또한, 패턴형성(damascene) 공정을 이용하여 금속배선 및 금속콘택 형성시 이온도핑된 층간절연막을 형성하고 CMP공정을 진행함으로써 과도연마로 인해 작아진 금속배선 두께의 여유확보가 가능케하여 모든 다이의 전기적 특성을 향상시키는 이점이 있다.
도 1a 및 도 1b 는 종래 기술에 따른 반도체 소자의 공정단면도.
도 2a 및 도 2b 는 또 다른 종래 기술에 따른 반도체 소자의 공정단면도.
도 3a 내지 도 3e 는 본 발명의 일 실시예에 따른 반도체 소자의 제조공정도.
도 4a 내지 도 4e 는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조공정도,
<도면의 주요 부분에 대한 부호의 설명>
30, 60 : 반도체 기판 1, 32, 62 : 층간절연막
5, 40, 70 : 확산방지막 34, 64 : 절연막
7, 42, 72 : 금속배선 36, 66 : 감광막패턴
9 : 디싱부분 11 : 금속성 입자
3, 38, 68 : 콘택홀 35, 65 : 금속오염 물질

Claims (10)

  1. 반도체 소자의 금속배선 콘택을 평탄화하는 방법에 있어서;
    소정의 하부구조물을 구비하는 반도체 기판 상부에 층간절연막을 형성하는 공정과,
    상기 층간절연막 상부에 불순물이 도핑된 절연막을 형성하는 공정과,
    상기 절연막 상부에 콘택으로 예정된 부분을 노출시키는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 절연막 및 층간절연막을 식각하여 콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 확산방지막을 형성하고 상기 확산방지막을 열처리하는 공정과,
    상기 콘택홀을 메우는 금속배선을 형성하는 공정과,
    상기 층간절연막이 노출될 때까지 CMP공정을 실시하여 금속 오염물질을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 BPSG, PSG, SiOF, MTO, O3-TEOS 및 HDP-산화막 중의 어느 하나로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 층간절연막은 3000 ∼ 20000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막에 도핑되는 불순물 이온은 As, Sb, Ag, N, H, F 및 Ge 및 Zr 중의 어느 한 원자로 이루어지고, 상기 불순물 에너지는 5 ∼ 50 KeV 이며, 불순물 농도는 1×1010 ∼ 1×1020 도즈량으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 확산방지막 열처리시의 온도는 300 ∼ 1300℃ 인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 감광막의 두께는 0.6 ∼ 5μm 이고, 노광장비는 I-라인, G-라인, DUV, E-beam 및 X-ray 노출시스템 중의 하나를 이용하며, 식각공정은 습식식각, 건식식각, 반응성 이온식각법으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 확산방지막은 TiN막 또는 Ti/TiN막으로 스퍼터법 또는 CVD법으로 100 ∼ 800Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속배선은 W, Cu 및 Al 중의 하나로 형성되며, 스퍼터법 또는 CVD법에 의해 3000 ∼ 10000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 CMP 공정시 연마용 슬러리는 pH 1 ∼ 4 인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 절연막 식각시 C4F8, CH3F 및 Ar 인 에천트를 사용하며, 상기 C4F8와 CH3F의 유량비가 3 : 1 이고, 상기 C4F8, CH3F 및 Ar 의 유량은 각각 10 ∼ 20 sccm, 3 ∼ 7 sccm, 200 ∼ 300 sccm 이며, 반응챔버내에서 식각에천트를 이용할때 압력이 10 ∼ 500m Torr, 상부전극과 하부전극간의 온도가 10 ∼ 80℃ 에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
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