KR19990006075A - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 평탄화방법에 관한 것으로, IML(interlevel dielectric layer)의 평탄화 공정시에 절연막인 SOG막을 두단계의 공정으로 나누어 식각하는데, 먼저 고전압에서 CF₄/ CHF₃가스를 이용한 일정 비율의 식각선택비차에 의해 SOG막을 식각한 다음 저전압에서 CF₄/ CHF₃가스를 이용한 동일 비율의 식각선택비로 SOG막을 식각함으로써 식각선택비를 적절하게 조절함으로 마이크로 로딩효과를 최소화시켜 반도체 소자의 공정 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 평탄화방법

본 발명은 반도체 소자의 평탄화방법에 관한 것으로, IML(interlevel dielectric layer) 에서 평탄화 공정시 식각선택비를 적절하게 조절함으로써 마이크로 로딩효과(micro loading effect)를 최소화하는 기술에 관한 것이다.

일반적으로, 반도체소자는 하부의 도전 배선으로는 가공성이 우수한 다결정실리콘층을 사용하고, 소자의 동작 속도 지연이나 전압 강하를 방지하기 위하여 전원선등으로는 금속배선을 사용하게 된다.

또한, 집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 패턴닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 하반부에 진행하게 되는 금속배선 공정에서는 나칭이나 단선 등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.

현재, 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되어 단차피복성이 우수한 비. 피. 에스. 지(Boro Phospho Silicate Glass; 이하 BPSG라 칭함)나 테오스(Tetra etchyl orthor silicate; 이하 TEOS라 칭함) 산화막 등을 평탄화막으로 널리 사용하고 있다.

그러나, 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있으며, 불순물이 다량으로 포함되어있어 또 다른 문제점을 갖고 있다.

또한, 256M DRAM 이상의 초고집적 소자에서는 평탄화막의 표면을 연마제를 사용하여 기계적으로 갈아내는 씨.엠.피(chemical mechanical polishing; 이하 CMP라 칭함) 방법이 연구되고 있다.

그러나 상기와 같은 CMP 공정은 기계적인 한계 때문에 평탄화의 균일성이 떨어지는 문제점이 있다.

도 1 은 종래 기술에 따른 반도체 소자의 평탄화 공정단면도이다.

먼저, 반도체 기판(1)상에 소정의 하부 구조, 예를들어 소자분리를 위한 소자분리 산화막과 게이트전극 및 소오스/드레인전극을 구비하는 모스 전계효과 트랜지스터와 비트선 및 캐패시터 등을 순차적으로 형성한 후, 상기 구조의 전표면에 층간 절연막(도시 안됨)을 형성한다.

그 다음, 상기 층간 절연막상에 A1 패턴으로된 금속배선(3)을 형성하고, 상기 구조의 전표면에 산화막으로 구성된 절연막(5)을 형성한다.

다음, 상기 절연막(5) 상부에 SOG막(spin on glass 이하, SOG, 7)을 형성하고, 상기 금속배선간 SOG막(7) 상부에 제 2금속배선(도시 안됨)을 형성한 후, 페시베이션 공정을 진행한다.

상기와 같은 종래 기술에 따르면, 평탄화 공정에서의 SOG막 식각시 절연막과 SOG막의 식각선택비가 다름으로 인해 SOG막이 먼저 식각되고 절연막이 식각되어 노출됨으로써 실질적인 평탄화작업의 효과가 떨어지게 된다.

이는 상기 SOG막의 식각선택비가 절연막의 식각선택비 보다 크기 때문에 패턴 밀도(density)의 차이에 따라 식각속도가 달라지는 마이크로 로딩효과를 유발시킨다.

또한, 막 자체가 불안정하고 평탄화가 부족하며 단차피복성이 떨어져 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 평탄화 공정에서의 SOG막을 두단계의 공정으로 나누어 식각하는데, 먼저 고전압에서 CF₄: CHF₃가스를 이용한 식각선택비가 3 : 1 인 비율에서 식각한 다음 저전압에서 CF₄: CHF₃가스를 이용한 식각선택비가 1 : 1 인 비율에서 SOG막을 식각함으로써 적당한 식각선택비의 차에 의해 마이크로 로딩효과를 최소화하는 반도체 소자의 평탄화방법을 제공하는데 그 목적이 있다.

도 1 은 종래 기술에 따른 반도체 소자의 평탄화 공정단면도

도 2a 내지 도 2c 는 본 발명에 따른 반도체 소자의 평탄화 제조공정도

* 도면의 주요부분에 대한 부호의 설명

1, 20 : 반도체 기판, 3, 22 : 금속배선, 5, 24 : 절연막, 7, 26 : SOG막

상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 평탄화방법은 소정의 하부구조물을 구비하는 반도체 기판 상부에 금속배선을 형성하는 공정과,

상기 금속배선 상부에 절연막을 형성하는 공정과,

상기 절연막 상부에 SOG막을 형성하는 공정과,

상기 SOG막에 CF₄/ CHF₃가스를 이용 식각선택비의 차에 의해 상기 절연막이 노출되기 전까지 식각하는 공정과,

동일 비율의 식각선택비를 이용하여 상기 SOG막이 노출되도록 식각하여 평탄화하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 평탄화방법에 대하여 상세히 설명을 하기로 한다.

도 2a 내지 2c 는 본 발명에 따른 반도체 소자의 평탄화 제조공정도이다.

먼저, 소정의 하부 구조, 예를들어 소자분리를 위한 소자분리 산화막과 모스 트랜지스터와 비트선 및 캐패시터 등이 순차적으로 형성되어 있는 반도체기판(20)상부의 전표면에 층간 절연막(도시 안됨)을 형성한다.

여기서, 상기 층간절연막으로 산화막 재질, 예를들어 비.피.에스.지(Boro Phospho Silicate Glass), 테오스(Tetra etchyl orthor silicate), 피.에스.지(Phospho Silicate Glass)등과 같이 단차피복성이 우수한 재질로 형성한다.

다음, 상기 층간절연막 상부에 A1패턴으로 된 금속배선(22)을 형성하고 재차 전표면에 산화막의 재질로 이루어진 절연막(24)을 형성한 다음, 일정 두께의 SOG막(26)을 형성한다.(도 2a 참조)

그 다음, 두단계의 식각공정을 거치게 되는데 먼저 상기 SOG막(26)에 CF₄/ CHF₃가스를 이용 식각선택비의 차에 의해 상기 절연막(24)이 노출되기 전까지 식각한다.

이 때, 상기 SOG막(26)을 식각시 CF₄: CHF₃의 식각선택비가 3 : 1 이고, RF가 700~1400W 범위에서 실시한다.(도 2b 참조)

다음, 상기 SOG막(26)을 CF₄: CHF₃의 식각선택비가 1 : 1 이고, RF가 100~700W 인 범위에서 식각하여 상기 절연막(24)이 일정부분 노출되도록 식각 한다.

이 때, 상기 SOG막(26)과 절연막(24)의 식각선택비는 1 : 1 인 비율을 사용함으로써 마이크로 로딩효과를 최소화 할 수 있게 된다.(도 2c 참조)

상기한 바와 같이 본 발명에 따르면, IML의 평탄화 공정에서의 SOG막의 식각시 일정비율의 식각선택비를 갖는 두단계의 식각공정을 거쳐 SOG막을 식각함으로써 적당한 식각선택비에 의해 마이크로 로딩효과를 최소화할 수 있으며, 평탄화의 불량을 개선하여 소자의 공정수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (3)

1. 소정의 하부구조물을 구비하는 반도체 기판 상부에 금속배선을 형성하는 공정과,

   상기 금속배선 상부에 절연막을 형성하는 공정과,

   상기 절연막 상부에 SOG막을 형성하는 공정과,

   상기 SOG막에 CF₄/ CHF₃가스를 이용 식각선택비의 차에 의해 상기 절연막이 노출되기 전까지 식각하는 공정과,

   동일 비율의 식각선택비를 이용하여 상기 SOG막이 노출되도록 식각하여 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화방법
2. 제 1 항에 있어서, 상기 SOG막을 식각시 CF₄: CHF₃의 비율이 3 : 1 이고, RF가 700~1400W 인 것을 특징으로 하는 반도체 소자의 평탄화방법.
3. 제 1 항에 있어서, 상기 평탄화 식각시 CF₄: CHF₃의 비율이 1 : 1 이고, RF가 100~700W 인 것을 특징으로 하는 반도체 소자의 평탄화방법.