KR20030055799A - 반도체 소자의 구리배선 형성방법 - Google Patents

반도체 소자의 구리배선 형성방법 Download PDF

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Abstract

본 발명은 구리배선의 균일도를 향상시킬 수 있는 반도체 소자의 구리배선 형성방법에 관한 것으로, 하부 구리배선이 형성된 반도체 기판에 있어서,
상기 반도체 기판상에 제 1, 제 2 비아홀을 갖는 층간 절연막을 형성하는 단계와, 상기 결과물 상부에 배리어층과 구리 금속층을 증착한 후, 상기 구리 금속층상에 스핀 코팅방법을 이용하여 제 1 절연막을 형성하는 단계와, 상기 구리 금속층과 제 1 절연막의 선택도가 1:1인 슬러리를 이용하여 CMP 공정을 통해 상기 구리 금속층을 선택적으로 제거하는 단계와, 상기 배리어층을 제거하여 상기 제 1, 제 2 비아홀에 매립되는 하부 구리배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 구리배선 형성방법{A METHOD FOR FORMING COPPER LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로, 특히 구리배선의 균일도를 향상시킬 수 있는 반도체 소자의 구리배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 구리 배선을 형성하는 방법으로 듀얼 다마신 공정이 주로 사용된다. 그 과정을 간단히 설명하면, 먼저 층간 절연막(InterMetal Dielectric; IMD)을 증착하고 비아 홀(via hole)과 트렌치(trench)를 형성한 후, 배리어 금속층(barrier metal layer)을 증착한다. 이어서, 구리를 매립하고 평탄화한 후 표면을 세정한 후, 최종적으로 캡핑층(capping layer)을 증착한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 구리배선 형성방법에 대하여 설명하기로 한다.
도 1a 내지 도 1d는 종래의 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)상에 하부 구리배선(12)을 형성한 후, 상기 하부 구리배선(12)상에 층간 절연막(13)을 형성한다.
그리고 상기 층간 절연막(13)상에 제 1 포토레지스트(14)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(14)를 마스크로 이용하여 상기 하부 구리배선(12)이 소정부분 노출되도록 상기 층간 절연막(13)을 선택적으로 식각하여 조밀한 패턴을 갖는 제 1 비아홀(15)과 큰 패턴을 갖는 제 2 비아홀(16) 그리고 패턴의 밀도 및 사이즈가 어느 정도 이상인 제 3 비아홀(17)을 형성한다.
도 1b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(14)를 제거한 후, 상기 제 1, 제 2, 제 3 비아홀(15)(16)(17)을 포함한 결과물 상부에 구리층(18)을 증착한다. 이때, 상기 제 1 비아홀(15)에서는 구리전극도금(electroplating) 특성상 "A"와 같이 구리 돌출(protrusion) 현상이 나타난다.
도 1c에 도시한 바와 같이 상기 결과물 상부에 평탄화 공정을 위한 CMP 공정을 실시하여 상기 제 2, 제 3 비아홀(16)(17)에 매립되는 상부 구리배선(18a)을 형성한다. 이때, 상기 제 1 비아홀(15)상의 구리 돌출이 심한 영역(A)에 구리가 잔존한다.
도 1d에 도시한 바와 같이 상기 결과물 상부에 CMP 공정을 실시하여 상기 잔존하는 구리를 제거한다. 여기서, 상기 제 2 비아홀(16)에 매립된 상부 구리배선(18a)에 디싱(dishing) 현상이 발생하고, 상기 제 1, 제 3 비아홀(15)(17)에 매립된 구리배선(18a)은 심한 부식(erosion) 현상이 발생한다.
그러나 상기와 같은 종래의 반도체 소자의 구리배선 형성방법에 있어서는 구리가 어떻게 그 결과물 상부에 증착하는가에 따라 이후의 후속공정이 크게 변화는 문제점이 있었다. 즉, 이러한 구리의 불균일한 증착에 의해 최종적인 CMP 공정 후, 침식현상 및 디싱현상이 심해지는 문제점이 있다.
따라서, 지역별로 구리배선의 두께가 달라질 경우 금속 저항이 나빠진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 구리배선 증착 후, 패턴 밀도에 변화에 기인하는 불균일성의 열화를 방지할 수 있는 반도체 소자의 구리배션 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 구리배선
103 : 층간 절연막 104 : 제 1 포토레지스트
105 : 제 1 비아홀 106 : 제 2 비아홀
107 : 제 3 비아홀 108 : 구리층
108a : 상부 구리배선 109 : 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구리배선 형성방법은 하부 구리배선이 형성된 반도체 기판에 있어서, 상기 반도체 기판상에 제 1, 제 2 비아홀을 갖는 층간 절연막을 형성하는 단계와, 상기 결과물 상부에 배리어층과 구리 금속층을 증착한 후, 상기 구리 금속층상에 스핀 코팅방법을 이용하여 제 1 절연막을 형성하는 단계와, 상기 구리 금속층과 제 1 절연막의 선택도가 1:1인 슬러리를 이용하여 CMP 공정을 통해 상기 구리 금속층을 선택적으로 제거하는 단계와, 상기 배리어층을 제거하여 상기 제 1, 제 2 비아홀에 매립되는 하부 구리배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 절연막은 산화막, 스핀 코팅이 가능한 폴리머 계통의 물질중 하나인 것이 바람직하다.
또한, 상기 슬러리는 구리 금속층, 제 1 절연막 그리고 배리어의 선택도가 1:1:1인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구리배선 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(101)상에 하부 구리배선(102)을 형성한 후, 상기 하부 구리배선(102)상에 층간 절연막(103)을 형성한다.
그리고 상기 층간 절연막(103)상에 제 1 포토레지스트(104)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(104)를 마스크로 이용하여 상기 하부 구리배선(102)이 소정부분 노출되도록 상기 층간 절연막(103)을 선택적으로 식각하여 조밀한 패턴을 갖는 제 1 비아홀(105)과 큰 패턴을 갖는 제 2 비아홀(106) 그리고 패턴의 밀도 및 사이즈가 어느 정도 이상인 제 3 비아홀(106)을 형성한다.
도 2b에 도시한 바와 같이 상기 제 1, 제 2, 제 3 비아홀(105)(106)(107)을 포함한 결과물 상부에 배리어층(도면에 도시하지 않았음)과 구리층(108)을 증착한다. 이때, 상기 제 1 비아홀(105)에서는 구리 전극도금(electroplating) 특성상 "A"와 같이 구리 돌출현상이 나타난다.
그리고 상기 구리층(108)상에 스핀 코팅방법을 이용하여 산화막(109)을 형성한다. 이때, 상기 산화막(109)이외에 스핀 코팅방법이 가능한 폴리머 계통의 물질도 가능하다.
도 2c에 도시한 바와 같이 상기 결과물 상부에 상기 구리층(108)과 산화막(109)의 선택도가 1:1인 슬러리를 이용하여 CMP 공정을 통해 상기 구리층(108)을 평탄화한다.
이어, 상기 배리어층을 제거하여 상기 제 1, 제 2, 제 3 비아홀(105)(106)(107)에 매립되는 상부 구리배선(108a)을 형성한다.
여기서, 상기 배리어층 제거시 구리층(108)과 산화막(109) 그리고 배리어층의 선택도가 1:1:1인 슬러리를 사용한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 구리배선 형성방법에의하면, 배리어층과 구리층를 증착하고, 상기 구리층상에 스핀 코팅방법을 통해 산화막을 증착한 후, 상기 구리층과 산화막의 선택도가 1:1인 슬러리를 이용하여 CMP 공정을 진행하므로 종래의 부식현상 및 디싱현상을 방지할 수 있는 효과가 있다.
따라서, 금속저항을 안정적으로 조절할 수 있다.

Claims (3)

  1. 하부 구리배선이 형성된 반도체 기판에 있어서,
    상기 반도체 기판상에 제 1, 제 2 비아홀을 갖는 층간 절연막을 형성하는 단계와;
    상기 결과물 상부에 배리어층과 구리 금속층을 증착한 후, 상기 구리 금속층상에 스핀 코팅방법을 이용하여 제 1 절연막을 형성하는 단계와;
    상기 구리 금속층과 제 1 절연막의 선택도가 1:1인 슬러리를 이용하여 CMP 공정을 통해 상기 구리 금속층을 선택적으로 제거하는 단계와;
    상기 배리어층을 제거하여 상기 제 1, 제 2 비아홀에 매립되는 하부 구리배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 산화막, 스핀 코팅이 가능한 폴리머 계통의 물질중 하나인 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  3. 제 1 항에 있어서,
    상기 슬러리는 구리 금속층, 제 1 절연막 그리고 배리어의 선택도가 1:1:1인 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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