KR20030056913A - 반도체 소자의 구리배선 형성방법 - Google Patents

반도체 소자의 구리배선 형성방법 Download PDF

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Abstract

본 발명은 선택적 도금을 이용하여 구리배선 형성하므로 공정단가를 감소시키고, 수율을 증대시킬 수 있는 반도체 소자의 구리배선 형성방법에 관한 것으로, 다층 구리배선을 갖는 반도체 소자에 있어서, 반도체 기판에 트랜치를 갖는 층간 절연막을 형성하는 단계와, 상기 트랜치내에 배리어 금속층과 구리 씨드층을 형성하는 단계와, 상기 구리 씨드층상에 구리를 도금하는 단계와, 상기 도금된 구리를 CMP 공정을 통해 상기 트랜치에 매립하여 구리배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 구리배선 형성방법{A METHOD FOR FORMING COPPER LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로, 특히 선택적 도금을 이용하여 구리배선 형성하므로 공정단가를 감소시키고, 수율을 증대시킬 수 있는 반도체 소자의 구리배선 형성방법에 관한 것이다.
종래의 반도체 소자의 구리 배선을 형성하는 방법은 듀얼 다마신 공정이 주로 사용된다. 그 과정을 간단히 설명하면, 먼저 층간 절연막(InterMetal Dielectric; IMD)을 증착하고 선택적으로 식각하여 트렌치(trench)를 형성한 후, 배리어 금속층(barrier metal layer)과 구리 씨드(seed)층을 증착한다. 그리고 전기도금 방법으로 구리를 웨이퍼에 도금하여 상기 트렌치를 매립한다.
최종적으로 화학 기계적 경연 연마(Chemical Mechanical Polishing:이하, CMP)방법으로 구리와 배리어 금속층을 제거하여 배선을 형성한다. 이때, 구리의 도금 두께는 1㎛이상이다.
한편, 식각된 패턴의 깊이에 따라 다소 차이는 있지만 통상적으로 도금되는 구리의 두께는 1㎛ 이상으로 표면 단차가 없이 도금되어야 후속 CMP 공정에서 단차 발생을 크게 줄일 수 있다.
상기와 같은 종래의 반도체 소자의 구리배선 형성방법에 있어서는 다음과 같은 문제점이 있다.
1㎛이상의 구리와 배리어 금속층을 CMP 공정에 의해 제거하려면 2분 이상의 공정시간이 필요하다. 이는 반도체 소자 제조 공정에 적용되는 기존의 CMP 공정 시간의 2배 이상으로서 패드당 연마 웨이퍼 수량의 감소, 웨이퍼당 슬러리 사용량의 증가 등 소모품 사용량의 증가로 공정 단가를 크게 증가시킨다.
또한, 공정적인 측면에서는 웨이퍼 위치별 연마속도 차이에 의한 오버폴리싱(overpolishing)의 정도는 구리의 증착 두께가 두꺼울수록 크기 때문에 산화막 침식(erosion) 및 디싱(dishing)이 증가하게 된다. 따라서, 산화막 침식과 디싱 현상은 상부층에서의 잔류물 제거를 더욱 어렵게 하기 때문에 궁극적으로 수율을 감소시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 구리 씨드층이 존재하는 영역에만 구리가 도금되도록 하여 CMP 공정을 시간을 단축시킬 수 있는 반도체 소자의 구리배선을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 제 1 감광막 14 : 트랜치
15 : 배리어 금속층 16 : 구리 씨드층
16a : 구리배선 17 : 제 2 감광막
18 ; 제 3 감광막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구리배선 형성방법은 다층 구리배선을 갖는 반도체 소자에 있어서, 반도체 기판에 트랜치를 갖는 층간 절연막을 형성하는 단계와, 상기 트랜치내에 배리어 금속층과 구리 씨드층을 형성하는 단계와, 상기 구리 씨드층상에 구리를 도금하는 단계와, 상기 도금된 구리를 CMP 공정을 통해 상기 트랜치에 매립하여 구리배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 구리 씨드층의 두께는 1000∼2000Å인 것이 바람직하다.
또한, 상기 배리어 금속층과 구리 씨드층이 형성은 상기 트랜치를 포함한 층간 절연막상에 배리어 금속층과 구리 씨드층을 형성하고, 상기 구리 씨드층상에 감광막을 형성하는 단계와, 상기 결과물에 CMP 공정을 이용하여 상기 감광막, 구리 씨드층, 배리어 금속층을 선택적으로 제거하여 트랜치에 매립시키는 단계와, 상기 감광막을 제거하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구리배선 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성한 후, 상기 층간 절연막(12)상에 제 1 감광막(13)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 1 감광막(13)을 마스크로 이용하여 상기 반도체 기판(11)이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 트랜치(14)를 형성한다.
도 1b에 도시한 바와 같이 상기 트랜치(14)를 포함한 층간 절연막(12)상에 배리어 금속층(15)과 구리 씨드층(16)을 차례로 형성한다. 그리고 상기 결과물 상부에 제 2 감광막(17)을 증착한다. 이때, 상기 구리 씨드층(16)의 두께는1000∼2000Å이다.
이어, 상기 결과물에 CMP 공정을 실시하여 상기 층간 절연막(12)상의 배리어 금속층(15), 구리 씨드층(16)을 선택적으로 제거함과 동시에 상기 제 2 감광막(17)을 상기 트랜치(14)에 매립한다. 여기서, 상기 구리 씨드층(16)이 얇기 때문에 CMP 시간을 종래의 10%로 줄일 수 있고, 오버 폴리싱 시간이 크게 줄어들어 상기 층간 절연막의 침식과 디싱 현상을 종래에 비해 감소시킬 수 있다.
도 1c에 도시한 바와 같이 상기 제 2 감광막(17)을 제거한 후, 전기 도금방법으로 상기 구리 씨드층(16)상에 구리(16a)를 도금한다. 이때, 상기 구리(16a)를 트랜치(14)내에만 도금하기 위해서는 전극과 닿을 부분까지 트랜치(14)기 연결되어 있도록 미리 디자인이 되어야 한다. 또한, 기판(11)내에서 균일한 도금 속도를 확보하기 위해 전극에 연결될 배선은 대칭이 되도록 설계한다.
그리고 상기 구리(16a) 도금은 트랜치(14)내에 채워질 정도만 진행한다. 여기서, 상기 트랜치(14)내 이외의 지역은 구리 씨드층(16)이 존재하지 않기 때문에 구리가 도금되지 않는다.
도 1d에 도시한 바와 같이 상기 결과물 상부에 구리 제거용 슬러리를 사용하여 터치 폴리싱(touch polishing)을 진행하여 상기 트랜치(14)내에 매립되는 구리배선(16a)을 형성한다. 즉, 상기 트랜치(14)내에 구리(16a)가 증착되어 있어 트랜치(14) 이외의 지역에 비해 돌출되어 있기 때문에 짧은 시간에 구리(16a)의 제거가 가능하다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성한 후, 상기 층간 절연막(12)상에 제 1 감광막(13)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 1 감광막(13)을 마스크로 이용하여 상기 반도체 기판(11)이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 트랜치(14)를 형성한다.
도 2b에 도시한 바와 같이 상기 트랜치(14)를 포함한 층간 절연막(12)상에 배리어 금속층(15)과 구리 씨드층(16)을 차례로 형성한다. 그리고 상기 결과물 상부에 제 2 감광막(17)을 증착한다.
이어, 상기 결과물에 CMP 공정을 실시하여 상기 층간 절연막(12)상의 구리 씨드층(16)을 선택적으로 제거함과 동시에 상기 제 2 감광막(17)을 트랜치(14)를 매립한다.
도 2c에 도시한 바와 같이 상기 제 2 감광막(17)을 제거한 후, 전기 도금방법으로 상기 구리 씨드층(16)상에 구리를 도금한다. 그리고 상기 결과물 상부에 구리 제거용 슬러리를 사용하여 터치 폴리싱(touch polishing)을 진행하여 상기 트랜치(14)내에 매립되는 구리배선(16a)을 형성한 후, CMP 공정을 이용하여 상기 배리어 금속층(15)을 제거한다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성한후, 상기 층간 절연막(12)상에 제 1 감광막(13)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 1 감광막(13)을 마스크로 이용하여 상기 반도체 기판(11)이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 트랜치(14)를 형성한다.
도 3b에 도시한 바와 같이 상기 트랜치(14)를 포함한 층간 절연막(12)상에 배리어 금속층(15)과 구리 씨드층(16)을 차례로 형성한다. 그리고 상기 결과물 상부에 제 2 감광막(17)을 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 2 감광막(17)을 마스크로 이용하여 상기 배리어 금속층(15)과 구리 씨드층(16)을 선택적으로 제거한다.
도 3c에 도시한 바와 같이 상기 제 2 감광막(17)을 제거한 후, 전기 도금방법으로 상기 구리 씨드층(16)상에 구리를 도금한다. 그리고 상기 결과물 상부에 구리 제거용 슬러리를 사용하여 터치 폴리싱(touch polishing)을 진행하여 상기 트랜치(14)내에 매립되는 구리배선(16a)을 형성한다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성한 후, 상기 층간 절연막(12)상에 제 1 감광막(13)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 1 감광막(13)를 마스크로 이용하여 상기 반도체 기판(11)이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 트랜치(14)를 형성한다.
도 4b에 도시한 바와 같이 상기 트랜치(14)를 포함한 층간 절연막(12)상에 배리어 금속층(15)과 구리 씨드층(16)을 차례로 형성한다. 그리고 상기 결과물 상부에 제 2 감광막(17)을 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 2 감광막(17)을 마스크로 이용하여 상기 구리 씨드층(16)을 선택적으로 제거한다.
도 4c에 도시한 바와 같이 상기 결과물에 CMP 공정을 통해 상기 배리어 금속층(15)을 선택적으로 제거함과 동시에 제 2 감광막(17)을 상기 트랜치(14)에 매립한다. 그리고 상기 제 2 감광막(17)을 제거한 후, 전기 도금방법으로 상기 구리 씨드층(16)상에 구리를 도금한다. 그리고 상기 결과물 상부에 구리 제거용 슬러리를 사용하여 터치 폴리싱(touch polishing)을 진행하여 상기 트랜치(14)내에 매립되는 구리배선(16a)을 형성한다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 5a에 도시한 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성한 후, 상기 층간 절연막(12)상에 제 1 감광막(13)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 1 감광막(13)을 마스크로 이용하여 상기 반도체 기판(11)이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 트랜치(14)를 형성한다.
도 5b에 도시한 바와 같이 상기 트랜치(14)를 포함한 층간 절연막(12)상에 배리어 금속층(15)과 구리 씨드층(16)을 차례로 형성한다. 그리고 상기 결과물 상부에 제 2 감광막(17)을 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 2 감광막(17)을 마스크로 이용하여 상기 구리 씨드층(16)을 선택적으로 제거한다.
도 5c에 도시한 바와 같이 상기 제 2 감광막(17)을 제거한 후, 전기 도금방법으로 상기 구리 씨드층(16)상에 구리를 도금한다. 그리고 상기 결과물 상부에 구리 제거용 슬러리를 사용하여 터치 폴리싱(touch polishing)을 진행하여 상기 트랜치(14)내에 매립되는 구리배선(16a)을 형성한 후, CMP 공정을 이용하여 상기 배리어 금속층(15)을 제거한다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 단면도이다.
도 6a에 도시한 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성한 후, 상기 층간 절연막(12)상에 제 1 감광막(13)를 증착하고, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 1 감광막(13)을 마스크로 이용하여 상기 반도체 기판(11)이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 식각하여 트랜치(14)를 형성한다.
도 6b에 도시한 바와 같이 상기 트랜치(14)를 포함한 층간 절연막(12)상에 배리어 금속층(15)과 구리 씨드층(16)을 차례로 형성한다. 그리고 상기 결과물 상부에 제 2 감광막(17)을 증착한 후, CMP 공정을 이용하여 상기 구리 씨드층(17)을 선택적으로 제거함과 동시에 상기 트랜치(14)에 제 2 감광막(17)을 매립한다.
도 6c에 도시한 바와 같이 상기 결과물에 제 3 감광막(18)을 증착하고, 노광및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 3 감광막(18)을 마스크로 이용하여 상기 배리어 금속층(15)을 선택적으로 제거한다.
도 6d에 도시한 바와 같이 상기 제 2, 제 3 감광막(17)(18)을 제거한 후, 전기 도금방법으로 상기 구리 씨드층(16)상에 구리를 도금한다. 그리고 상기 결과물 상부에 구리 제거용 슬러리를 사용하여 터치 폴리싱(touch polishing)을 진행하여 상기 트랜치(14)내에 매립되는 구리배선(16a)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 구리배선 형성방법에 의하면, 구리 씨드층의 두께가 매우 얇기 때문에 이를 제거하기 위해 소요되는 공정시간 및 슬러리가 종래에 비해 크게 줄어들고, 공정단가를 감소시킬 수 있는 효과가 있다.
또한, 구리 도금후에도 트랜치내에만 구리가 증착되어 있기 때문에 전면에 구리가 증착되어 있을 경우보다 훨씬 용이하게 구리를 제거할 수 있다.
따라서, 연마시간을 크게 줄일 수 있고, 오버 폴리싱 타임을 크게 줄일 수 있기 때문에 산화막 침식과 디싱 현상 등을 감소시켜 다층배선 형성시 상부층에서 발생하는 구리 잔류물에 의한 전기적 쇼트를 방지할 수 있는 효과가 있다.

Claims (3)

  1. 다층 구리배선을 갖는 반도체 소자에 있어서,
    반도체 기판에 트랜치를 갖는 층간 절연막을 형성하는 단계와;
    상기 트랜치내에 배리어 금속층과 구리 씨드층을 형성하는 단계와;
    상기 구리 씨드층상에 구리를 도금하는 단계와;
    상기 도금된 구리를 CMP 공정을 통해 상기 트랜치에 매립하여 구리배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  2. 제 1 항에 있어서,
    상기 구리 씨드층의 두께는 1000∼2000Å인 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  3. 제 1 항에 있어서,
    상기 배리어 금속층과 구리 씨드층이 형성은 상기 트랜치를 포함한 층간 절연막상에 배리어 금속층과 구리 씨드층을 형성하고, 상기 구리 씨드층상에 감광막을 형성하는 단계와;
    상기 결과물에 CMP 공정을 이용하여 상기 감광막, 구리 씨드층, 배리어 금속층을 선택적으로 제거하여 트랜치에 매립시키는 단계와;
    상기 감광막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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