KR20040051703A - 반도체 소자의 구리배선 형성방법 - Google Patents

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Abstract

본 발명은 구리배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 제1층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 제1층간절연막을 식각하여 수 개의 비아홀을 형성하는 단계와, 상기 비아홀을 매립하도록 제1층간절연막 상에 텅스텐막을 증착하는 단계와, 상기 텅스텐막을 CMP하여 텅스텐 플러그를 형성하는 단계와, 상기 텅스텐막의 CMP(Chemical Mechanical Polishing)시 국부적으로 패턴 밀도가 높은 지역에서 단차가 발생되어진 기판 결과물 상에 제2층간절연막을 증착하는 단계와, 상기 제2층간절연막 상에 소정 두께로 희생산화막을 증착하는 단계와, 상기 희생산화막의 소정 두께만큼을 CMP하여 평탄화시키는 단계와, 상기 희생산화막 및 제2층간절연막을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 희생산화막 상에 구리막을 증착하는 단계와, 상기 희생산화막이 노출되도록 상기 구리막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 층간절연막의 증착 후에 희생산화막을 추가 증착하여 단차를 제거하고, 이러한 상태로 비아 식각 및 구리막의 증착을 포함하는 후속 공정들을 진행함으로써 구리 잔류물의 발생을 용이하게 방지할 수 있으며, 이에 따라, 소자 신뢰성을 확보할 수 있다.

Description

반도체 소자의 구리배선 형성방법{Method for forming Cu wiring of semiconductor device}
본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로, 특히, 구리배선 형성시의 구리 잔류물의 발생을 방지하기 위한 방법에 관한 것이다.
CMP(Chemical Mechanical Polishing) 공정은 슬러리(slurry)에 의한 화학 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 글로벌(global) 평탄화를 얻을 수 있고, 아울러, 저온에서 수행될 수 있다는 잇점이 있다.
이러한 CMP 공정은 평탄화 공정의 일환으로 제안된 것이지만, 최근에 들어서는 콘택플러그 형성을 위한 폴리실리콘막의 식각 및 금속 배선 형성을 위한 금속막의 식각 공정에 이용되고 있으며, 그 이용 분야가 점차 확대되고 있는 추세이다.
한편, 상기 CMP 공정을 이용하여 금속배선, 예컨데, 구리배선을 형성함에 있어서 구리막을 CMP한 후에 가장 신경을 써야 하는 사항들중의 하나는 구리 잔류물(residue)이다. 이것은 구리 잔류물이 소자에 치명적인 이물질로 작용하기 때문이다.
여기서, 상기 구리 잔류물은 금속배선의 패턴 밀도(pattern density), 크기, 토폴로지(topology) 및 하지층(under layer) 등에 영향을 받으며, 이 중에서도 하지층에 가장 큰 영향을 받는다. 여기서, 제1층 구리배선의 경우, 텅스텐막을 CMP한 층이 하지층이 되며, 제2층 구리배선부터는 구리배선을 CMP한 층이 하지층이 된다.
예컨데, 텅스텐 플러그를 형성하기 위한 텅스텐막의 CMP 후에는, 도 1에 도시된 바와 같이, 표면 평탄화가 이루어져야 한다.
그러나, 실제로는 CMP 공정의 특성상 이로젼(erosion)이나 디싱(dishing)의 발생을 피할 수 없으며, 이에 따라, 텅스텐막의 CMP 후에는, 도 2a에 도시된 바와같이, 부분적으로 디싱, 즉, 단차(A1)가 발생된 표면을 얻게 된다.
이 경우, 도 2b에 도시된 바와 같이, 단차가 발생된 기판 결과물 상에 제2층간절연막(4)을 증착하면, 그 표면 또한 단차(A2)를 갖게 되고, 이어서, 도 2c에 도시된 바와 같이, 제2층간절연막(4)에 트렌치를 형성한 후에 구리막(5)을 증착하면, 그 또한 단차(A3)를 가짐으로써, 결국, 이렇게 단차(A3)를 갖는 구리막(5)을 CMP함에 따라, 도 2d에 도시된 바와 같이, 트렌치 내에는 최종적으로 구리배선(5a)이 형성되지만, 이와 더불어 제2층간절연막(4)의 단차에 구리 잔류물(6)이 남게 됨은 물론 이러한 구리 잔류물이 인접하는 구리배선들과간의 브릿지(bridge)를 유발하게 된다.
결국, 종래의 CMP 공정을 이용한 구리배선 형성방법에서는 필연적으로 구리 잔류물이 발생되므로, 이러한 구리 잔류물에 의해 제품 신뢰성을 확보할 수 없다.
도 1 및 도 2a 내지 도 2d에서, 미설명된 도면부호 1은 소정의 도전패턴을 포함한 반도체 기판, 2는 제1층간절연막, 3은 텅스텐 플러그를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하지층의 단차로 인해 유발되는 구리 잔류물의 발생을 방지할 수 있는 구리배선 형성방법을 제공함에 그 목적이 있다.
도 1은 텅스텐 CMP(Chemical Mechanical Polishing) 후의 이상적인 기판을 도시한 단면도.
도 2a 내지 도 2d는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 구리배선 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 제1층간절연막
33 : 텅스텐 플러그 34 : 제2층간절연막
35 : 희생산화막 35a : 잔류된 희생산화막
36 : 구리막 36a : 구리배선
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 제1층간절연막을 식각하여 수 개의 비아홀을형성하는 단계; 상기 비아홀을 매립하도록 제1층간절연막 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막을 CMP하여 텅스텐 플러그를 형성하는 단계; 상기 텅스텐막의 CMP시 국부적으로 패턴 밀도가 높은 지역에서 단차가 발생되어진 기판 결과물 상에 제2층간절연막을 증착하는 단계; 상기 제2층간절연막 상에 소정 두께로 희생산화막을 증착하는 단계; 상기 희생산화막의 소정 두께만큼을 CMP하여 평탄화시키는 단계; 상기 희생산화막 및 제2층간절연막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 희생산화막 상에 구리막을 증착하는 단계; 및 상기 희생산화막이 노출되도록 상기 구리막을 CMP하는 단계를 포함하는 반도체 소자의 구리배선 형성방법을 제공한다.
여기서, 상기 희생산화막은 PETEOS막이며, 1000∼3000Å 두께로 증착한다.
상기 희생산화막의 CMP는 그 증착 두께가 2000Å인 경우에 1000∼1500Å의 두께만큼을 CMP하며, 그리고, 평탄화가 잘 이루어질 수 있도록 단단한 연마패드를 사용하면서 연마압력을 3psi 미만, 그리고, 연마판의 회전속도를 50rpm 이상으로 하는 조건으로 수행한다.
본 발명에 따르면, 제2층간절연막의 증착 후에 희생산화막을 추가 증착하여 단차를 제거한 상태로 후속 공정을 진행함으로써 구리 잔류물의 발생을 용이하게 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 구리배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 공지의 반도체 제조 공정에 따라 소정의 도전 패턴들을 포함하는 하지층(도시안됨)이 형성된 반도체 기판(31) 상에 제1층간절연막(32)을 증착한다. 그런다음, 상기 제1층간절연막(32)의 소정 부분들을 비아 식각하여 기판 또는 도전 패턴을 노출시키는 비아홀들을 형성한 후, 이 비아홀들을 매립하도록 텅스텐막을 증착하고, 이를 CMP하여 텅스텐 플러그들(33)을 형성한다.
이때, CMP 공정의 특성상 부식 또는 디싱이 발생되며, 이로 인해, 패턴 밀도가 높은 지역에서 국부적으로 단차(B1)가 발생된다.
도 3b를 참조하면, 상기 기판 결과물 상에 단차가 발생된 상태 그대로 저유전(Low-k) 물질로 이루어진 제2층간절연막(34)을 증착한다. 이때, 상기 제2층간절연막(34) 또한 그 표면에 국부적으로 단차(B2)가 발생된다. 이어서, 상기 제2층간절연막(34) 상에 PETEOS 등의 희생산화막(35)을 1000∼3000Å의 두께로 증착한다. 여기서, 상기 희생산화막(35)은 구리막 증착 이전에 국부적으로 발생된 단차를 제거해주기 위해 추가 증착하는 산화막이며, 그 또한 표면에 단차(B3)가 발생된다.
도 3c를 참조하면, 희생산화막의 표면을 CMP하고, 이를 통해, 희생산화막에 국부적으로 발생되었던 단차를 제거한다. 도면부호 35a는 잔류된 희생산화막을 나타낸다.
여기서, CMP하는 희생산화막의 두께는 그 증착 두께에 따라 상이하겠지만, 2000Å의 두께로 희생산화막을 증착한 경우, 1000∼1500Å 정도의 두께를 CMP하면평탄화를 얻을 수 있을 것으로 예상된다. 또한, 상기 희생산화막을 CMP함에 있어서는 평탄화 특성이 우수한 조건으로 수행함이 바람직하며, 예컨데, 매우 단단한 연마패드를 사용하면서 연마압력을 3psi 미만, 그리고, 연마판의 회전속도를 50rpm 이상으로 하는 조건으로 수행하여 국부 평탄화가 빠르고 효과적으로 이루어지도록 한다.
도 3d를 참조하면, 잔류된 희생산화막(35a) 및 제2층간절연막을 식각하여 구리배선이 형성될 영역을 한정하는 트렌치들을 형성한다. 그런다음, 상기 트렌치들을 매립하도록 잔류된 희생산화막(35a) 상에 구리막(35)을 증착한다.
도 3e를 참조하면, 잔류된 희생산화막(35a)이 노출될 때까지 상기 구리막을 CMP하고, 이 결과로서 본 발명에 따른 구리배선(36a)을 형성한다.
여기서, 구리막의 증착 전, 희생산화막의 증착 및 CMP를 통해 하지층에 존재하였던 국부적인 단차를 제거하였으므로, 상기 구리막의 CMP 후, 구리 잔류물의 발생은 일어나지 않으며, 그래서, 인접하는 구리배선들(36a)간의 브릿지 유발되지 않는 바, 소자 신뢰성을 확보할 수 있게 된다.
이상에서와 같이, 본 발명은 단차가 발생된 하지층 상에 희생산화막의 증착 및 이에 대한 CMP를 추가하여 상기 단차를 제거함과 동시에 표면 평탄화를 이룸으로써, 후속하는 구리막의 CMP 후에 구리 잔류물의 발생을 방지할 수 있다. 여기서, 단차가 발생된 하지층은 본 발명에서 제시하는 텅스텐 CMP가 진행된 층일 수도 있고, 구리배선 CMP가 진행된 층일 수도 있다.
따라서, 본 발명은 구리 잔류물의 발생을 방지할 수 있으므로, 구리배선 자체의 신뢰성 및 제조수율은 물론 소자의 신뢰성 또한 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 제1층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 제1층간절연막을 식각하여 수 개의 비아홀을 형성하는 단계;
    상기 비아홀을 매립하도록 제1층간절연막 상에 텅스텐막을 증착하는 단계;
    상기 텅스텐막을 CMP하여 텅스텐 플러그를 형성하는 단계;
    상기 텅스텐막의 CMP시 국부적으로 패턴 밀도가 높은 지역에서 단차가 발생되어진 기판 결과물 상에 제2층간절연막을 증착하는 단계;
    상기 제2층간절연막 상에 소정 두께로 희생산화막을 증착하는 단계;
    상기 희생산화막의 소정 두께만큼을 CMP하여 평탄화시키는 단계;
    상기 희생산화막 및 제2층간절연막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 희생산화막 상에 구리막을 증착하는 단계; 및
    상기 희생산화막이 노출되도록 상기 구리막을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  2. 제 1 항에 있어서, 상기 희생산화막은 PETEOS막인 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 희생산화막은 1000∼3000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  4. 제 1 항에 있어서, 상기 희생산화막의 CMP는 그 증착 두께가 2000Å인 경우에 1000∼1500Å의 두께만큼을 CMP하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  5. 제 1 항에 있어서, 상기 희생산화막의 CMP는 평탄화가 잘 이루어질 수 있도록 단단한 연마패드를 사용하여 연마압력을 3psi 미만으로 하면서 연마판의 회전속도를 50rpm 이상으로 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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