KR20050012580A - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 개시된 본 발명은, 하부패턴들이 형성된 반도체 기판 상에 금속배선용 컨택홀과 라인 형태의 스페이싱 패턴을 갖는 절연막을 형성하는 단계; 상기 금속배선용 컨택홀 및 절연막 상에 배리어막을 형성하는 단계; 상기 배리어막 표면에 PVD 텅스텐막을 형성하는 단계; 상기 컨택홀이 매립되도록 PVD 텅스텐막에 CVD 텅스텐막을 형성하는 단계; 및 상기 CVD 텅스텐막과 PVD 텅스텐막 및 배리어막을 화학적기계연마 공정에 의해 평탄화하는 단계를 포함한다. 본 발명에 따르면, 텅스텐을 CVD 증착하기 전에 PVD 증착을 먼저 진행하여 시드 레이어를 형성함으로써, 시드 레이어가 CVD 증착을 진행할 때에 배리어 역할을 하여 우수한 응착력을 얻을 수 있으며, 배리어막의 표면 상태에 따른 텅스텐의 증착 특성이 변하지 않고 일정한 특성을 유지할 수 있게 되어 배리어막을 다양하게 적용할 수 있다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTION LINE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 텅스텐(Wolfram) 화학적기상증착을 진행하기 전에 먼저 물리적기상증착을 진행하여 시드 레이어(Seed Layer)를 형성하는 반도체 소자의 금속배선 형성방법에 관한 것이다.

주지된 바와 같이, 금속배선은 RIE(Reaction Ion Etching) 공정, 즉, 금속막상에 마스크 패턴을 형성하고, 그 다음, 상기 RIE 공정으로 상기 금속막을 직접 식각하는 방법으로 형성되어져 왔다. 그런데, 상기 RIE 공정을 이용한 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 어려운 문제점이 있는 바, 새로운 방식의 금속배선 공정이 필요하게 되었다.

그 하나의 방법으로서, 다마신(Damascene) 공정이 제안되었고, 이러한 다마신 공정은 RIE 공정에 의한 금속배선 형성방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있기 때문에, 반도체 소자의 고집적화 추세에서, 그 이용이 확대되리라 예상된다.

상기 다마신 공정을 이용한 금속배선 형성방법을 간략하게 설명하면, 먼저, 소정의 하부패턴들이 형성된 반도체 기판 상에 제1층간절연막을 형성하고, 상기 제1층간절연막의 소정 부분을 식각 및 제거하여 금속배선용 비아홀을 형성한다.

그 다음, 상기 비아홀 내에 소정의 금속막을 매립시켜, 금속 플러그를 형성한다. 이어서, 상기 제1층간절연막 상에 제2층간절연막을 형성하고, 상기 제2층간절연막의 소정 부분을 식각하여 상기 금속 플러그를 노출시키는 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성한 후에 상기 스페이싱 패턴 내에 소정의 금속막을 매립시켜 상기 금속 플러그와 콘택되는 금속배선을 형성한다.

한편, 상기 다마신 공정을 이용한 금속배선 형성방법에 있어서, 그 신뢰성을 확보하기 위해서는 새로운 금속막의 증착 방식과 저유전상수의 유전막의 사용이 필요하다. 한 예로, 상기 금속막의 증착방식으로는 화학기상증착(Chemical VaporDeposition : 이하, CVD) 방식을 이용한 알루미늄막 또는 구리막의 증착과, 전기도금(Electroplate) 방식을 이용한 구리막의 증착이 제안되고 있다.

그러나, 상기한 금속막의 증착 방식은 다음과 같은 문제점이 있다.

첫째, CVD 방식을 이용해서 알루미늄막을 증착하는 방법은, 동작 속도 측면에서 기존에 이용되어 왔던 알루미늄 와이어링(Wiring) 방식에 비해서 특별한 장점이 없고, 신뢰성 측면에서도 전자 이동(Electromigration) 및 스트레스 이동 (Stress Migration)의 개선이 이루어지지 않는다. 또한, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 이용한 금속막의 연마시에는 상기 금속막의 표면에서 디싱(Dishing)이 발생되기 때문에, 이로 인한, 금속막의 손실이 크고, 아울러, 금속막의 부식(Erosion) 특성이 매우 취약하다는 문제점이 있다.

둘째, CVD 방식으로 구리막을 증착하는 방식은, 비아홀의 매립 특성이 우수하다는 장점이 있다. 그러나, CVD의 특징인 표면 특성에 따른 증착 거동이 달라짐에 따라 텅스텐 CVD 증착을 수행하기 전에 배리어막(Barrier Film) 선택시 많은 주의가 요구된다. 이러한, 요구에 의해 Ti/TiN으로 이루어진 배리어막을 선택하여 사용하고 있다. 또한, 소자의 크기 감소로 인해 홀 사이즈가 감소되어 TiN의 경우에는 CVD TiN을 적용하게 되었다.

이렇게 TiN의 종류가 바뀌고 TiN 열처리 실시에 따른 표면 상태 변화에 따라 텅스텐 CVD 증착 조건이 달라지며, 우수한 응착력(Adhesion) 확보와 안정적인 시드 레이어 형성을 위해 우수한 홀 필링(Hole Filling)을 희생해야 하는 경우도 발생하였다.

셋째, 전기도금 방식을 이용해서 구리막을 증착하는 방법은, CVD 방식에 비해 비용 측면에서는 유리하지만, Ta/TaN으로 이루어진 배리어막의 증착 공정과 PVD 방식에 의한 구리막의 증착 공정이 추가되어야 하기 때문에 공정 시간이 증가되는 문제점이 있고, 아울러, 상기 배리어막과 PVD 방식에 의한 구리막의 증착 공정을 0.2㎛ 이하의 반도체 제조 공정에 적용할 경우에는 금속배선용 비아홀의 입구 부분에서 오버행(Overhang) 현상이 발생되는 것에 기인하여, 구리막의 매립이 어렵게 되는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 텅스텐 CVD 증착을 진행하기 전에 먼저 PVD 증착을 진행하여 시드 레이어를 형성함으로써, CVD 증착을 진행할 때에 시드 레이어가 배리어 역할을 하여 우수한 응착력을 얻을 수 있는 반도체 소자의 금속배선 형성방법을 제공하는 데 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

1 : 반도체 기판 3 : 절연막

5 : 컨택홀 7 : 배리어막

9 : PVD 텅스텐막 11 : CVD 텅스텐막

13 : 텅스텐 플러그

상기 목적을 달성하기 위한 본 발명은, 하부패턴들이 형성된 반도체 기판 상에 금속배선용 컨택홀과 라인 형태의 스페이싱 패턴을 갖는 절연막을 형성하는 단계; 상기 금속배선용 컨택홀 및 절연막 상에 배리어막을 형성하는 단계; 상기 배리어막 표면에 PVD 텅스텐막을 형성하는 단계; 상기 컨택홀이 매립되도록 PVD 텅스텐막에 CVD 텅스텐막을 형성하는 단계; 및 상기 CVD 텅스텐막과 PVD 텅스텐막 및 배리어막을 화학적기계연마 공정에 의해 평탄화하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.

(실시예)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 공정 단면도이다.

도 1a에 도시된 바와 같이, 소정의 하부패턴들(미도시)이 형성된 반도체 기판(1) 상에 절연막(3)을 형성하고 상기 절연막(3)의 소정 부분을 식각하여 컨택홀(5)을 형성한다.

이어서, 도 1b에 도시된 바와 같이, 상기 컨택홀(5) 및 절연막(3) 상에 Ti 또는 TiN 금속막으로 이루어진 배리어막(7)을 증착한다. 이때, Ti 막은 100∼500Å 두께로 증착하고, TiN 막은 100∼700Å 두께로 증착한다. 이렇게 배리어막을 증착한 후에 PVD 방식을 사용하여 텅스텐을 증착하게 되면, CVD 방식을 사용하여 텅스텐을 증착하는 후속공정에서 WF₆가스에 의한 플루오린(Fluorine) 침식을 방지할 수 있다.

그 다음, 도 1c에 도시된 바와 같이, 배리어막(7)을 증착한 후에 상기 배리어막(7) 상에 PVD 방식을 사용하여 PVD 텅스텐막(9)을 500Å 이하의 두께로 형성한다. 이때, 종횡비(Aspect Ratio)가 큰 경우에는 이온화 된 PVD 방식을 사용하여 PVD 텅스텐막(9)을 증착한다. 그리고, CVD 방식을 사용하여 텅스텐 증착을 진행하기 전에 PVD 방식을 사용하여 텅스텐을 증착하게 되면 응착력(Adhesion)을 개선할수 있다. 또한, PVD 방식으로 텅스텐을 증착하여 시드 레이어를 형성함으로써 배리어막의 표면 상태에 따른 텅스텐의 증착 특성이 변하지 않고 일정한 특성을 유지할 수 있게 되어 배리어막을 다양하게 적용할 수 있다.

이어서, 도 1d에 도시된 바와 같이, 배리어막(7) 상에 PVD 텅스텐막(9)을 증착한 후에 CVD 방식을 사용하여 CVD 텅스텐막(11)을 증착하여 컨택홀(5)을 완전히 매립한다.

그 다음, 도 1e에 도시된 바와 같이, CVD 방식을 사용하여 CVD 텅스텐막(11)을 증착한 후에 CVD 텅스텐막(11)을 CMP하여 텅스텐 플러그(Plug)(13)를 형성한다. 이때, CVD 텅스텐막(11)을 CMP하는 대신 평탄화 식각(Etchback)을 사용하여 텅스텐 플러그(13)를 형성할 수 있다.

따라서, 본 발명은 텅스텐 CVD 증착을 진행하기 전에 먼저 PVD 증착을 진행하여 시드 레이어를 형성함으로써, CVD 증착을 진행할 때에 시드 레이어가 배리어 역할을 하여 우수한 응착력을 얻을 수 있으며, 배리어막의 표면 상태에 따른 텅스텐의 증착 특성이 변하지 않고 일정한 특성을 유지할 수 있게 되어 배리어막을 다양하게 적용할 수 있다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명에 의하면, 배리어막을 증착한 후에 PVD 방식을 사용하여 텅스텐을 증착함으로써, CVD 방식을 사용하여 텅스텐을 증착할 때에 WF₆가스에 의한 플루오린 침식을 방지할 수 있다.

또한, 텅스텐 CVD 증착을 진행하기 전에 먼저 PVD 증착을 진행하여 시드 레이어를 형성함으로써, CVD 증착을 진행할 때에 시드 레이어가 배리어 역할을 하여 우수한 응착력을 얻을 수 있으며, 배리어막의 표면 상태에 따른 텅스텐의 증착 특성이 변하지 않고 일정한 특성을 유지할 수 있게 되어 배리어막을 다양하게 적용할 수 있다.

Claims (3)

1. 하부패턴들이 형성된 반도체 기판 상에 금속배선용 컨택홀과 라인 형태의 스페이싱 패턴을 갖는 절연막을 형성하는 단계;

   상기 금속배선용 컨택홀 및 절연막 상에 배리어막을 형성하는 단계;

   상기 배리어막 표면에 PVD 텅스텐막을 형성하는 단계;

   상기 컨택홀이 매립되도록 PVD 텅스텐막에 CVD 텅스텐막을 형성하는 단계; 및

   상기 CVD 텅스텐막과 PVD 텅스텐막 및 배리어막을 화학적기계연마 공정에 의해 평탄화하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
2. 제 1 항에 있어서, 상기 PVD 텅스텐막은, 500Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
3. 제 1 항에 있어서, 상기 PVD 텅스텐막을 형성하는 단계에서 종횡비가 큰 경우에는 이온화 된 PVD 방식을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.