KR100458594B1 - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR100458594B1 KR100458594B1 KR10-2002-0060306A KR20020060306A KR100458594B1 KR 100458594 B1 KR100458594 B1 KR 100458594B1 KR 20020060306 A KR20020060306 A KR 20020060306A KR 100458594 B1 KR100458594 B1 KR 100458594B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- layer
- barrier layer
- forming
- copper
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 104
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 239000010949 copper Substances 0.000 claims abstract description 34
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052802 copper Inorganic materials 0.000 claims abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims description 42
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 41
- 229910010271 silicon carbide Inorganic materials 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자 제조 방법에 관한 것으로, 그 목적은 구리를 이용한 두얼 다마신 공정에서 층간절연막인 SiOC층 내에 SiC층이 삽입되지 않는 구조로 하여 전체적인 커패시턴스 값을 낮추고, 감광막의 잔류 문제를 해소하는 것이다. 이를 위해 본 발명에서는 SiC층을 층간절연막 상에 위치시키고 이들 SiC층과 층간절연막의 식각율 차이를 이용하여 배선구와 비아를 동시에 형성하는 것을 특징으로 하며, 이로써, 종래 SiC층을 층간절연막 내에 삽입하도록 형성하는 구조에 비해 전체적인 커패시턴스 값을 낮출 수 있으며, 층간절연막과 감광막이 직접 접촉하는 일이 없으므로 감광막의 잔류와 그에 따른 문제점을 해소하는 효과가 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 구리배선을 형성하는 방법에 관한 것이다.
일반적으로 금속 배선으로 널리 사용하는 금속으로는 텅스텐(W), 알루미늄(Al) 및 알루미늄 합금 등이 있다. 그러나, 구리(Cu)는 텅스텐, 알루미늄에 비하여 비저항이 작으며 신뢰성이 우수한 금속 배선 재료이므로, 반도체 소자의 금속배선을 구리로 대체하려는 연구가 활발히 진행되고 있다.
그런데, 구리는 텅스텐, 알루미늄과는 달리 건식 식각(Reactive Ion Etching)에 의한 배선 형성이 어려운 재료이다. 따라서, 구리의 경우에는 건식 식각 공정을 거치지 않으면서 플러그(plug)와 금속배선(line)을 동시에 형성할 수 있는 방법에 관하여 활발히 연구되고 있는바, 이러한 공정을 두얼 다마신(dualdamascene) 공정이라 한다.
기존의 구리를 이용한 두얼 다마신 공정에 의하면 구리를 웨이퍼에 전면(blanket) 증착한 후에 불필요한 웨이퍼 표면의 구리층을 화학기계적 연마 공정으로 제거함으로써 최종적인 구리 플러그와 금속배선을 형성한다.
그러면, 첨부된 도 1a 내지 도 1e를 참조하여 종래의 반도체 소자 제조 방법을 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에서 상면에 하부절연막(2) 및 하부금속배선(3)이 노출된 구조물(1) 상에 비아 형성을 위한 식각시 식각종료층으로 사용하기 위한 제1 SiC층(4)을 형성한다.
이어서, 제1 SiC층(4) 상에 층간절연막으로서 제1 SiOC층(5)을 형성한 후, 제1 SiOC층(5) 상에 배선구 형성을 위한 식각시 식각종료층으로 사용하기 위한 제2 SiC층(4')을 형성하고, 그 위에 다시 층간절연막으로서 제2 SiOC층(5')을 형성한다.
다음, 도 1b에 도시된 바와 같이, 제2 SiOC층(5') 상에 감광막을 도포하고 노광 및 현상하여 배선구 형성을 위한 제1감광막 패턴(미도시)을 형성한 후, 제1감광막 패턴을 마스크로 이용하고 제2 SiC층(4')을 식각종료층으로 이용하여, 배선구로 예정된 부분의 제2 SiOC층(5') 및 제2 SiC층(4')을 식각하여 배선구(100)를 형성한 다음, 제1감광막 패턴을 제거하고 세정공정을 수행한다.
다음, 도 1c에 도시된 바와 같이, 오프닝된 부분의 폭이 제1감광막 패턴보다 더 좁은 폭을 가지는 제2감광막 패턴(미도시)을, 오프닝된 부분이 배선구(100)의중앙에 위치하도록 제2 SiOC층(5')의 상부에 형성하고, 제2감광막 패턴을 마스크로 이용하고 제1 SiC층(4)을 식각종료층으로 이용하여, 하부금속배선(3)의 상부 표면이 노출될 때까지 노출된 제1 SiOC층(5) 및 그 하부의 제1 SiC층(4)을 식각하여 비아(200)를 형성한다.
다음, 도 1d에 도시된 바와 같이, 노출된 하부금속배선(3)을 포함하여 제1 SiOC층(5) 및 제2 SiOC층(5')의 상부 전면에 TaN으로 이루어진 베리어금속막(6)을 대략 300Å 정도의 두께로 증착한 후, 베리어금속막(6) 상에 비아(200) 및 배선구(100)를 충분히 매립하도록 구리층(7)를 증착한다.
다음, 도 1e에 도시된 바와 같이 제2 SiOC층(5')의 상면이 노출될 때까지 구리층(7)을 화학기계적 연마하여 평탄화함으로써 비아와 구리배선층을 동시에 형성한다.
그러나, 상기한 바와 같은 종래 방법에서는 층간절연막을 이루는 SiOC층 내에 식각종료층으로 사용되는 SiC층이 삽입되어 있으므로, SiC층이 삽입되지 않는 경우에 비해 전체적인 커패시턴스 값이 증가되어 전류의 흐름을 방해하고, 따라서 소자의 동작속도를 느리게 하는 문제점이 있었다.
또한, 배선구 및 비아를 형성할 때 SiOC층의 표면과 측벽에 감광막이 직접 접촉하게 되기 때문에 이후 감광막이 완전히 제거되지 않고 잔류하여 비아 저항 또는 배선구 저항을 증가시키는 원인이 되는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 구리를 이용한 두얼 다마신 공정에서 층간절연막인 SiOC층 내에 SiC층이 삽입되지 않는 구조로 하여 전체적인 커패시턴스 값을 낮추고, 감광막의 잔류 문제를 해소하는 것이다.
도 1a 내지 도 1e는 종래 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 SiC층을 층간절연막 상에 위치시키고 이들 SiC층과 층간절연막의 식각율 차이를 이용하여 배선구와 비아를 동시에 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부배선을 포함한 상부 전면에 층간절연막을 증착하는 단계; 층간절연막 상에 층간절연막보다 식각율이 작은 베리어층을 형성하고, 베리어층을 선택적으로 식각하여 하부배선 상부에 위치하는 층간절연막을 소정폭만큼 노출시키는 단계; 베리어층 상에, 노출된 소정폭의 층간절연막을 포함하여 노출된 층간절연막과 이웃하는 베리어층을 소정폭만큼 노출시키는 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 노출된 베리어층 및 층간절연막을 식각하여 배선구 및 비아를 형성하는 단계; 배선구와 비아의 내부를 포함하여 베리어층 상에 구리를 형성하여 비아 및 배선구를 매립하는 단계; 및 층간절연막의 상면이 노출될 때까지 화학기계적 연마하는 단계를 포함하여 이루어진다.
이 때, 층간절연막의 하부에는 베리어층을 더 형성할 수 있고, 베리어층으로는 실리콘카바이드(SiC)를 100 내지 500Å 두께로 형성하는 것이 바람직하며, 층간절연막으로는 실리콘옥시카바이드(SiOC)를 10000 내지 14000Å 두께로 형성하는 것이 바람직하다.
구리를 형성하기 전에는, 배선구와 비아의 내벽 및 베리어층 상에 Ti, Ta, 또는 TaN으로 이루어진 확산방지막을 100~500Å의 두께로 형성하는 것이 바람직하다.
구리를 형성할 때에는, 구리를 플라즈마 화학기상증착 방법으로 500~1500Å의 두께로 1차 형성한 다음, 1차 형성된 구리 상에 전기도금방법으로 구리를 2차 형성하여 비아 및 배선구를 매립하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다. 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 구조물(11), 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속 배선층 상부에 산화막 등으로 이루어진 하부절연막(12)을 형성하고, 하부절연막(12)을 선택적으로 식각하여 배선구를 형성하고 구리를 전면증착한 후, 하부절연막(12)이 노출될 때까지 화학기계적 연마하여 하부배선(13)을 형성한다.
이 때, 하부배선(13)을 반드시 구리로 형성할 필요는 없으며, 텅스텐과 같은 금속막을 형성하고 패터닝하여 반도체 소자의 회로 형성을 위한 하부 배선(13)을 형성할 수도 있다.
이어서, 하부배선(13)을 포함한 상부 전면에 비아 형성을 위한 식각시 식각종료층으로 이용하기 위해 유전상수가 낮은 물질로 이루어진 제1베리어층(14)을 형성하고, 제1베리어층(14) 상에 층간절연막(15)을 두껍게 증착한 후,층간절연막(15) 상에 다시 유전상수가 낮은 물질로 이루어진 제2베리어층(14')을 형성한다.
이 때 제1 및 제2베리어층으로는 실리콘카바이드(SiC)를 100 내지 500Å 두께로 형성할 수 있으며, 바람직하게는 300Å 두께로 형성한다. 층간절연막으로는 유전상수가 낮은 물질인 실리콘옥시카바이드(SiOC)를 10000 내지 14000Å 두께로 형성할 수 있으며, 바람직하게는 12000Å 두께로 형성한다.
이와 같이 유전상수가 낮은 물질을 이용하여 층간절연막을 형성하면 구리 배선층 간의 커패시턴스 값이 낮아져 전류의 흐름에 대한 방해가 적고 따라서 신호의 전달이 빨라지고 소자의 동작속도가 증가된다.
다음, 도 2b에 도시된 바와 같이, 제2베리어층(14') 상에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역의 상부에 해당하는 제2베리어층(14')을 노출시키는 제1감광막 패턴(미도시)을 형성한 후, 제1감광막 패턴을 마스크로 하여 노출된 제2베리어층(14')을 식각하여 층간절연막(15)을 소정폭만큼 노출시킨 후, 감광막 패턴을 제거하고 세정공정을 수행한다.
다음, 도 2c에 도시된 바와 같이, 제2베리어층(14') 상에 감광막을 도포하고 노광 및 현상하여 배선구로 예정된 영역의 상부에 해당하는 제2베리어층(14')을 노출시키는 제2감광막 패턴을 형성하는데, 이 때 제2감광막 패턴의 오프닝된 폭은 배선구의 폭에 해당하므로 비아 폭에 해당하는 제1감광막 패턴의 오프닝된 폭보다 넓으며, 층간절연막의 노출된 소정폭 부분을 중심으로 하여 제2감광막 패턴의 오프닝된 부분이 위치하도록 제2감광막 패턴을 형성하는 것이 바람직하다.
이러한 제2감광막 패턴을 마스크로 하여 노출된 제2베리어층(14') 및 층간절연막(15)을 식각하는데, 제2베리어층(14')을 이루는 SiC와 층간절연막(15)을 이루는 SiOC의 식각율에 의해 미리 설정해 둔 소정시간 동안 식각을 진행하여 배선구(100) 및 비아(200)를 동시에 형성한 후, 제2감광막 패턴을 제거하고 세정공정을 수행한다.
이 때, SiC는 SiOC보다 식각율이 더 작기 때문에, 비아로 예정된 부분으로서 소정폭으로 노출된 층간절연막(15)은 빠른 속도로 식각되어 비아(200)를 형성하고, 배선구로 예정된 부분에서는 제2베리어층(14')이 느린 속도로 식각된 이후에 층간절연막(15)이 식각되어 배선구(100)를 형성하며, 결과적으로 소정 시간 동안 식각한 후에는 배선구(100)와 비아(200)가 동시에 형성되는 것이다.
SiC와 SiOC의 식각율에 의해 계산된 식각시간보다 더 긴 시간동안 식각하여 약 10% 정도 더 과도식각을 진행하면 비아(200) 바닥면에 위치하는 제1베리어층(14)까지 식각할 수 있다.
다음, 도 2d에 도시된 바와 같이, 비아(200)를 통해 노출된 하부배선(13)을 포함하여 층간절연막(15) 및 제2베리어층(14')의 상부 전면에 확산방지막(16)을 얇게 증착하고, 확산방지막(16) 상에 구리(17)를 증착하여 비아(200) 및 배선구(100)를 매립한다.
이 때, 확산방지막(16)은 구리(17)가 층간절연막(15) 내로 확산해 들어가는 것을 방지하기 위해 형성하는 것으로서, Ti, Ta, 또는 TaN 등을 100~500Å의 두께로 형성하며, 바람직하게는 TaN을 300Å의 두께로 형성한다.
구리(17)를 증착할 때에는, 먼저 플라즈마 화학기상증착 방법으로 500~1500Å의 두께로 씨드층을 형성한 다음, 씨드층 상에 전기도금방법으로 비아 및 금속배선구를 충분히 매립하도록 대략 3500Å의 두께로 구리를 형성한다.
다음, 도 2e에 도시된 바와 같이, 층간절연막(15)이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.
상술한 바와 같이, 본 발명에서는 SiC층을 층간절연막 상에 위치시키고 이들 SiC층과 층간절연막의 식각율 차이를 이용하여 배선구와 비아를 동시에 형성하므로, 종래 SiC층을 층간절연막 내에 삽입하도록 형성하는 구조에 비해 전체적인 커패시턴스 값을 낮출 수 있으며, 이로 인해 전류의 흐름을 빠르게 하여 고성능 소자를 구현하는 효과가 있다.
또한, 본 발명에서는 층간절연막을 이루는 SiOC층과 감광막이 직접 접촉하는 일이 없으므로 감광막의 잔류와 그에 따른 문제점을 해소하는 효과가 있다.
Claims (8)
- 반도체 기판의 구조물 상에 형성된 하부배선을 포함한 상부 전면에 층간절연막을 증착하는 단계;상기 층간절연막 상에 상기 층간절연막보다 식각율이 작은 베리어층을 형성하고, 상기 베리어층을 선택적으로 식각하여 상기 하부배선 상부에 위치하는 층간절연막을 소정폭만큼 노출시키는 단계;상기 베리어층 상에, 상기 노출된 소정폭의 층간절연막을 포함하여 상기 노출된 층간절연막과 이웃하는 베리어층을 소정폭만큼 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 노출된 베리어층 및 층간절연막을 식각하여 배선구 및 비아를 형성하는 단계;상기 배선구와 비아의 내부를 포함하여 상기 베리어층 상에 구리를 형성하여 상기 비아 및 배선구를 매립하는 단계; 및상기 층간절연막의 상면이 노출될 때까지 화학기계적 연마하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 층간절연막의 하부에 베리어층을 더 형성하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 베리어층으로는 실리콘카바이드(SiC)를 100 내지 500Å 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 층간절연막으로는 실리콘옥시카바이드(SiOC)를 10000 내지 14000Å 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 구리를 형성하기 전에, 상기 배선구와 비아의 내벽 및 상기 베리어층 상에 확산방지막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 확산방지막은 Ti, Ta, 및 TaN으로 이루어진 군에서 선택된 한 물질로 형성하는 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 확산방지막은 100~500Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 구리를 형성할 때에는, 상기 구리를 플라즈마 화학기상증착 방법으로500~1500Å의 두께로 1차 형성한 다음, 상기 1차 형성된 구리 상에 전기도금방법으로 구리를 2차 형성하여 상기 비아 및 배선구를 매립하는 반도체 소자 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0060306A KR100458594B1 (ko) | 2002-10-02 | 2002-10-02 | 반도체 소자 제조 방법 |
| US10/676,147 US6841471B2 (en) | 2002-10-02 | 2003-10-02 | Fabrication method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0060306A KR100458594B1 (ko) | 2002-10-02 | 2002-10-02 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040029868A KR20040029868A (ko) | 2004-04-08 |
| KR100458594B1 true KR100458594B1 (ko) | 2004-12-03 |
Family
ID=32040960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0060306A KR100458594B1 (ko) | 2002-10-02 | 2002-10-02 | 반도체 소자 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6841471B2 (ko) |
| KR (1) | KR100458594B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100544542C (zh) * | 2004-12-09 | 2009-09-23 | 鸿富锦精密工业（深圳）有限公司 | 防止静电放电的印刷电路板 |
| US20070152332A1 (en) * | 2006-01-04 | 2007-07-05 | International Business Machines Corporation | Single or dual damascene via level wirings and/or devices, and methods of fabricating same |
| US7602027B2 (en) * | 2006-12-29 | 2009-10-13 | Semiconductor Components Industries, L.L.C. | Semiconductor component and method of manufacture |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031147A (ja) * | 1998-07-15 | 2000-01-28 | Toshiba Corp | 半導体装置の製造方法 |
| US6337269B1 (en) * | 2001-06-21 | 2002-01-08 | United Microelectronics Corp. | Method of fabricating a dual damascene structure |
| JP2002043419A (ja) * | 2000-07-24 | 2002-02-08 | Nec Corp | 半導体装置の製造方法及び半導体装置 |
| KR20020092003A (ko) * | 2001-06-01 | 2002-12-11 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340435B1 (en) | 1998-02-11 | 2002-01-22 | Applied Materials, Inc. | Integrated low K dielectrics and etch stops |
| US6265319B1 (en) | 1999-09-01 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Dual damascene method employing spin-on polymer (SOP) etch stop layer |
| US6352921B1 (en) | 2000-07-19 | 2002-03-05 | Chartered Semiconductor Manufacturing Ltd. | Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization |
| JP2002170885A (ja) * | 2000-12-04 | 2002-06-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6703324B2 (en) * | 2000-12-21 | 2004-03-09 | Intel Corporation | Mechanically reinforced highly porous low dielectric constant films |
| US6475905B1 (en) * | 2001-05-21 | 2002-11-05 | Advanced Micro Devices, Inc. | Optimization of organic bottom anti-reflective coating (BARC) thickness for dual damascene process |
| US6562725B2 (en) | 2001-07-05 | 2003-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual damascene structure employing nitrogenated silicon carbide and non-nitrogenated silicon carbide etch stop layers |
| US6440838B1 (en) | 2001-11-20 | 2002-08-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual damascene structure employing laminated intermediate etch stop layer |
| KR100442867B1 (ko) * | 2001-12-07 | 2004-08-02 | 삼성전자주식회사 | 반도체 소자의 듀얼 다마신 구조 형성방법 |
-
2002
- 2002-10-02 KR KR10-2002-0060306A patent/KR100458594B1/ko not_active IP Right Cessation
-
2003
- 2003-10-02 US US10/676,147 patent/US6841471B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031147A (ja) * | 1998-07-15 | 2000-01-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2002043419A (ja) * | 2000-07-24 | 2002-02-08 | Nec Corp | 半導体装置の製造方法及び半導体装置 |
| KR20020092003A (ko) * | 2001-06-01 | 2002-12-11 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| US6337269B1 (en) * | 2001-06-21 | 2002-01-08 | United Microelectronics Corp. | Method of fabricating a dual damascene structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US6841471B2 (en) | 2005-01-11 |
| KR20040029868A (ko) | 2004-04-08 |
| US20040067637A1 (en) | 2004-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6153521A (en) | Metallized interconnection structure and method of making the same | |
| US6509267B1 (en) | Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer | |
| US7545045B2 (en) | Dummy via for reducing proximity effect and method of using the same | |
| US6080656A (en) | Method for forming a self-aligned copper structure with improved planarity | |
| US6514860B1 (en) | Integration of organic fill for dual damascene process | |
| KR19990030228A (ko) | 금속층과 유기체 금속간 유전체층을 제공하기 위한 이중 다마스크식 가공 방법 | |
| JP2009135518A (ja) | 相互接続の製造方法 | |
| JP2009111429A (ja) | 相互接続を作製するための方法 | |
| KR100367734B1 (ko) | 반도체 소자의 배선형성 방법 | |
| KR100653997B1 (ko) | 낮은 저항을 갖는 반도체소자의 금속배선 및 그 제조 방법 | |
| JP2003508896A (ja) | 少なくとも１つのメタライゼーション面を有する集積回路の製造方法 | |
| US6448654B1 (en) | Ultra thin etch stop layer for damascene process | |
| KR100752174B1 (ko) | 2개의 시드층을 이용한 반도체 소자의 구리 배선 형성 방법 | |
| KR100458594B1 (ko) | 반도체 소자 제조 방법 | |
| US6577009B1 (en) | Use of sic for preventing copper contamination of dielectric layer | |
| US20020127849A1 (en) | Method of manufacturing dual damascene structure | |
| KR100399909B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| US6995085B2 (en) | Underlayer protection for the dual damascene etching | |
| KR20090024854A (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR20010009036A (ko) | 반도체장치의 배선 및 그 연결부 형성방법 | |
| KR100698741B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6576555B2 (en) | Method of making upper conductive line in dual damascene having lower copper lines | |
| KR100322887B1 (ko) | 반도체장치의 다층 금속배선 형성방법 | |
| KR100826784B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| KR100440471B1 (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |