KR100552811B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

소정의 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막, 제2 식각 정지막 및 배선 절연막을 적층하는 단계, 배선 절연막 위에 접촉홀 패턴을 형성하는 단계, 접촉홀 패턴을 마스크로 하여 노출된 배선 절연막, 제1 식각 정지막, 층간 절연막을 식각하여 접촉홀을 형성하는 단계, 접촉홀 패턴을 제거한 후, 배선 절연막 위에 트렌치 패턴을 형성하는 단계, 트렌치 패턴을 마스크로 하여 노출된 배선 절연막을 식각하여 트렌치를 형성하는 단계, 트렌치 패턴을 제거한 후, 노출된 제1 식각 정지막과 제2 식각 정지막을 제거하는 단계, 접촉홀과 트렌치의 내벽 및 하부 구조 위에 베리어 금속막을 증착하는 단계, 스퍼터링 공정에 의해 베리어 금속막에 복수개의 홈을 형성하는 단계, 베리어 금속막 위에 금속 씨드막을 증착하는 단계, 접촉홀과 트렌치에 금속 박막을 증착하는 단계, 화학적 금속적 연마 공정에 의해 배선 절연막 위의 금속 박막, 금속 씨드막 및 베리어 금속막을 제거하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
듀얼다마신, 베리어금속막, 홈, 금속배선

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 더욱 상세하게는 듀얼 다마신 공정(dual damascene process)을 이용하여 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속 하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선의 CD(critical dimension)가 점차적으로 작아짐으로 해서 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선을 형성하기 위하여 도입된 것이 다마신 공정이다.
다마신 공정은 절연막의 접촉홀에 텅스텐 플러그를 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선 패턴이 형성될 부위의 상부 절연막만을 제거하며, 그 상부에 금속 박막을 증착한 다음 금속 박막을 평탄화함으로써 미세 패턴의 금속 배선층을 형성하는 것이다.
또한, 최근에는 텅스텐 플러그와 같은 금속 플러그의 형성없이 일체로 하부 도전막에 접속되는 금속 배선을 형성하기 위한 듀얼 다마신 공정이 도입되고 있다.
듀얼 다마신 공정은 식각 정지막과 절연막을 이중으로 적층한 후 식각 정지막과 절연막의 식각 선택률(etch selectivity)을 이용하여 식각 공정을 진행하여 접촉홀 및 트렌치를 형성한다.
그리고, 이러한 접촉홀 및 트렌치에 베리어 금속을 증착하고, 금속 배선 예컨대, 구리 배선을 형성한다.
이 때, 절연막으로 주로 이용되는 플로린 실리케이트 글래스(Fluorine Silicate Glass, FSG)와 구리 배선간의 스트레스(stress), 구리 배선과 베리어 금속간의 접착(adhesion) 불량에 의해 CMP 공정 등의 후속 공정을 진행 한 후에 구리 배선의 크랙(crack) 또는 구리 배선의 탈착 현상 등이 발생하게 된다. 따라서, 반도체 소자의 수율, 특성 및 신뢰성을 저하시킬 수 있다는 문제점을 가지고 있다.
본 발명의 기술적 과제는 다마신 공정을 이용한 금속 배선 형성 시 베리어 금속과 금속 배선과의 접착률을 향상시키는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막, 제2 식각 정지막 및 배선 절연막을 적층하는 단계, 상기 배선 절연막 위에 접촉홀 패턴을 형성하는 단계, 상기 접촉홀 패턴을 마스크로 하여 노출된 상기 배선 절연막, 제1 식각 정지막, 층간 절연막을 식각하여 접촉홀을 형성하는 단계, 상기 접촉홀 패턴을 제거한 후, 상기 배선 절연막 위에 트렌치 패턴을 형성하는 단계, 상기 트렌치 패턴을 마스크로 하여 노출된 상기 배선 절연막을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 패턴을 제거한 후, 노출된 상기 제1 식각 정지막과 제2 식각 정지막을 제거하는 단계, 상기 접촉홀과 트렌치의 내벽 및 상기 하부 구조 위에 베리어 금속막을 증착하는 단계, 스퍼터링 공정에 의해 상기 베리어 금속막에 복수개의 홈을 형성하는 단계, 상기 베리어 금속막 위에 금속 씨드막을 증착하는 단계, 상기 접촉홀과 트렌치에 금속 박막을 증착하는 단계, 화학적 금속적 연마 공정에 의해 상기 배선 절연막 위의 금속 박막, 금속 씨드막 및 베리어 금속막을 제거하는 단계를 포함하는 것이 바람직하다.
또한, 상기 베리어 금속막은 Ta, TaN, Ti, TiN, WN 중의 어느 하나이고, 상기 금속 박막 및 금속 씨드막은 구리인 것이 바람직하다.
또한, 상기 스퍼터링 공정은 0 내지 1 KW 의 플라즈마 발생 전력과 1 내지 500W의 기판 바이어스를 인가하고, 0.5 내지 5 mtorr 의 압력 하에서 실시하며, N2 를 0 내지 5000 sccm 유입시키는 것이 바람직하다.
또한, 상기 스퍼터링 공정은 상기 N2 에 불활성 기체를 첨가하여 혼합 기체를 형성하며, 상기 불활성 기체는 He, Ne 또는 Ar 중의 어느 하나인 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 우선, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제1 식각 정지막(2)을 형성한다. 그리고, 제1 식각 정지막(2) 상부에 층간 절연막(3)을 증착하고, 층간 절연막(3) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제2 식각 정지막(4)을 형성한다. 이후, 제2 식각 정지막(4) 상부에 금속 배선층 형성을 위한 배선 절연막(5)을 증착한다.
이 때, 제1 식각 정지막(2) 및 제2 식각 정지막(4)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 질화막(SiN)으로 형성하는 것이 바람직하다.
그 다음 도 2에 도시한 바와 같이, 배선 절연막(5) 상부에 접촉홀 형성을 위한 접촉홀 패턴(6)을 형성한 후, 접촉홀 패턴(6)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(5)을 식각하여 제거하고, 다시 드러난 제2 식각 정지막(4)을 식각하여 제거하고, 재차 드러난 층간 절연막(3)을 식각하여 제거함으로써 층간 절연막(3)에 접촉홀(7)을 형성한다.
그 다음 도 3에 도시한 바와 같이, 접촉홀 패턴(6)을 제거한 후, 배선 절연막(5) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(8)을 형성한다. 그리고, 트렌치 패턴(8)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(5)을 식각하여 제거함으로써 배선 절연막(5)에 금속 배선이 형성되는 트렌치를 형성시킨다. 이때, 제2 식각 정지막(4)은 배선 절연막(5)에 트렌치를 형성시키기 위한 건식 식각이 층간 절연막(3)의 상부 표면에서 정확히 끝나도록 하고, 층간 절연막(3)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(3)의 상부에 제2 식각 정지막(4)을 증착함으로써 배선 절연막(5)의 식각 시 층간 절연막(3)의 표면으로부터 추가 식각되는 현상을 방지할 수 있다.
그 다음 도 4에 도시한 바와 같이, 제2 식각 정지막(4) 표면이 노출되고 배선 절연막(5)의 식각이 완료된 후, 배선 절연막(5) 상부의 트렌치 패턴(8)을 제거한다. 그리고, 층간 절연막(3)의 접촉홀(7)와 배선 절연막(5)의 트렌치 하부에 노출된 제1 식각 정지막(2)과 제2 식각 정지막(4)을 동시에 식각하여 제거한다. 이때, 제1 식각 정지막(2)과 제2 식각 정지막(4)은 절연막이므로 금속 배선으로부터 하부 박막(1)의 전도층으로 전류를 도통시키고, 원하는 유전 캐패시턴스(dielectric capacitance)를 얻기 위하여 제거하는 것이 바람직하다.
그 다음 도 5에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 반도체 기판(1)의 하부 박막의 전도층 사이의 반응을 방지하기 위하여 반도체 기판(1)의 하부 박막 상부 전면에 베리어(barrier) 금속막(9)을 증착한다. 이러한 베리어 금속막(9)은 Ta, TaN, Ti, TiN, WN 중의 어느 하나인 것이 바람직하다.
그리고, 스퍼터링 공정에 의해 베리어 금속막(9)에 복수개의 홈(50)을 형성한다. 이는 베리어 금속막(9)과 금속 씨드막 및 금속 박막(10, 11)간의 접착률을 향상시키기 위해 형성한다.
베리어 금속막(9) 표면의 복수개의 홈(50)은 베리어 금속막(9)의 표면에 N2 또는 He, Ne 또는 Ar 등의 불활성 가스를 이용하고 낮은 전압의 RF 전력을 적용하여 플라즈마 충격(plasma bombardment)이 발생하도록 한다.
이에 따라 베리어 금속막(9)의 표면에 나노미터 크기의 미세한 복수개의 홈(50)이 형성된다.
이러한 복수개의 홈(50)은 베리어 금속막(9)의 거칠기(roughness)를 증가시키고 후속 진행하는 금속 씨드막(10) 형성 및 ECP(Electro Copper Plating)공정 시 반응 표면이 증가하도록 하여 베리어 금속막(9)과 금속 씨드막(10) 사이의 접착률을 향상시킨다.
이러한 스퍼터링 공정은 13.56 MHz 또는 100 Hz 내지 1 MHz 의 고주파 전원을 사용하여 형성하는 것이 바람직하다. 그리고, 스퍼터링 공정은 0 내지 1 KW 의 플라즈마 발생 전력과 1 내지 500W의 기판 바이어스를 인가하고, 0.5 내지 5 mtorr 의 압력 하에서 실시하는 것이 바람직하다.
이 경우, 0 내지 5000 sccm의 N2 를 유입시키고, He, Ne 또는 Ar 등의 불활성 기체를 첨가하여 혼합 기체를 형성하여 베리어 금속막(9)의 표면에 균일한 복수개의 홈(50)을 형성할 수 있다.
그리고, 층간 절연막(3)의 접촉홀(7)과 배선 절연막(5)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 금속 박막을 필링시켜야 한다. 이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그런데, 베리어 금속막(9)은 저항력(resistivity)이 크기 때문에 EPD 금속 박막의 증착 공정에서 박막 표면에 원활한 전자 공급을 위하여 도 6에 도시된 바와 같이, 베리어 금속막(9) 상부에 CVD(chemical vapor deposition)에 의해 금속 씨드(seed)막(10)을 수백 Å의 두께로 증착시킨다.
그 다음 도 7에 도시한 바와 같이, EPD 공정을 이용하여 층간 절연막(3)의 접촉홀(7)과 배선 절연막(5)의 트렌치에 금속 박막(11)을 필링시킨다. 그리고, CMP(chemical mechanical polishing) 공정에 의해 배선 절연막(5) 상부의 금속 박막(11)과 금속 씨드막(10), 베리어 금속막(9)을 연마하여 제거함으로써 반도체 소자의 금속 배선을 완성한다. 이러한 금속 배선 및 금속 씨드막은 구리 배선 및 구리 씨드막인 것이 바람직하다.
한편, 제1 식각 정지막만이 형성된 싱글 다마신(single damascene) 공정에서도 스퍼터링 공정에 의해 베리어 금속막에 복수개의 홈(50)을 형성함으로써 베리어 금속막과 금속 박막간의 접착률을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실 시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선의 형성 방법은 스퍼터링 공정에 의해 베리어 금속막에 복수개의 홈을 형성함으로써 베리어 금속막과 금속 박막간의 접촉면적을 증가시켜 접착률을 향상시킬 수 있다는 장점이 있다.
또한, 베리어 금속막에 복수개의 홈을 형성함으로써 후속 진행하는 CMP 공정 등의 마찰에 의해 발생할 수 있는 금속 배선의 들뜸 현상을 감소시킬 수 있어서 반도체 소자의 전기적 특성을 향상시킬 수 있는 장점이 있다.

Claims (7)

  1. 소정의 하부 구조를 가지는 반도체 기판 위에 제1 식각 정지막, 층간 절연막, 제2 식각 정지막 및 배선 절연막을 적층하는 단계,
    상기 배선 절연막 위에 접촉홀 패턴을 형성하는 단계,
    상기 접촉홀 패턴을 마스크로 하여 노출된 상기 배선 절연막, 제2 식각 정지막, 층간 절연막을 식각하여 접촉홀을 형성하는 단계,
    상기 접촉홀 패턴을 제거한 후, 상기 배선 절연막 위에 트렌치 패턴을 형성하는 단계,
    상기 트렌치 패턴을 마스크로 하여 노출된 상기 배선 절연막을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 패턴을 제거한 후, 노출된 상기 제1 식각 정지막과 제2 식각 정지막을 제거하는 단계,
    상기 접촉홀과 트렌치의 내벽 및 상기 하부 구조 위에 베리어 금속막을 증착하는 단계,
    스퍼터링 공정에 의해 상기 베리어 금속막에 복수개의 홈을 형성하는 단계,
    상기 베리어 금속막 위에 금속 씨드막을 증착하는 단계,
    상기 접촉홀과 트렌치에 금속 박막을 증착하는 단계,
    화학적 금속적 연마 공정에 의해 상기 배선 절연막 위의 금속 박막, 금속 씨드막 및 베리어 금속막을 제거하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 베리어 금속막은 Ta, TaN, Ti, TiN, WN 중의 어느 하나인 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에서,
    상기 금속 박막 및 금속 씨드막은 구리인 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에서,
    상기 스퍼터링 공정은 0 내지 1 KW 의 플라즈마 발생 전력과 1 내지 500W의 기판 바이어스를 인가하는 반도체 소자의 금속 배선 형성 방법.
  5. 제4항에서,
    상기 스퍼터링 공정은 0.5 내지 5 mtorr 의 압력 하에서 실시하며, N2 를 0 내지 5000 sccm 유입시키는 반도체 소자의 금속 배선 형성 방법.
  6. 제5항에서,
    상기 스퍼터링 공정은 상기 N2 에 불활성 기체를 첨가하여 혼합 기체를 형성하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에서,
    상기 불활성 기체는 He, Ne 또는 Ar 중의 어느 하나인 반도체 소자의 금속 배선 형성 방법.
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