KR100443513B1 - 구리 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 구리의 표면 이동을 억제시키면서 캡핑막에 의한 RC 딜레이의 증가를 방지할 수 있는 구리 금속배선 형성방법을 개시하며, 개시된 본 발명의 방법은, 소정의 하부패턴이 구비된 반도체 기판 상에 소정의 하부패턴이 구비된 반도체 기판 상에 제1식각정지막, 제1절연막, 제2식각정지막 및 제2절연막의 적층막으로 이루어진 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 하드마스크막을 증착하는 단계와, 상기 하드마스크막 및 층간절연막의 소정 부분을 식각하여 상기 기판을 노출시키는 비아홀 및 금속배선 영역을 한정하는 트렌치를 형성하는 단계와, 상기 비아홀 및 트렌치가 매립되도록 상기 비아홀 및 트렌치 표면과 하드마스크막 상에 차례로 확산방지막과 구리막을 증착하는 단계와, 상기 하드마스크막이 노출될 때까지 상기 구리막 및 확산방지막을 과도 연마하여 리세스된 구리 금속배선을 형성하는 단계와, 상기 리세스된 구리 금속배선 상에 선택적으로 캡핑 금속막을 증착하는 단계를 포함한다. 여기서, 상기 하드마스크막은 SiN 또는 SiC를 50∼700Å의 두께로 증착하여 형성하며, 상기 구리 금속배선의 표면이 200∼1,000Å 리세스되게 형성하고, 상기 캡핑 금속막으로서 텅스텐막을 이용한다.
Description
본 발명은 구리 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 구리의표면 이동을 억제시키면서 캡핑막(capping layer)에 의한 RC 딜레이 증가를 방지할 수 있는 구리 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, 금속배선은 RIE(Reaction Ion Etching) 공정, 즉, 금속막 상에 마스크 패턴을 형성한 후, RIE 공정으로 상기 금속막을 직접 식각하는 방법으로 형성되어져 왔다. 그런데, 상기 RIE 공정을 이용한 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 어려운 문제점이 있는 바, 새로운 방식의 금속배선 공정이 필요하게 되었다.
그 하나의 방법으로서, 다마신(Damascene) 공정이 제안되었다. 상기 다마신 공정은 RIE 공정에 의한 금속배선 형성방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있기 때문에 반도체 소자의 고집적화 추세에서 그 이용이 확대되리라 예상된다. 특히, 금속배선의 재질이 기존의 알루미늄에서 텅스텐 또는 구리로 변경되는 추세에서, 기존의 식각 공정으로는 구리막의 식각 매우 어렵기 때문에 상기 다마신 공정의 적용은 필수가 될 것으로 예상된다.
도 1은 종래의 다마신 공정을 이용하여 형성된 금속배선을 도시한 단면도로서, 이를 참조하여 그 형성방법을 설명하면 다음과 같다.
먼저, 소정의 하부패턴들(도시안됨)이 형성된 반도체 기판(1) 상에 층간절연막(2)을 형성한다. 그런다음, 2회의 마스킹 및 식각 공정을 수행하여 상기 층간절연막(2) 내에 금속배선용 비아홀(3)을 포함한 금속배선 형성 영역을 한정하는 트렌치(4)를 형성한다.
다음으로, 상기 비아홀(3) 및 트렌치(4)의 내벽과 층간절연막(2) 상에 확산방지막(5)을 증착한 후, 상기 확산방지막(5) 상에 상기 트렌치(4) 및 비아홀(3)이 완전 매립되도록 구리막을 증착한 상태에서, 상기 층간절연막(2)이 노출되도록 상기 구리막 및 확산방지막(5)을 CMP(Chemical Mechanical Polishing) 공정으로 연마하여 상기 비아홀(3) 및 트렌치(4) 내에 구리 금속배선(6)을 형성한다.
그 다음, 구리 금속배선(6) 상측 방향으로의 구리 확산을 방지하기 위해 상기 구리 금속배선(6) 및 층간절연막(2) 상에 SiN 또는 SiC막으로된 캡핑막(cappong layer : 7)을 증착한다. 여기서, 상기 캡핑막(7)의 두께는 구리 확산을 방지하기 위해 일정 두께 이상이 필요하며, 통상의 경우, 300Å 이상을 증착한다.
그러나, 종래 기술에 따른 구리 금속배선 형성방법은 다음과 같은 문제점을 갖는다.
첫째, 전술한 바와 같이, 캡핑막은 구리 확산을 방지하기 위해 300Å 이상의 두께로 증착해야 하는데, 이러한 캡핑막이 층간절연막의 유전상수(k)를 증가시킴으로써 기생 캐패시턴스를 증가하게 되고, 이로 인해, RC 딜레이가 증가되어 소자의 동작 속도가 저하된다.
둘째, 구리막에 대한 CMP를 수행할 때, 층간절연막의 손상(damage)이 일어나게 되면, 도 1에 도시된 바와 같이, 캡핑 산화막(7)이 형성된 이후에 상기 층간절연막(2)과 캡핑막(7)의 계면을 따라 구리가 표면 이동함으로써, 금속배선의 누설 전류가 상승되고, 이로 인해, 소자의 전기적 특성이 저하된다.
셋째, 7층 이상의 다층금속배선 구조의 경우에는 CMP시에 디싱(dishing) 현상이 일어남으로써, 상기 디싱에 의한 단차로 인해 후속 공정에서의 포토 및 식각 공정의 어려움이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 캡핑막에 의한 RC 딜레이 증가를 방지할 수 있는 구리 금속배선 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 구리의 표면 이동을 억제시킬 수 있는 구리 금속배선 형성방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 CMP 공정시의 디싱 발생에 기인하는 공정 상의 어려움을 해결할 수 있는 구리 금속배선 형성방법을 제공함에 그 또 다른 목적이 있다.
도 1은 종래 기술에 따라 형성된 구리 금속배선에서의 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 제1식각정지막
23 : 제1절연막 24 : 제2식각정지막
25 : 제2절연막 26 : 하드마스크막
27 : 콘택홀 28 : 트렌치
29 : 확산방지막 30 : 금속막
30a : 구리 금속배선 31 : 텅스텐막
상기와 같은 목적을 달성하기 위한 본 발명의 구리 금속배선 형성방법은, 소정의 하부패턴이 구비된 반도체 기판 상에 제1식각정지막, 제1절연막, 제2식각정지막 및 제2절연막의 적층막으로 이루어진 층간절연막을 형성하는 단계; 상기 층간절연막 상에 하드마스크막을 증착하는 단계; 상기 하드마스크막 및 층간절연막의 소정 부분을 식각하여, 상기 기판을 노출시키는 비아홀 및 금속배선 영역을 한정하는 트렌치를 형성하는 단계; 상기 비아홀 및 트렌치가 매립되도록 상기 비아홀 및 트렌치 표면과 하드마스크막 상에 차례로 확산방지막과 구리막을 증착하는 단계; 상기 하드마스크막이 노출될 때까지 상기 구리막 및 확산방지막을 과도 연마하여 리세스된 구리 금속배선을 형성하는 단계; 및 상기 리세스된 구리 금속배선 상에 선택적으로 캡핑 금속막을 증착하는 단계를 포함한다.
여기서, 상기 하드마스크막은 SiN, SiON, SiCO 또는 SiC를 50∼700Å의 두께로 증착하여 형성한다. 또한, 상기 구리 금속배선은 200∼1,000Å 리세스되게 형성한다. 게다가, 상기 캡핑 금속막은 텅스텐막으로 형성한다.
본 발명에 따르면, 캡핑막으로서 절연막이 아닌 금속막을 형성하기 때문에 RC 딜레이의 증가를 억제시킬 수 있으며, 또한, 구리 금속배선의 표면이 층간절연막의 표면 보다 낮도록 하는 것에 의해 구리의 표면 이동을 억제시킬 수 있고, 게다가, 하드마스크막의 적용을 통해 CMP 공정시의 디싱 발생을 억제시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 구리 금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소정의 하부패턴들(도시안됨)이 형성된 반도체 기판(21) 상에 제1식각정지막(22), 제1절연막(23), 제2식각정지막(24) 및 제2절연막(25)을 차례로 형성하여 상기 적층막으로 이루어진 층간절연막을 형성한다. 그런다음, 상기 제2절연막(25) 상에 하드마스크막(26)을 형성한다. 여기서, 상기 제1 및 제2절연막(23, 25)은, 예컨데, 산화막 재질로 형성하며, 상기 제1 및 제2식각정지막(22, 24)은 산화막과의 식각선택비가 우수한 재질, 예컨데, 질화막 재질로 형성한다. 또한, 상기 하드마스크막(26)은 통상의 증착 방식에 따라 SiN, SiON, SiCO 또는 SiC를 50∼700Å의 두께로 증착하여 형성한다.
도 2b를 참조하면, 하드마스크막(26) 상에 공지의 포토리소그라피 공정을 통해, 예컨데, 금속배선 영역을 한정하는 제1감광막 패턴(도시안됨)을 형성하고, 이 제1감광막 패턴을 이용해서 하드마스크막(26)을 식각한 후, 연이어,제2식각정지막(24)이 노출될 때까지 제2절연막(26)을 식각하여 금속배선 영역을 한정하는 트렌치(27)를 형성한다. 그런다음, 상기 제1감광막 패턴을 제거한 상태에서, 결과물 상에 포토리소그라피 공정을 통해 콘택 영역을 한정하는 제2감광막 패턴(도시안됨)을 형성하고, 이 제2감광막 패턴을 이용해서 노출된 제2식각정지막 부분과 그 하부의 제1절연막 부분 및 제1식각정지막 부분을 차례로 식각하여 기판(21)의 일부분을 노출시키는 비아홀(28)을 형성한다. 그리고나서, 상기 트렌치(27) 및 비아홀(28) 표면과 상기 하드마스크막(26) 상에 확산방지막(29)를 증착하고, 이어, 상기 확산방지막(29) 상에 비아홀(27) 및 트렌치(28)가 완전 매립되도록 두껍게 구리막(30)을 증착한다.
여기서, 상기 확산방지막(29)은 100∼500Å의 두께로 증착한다. 상기 구리막(30)의 증착시에는 구리 씨드막(seed layer)을 300∼1,500Å 정도의 두께로 증착한 후, 전기도금 공정을 통해 소망하는 두께의 구리막을 증착한다. 또한, 상기 구리막(30)의 증착 후에는 열공정을 수행하여 비정질 상태로 증착된 구리막을 결정화시킨다.
도 2c를 참조하면, 하드마스크막(26)이 노출될 때까지 상기 구리막과 확산방지막을 CMP 공정으로 연마하여, 상기 비아홀(28) 및 트렌치(27) 내에 구리 금속배선(30a)을 형성한다. 이때, 상기 CMP 공정은 구리막의 과도(over) 연마가 이루어지도록 수행하며, 이 결과로, 구리 금속배선(30a)의 표면은 하드마스크막(26)의 표면으로부터 200∼1,000Å 정도 리세스(recess)된다.
여기서, 상기 CMP 공정시, 제2절연막(25)의 표면은 하드마스크막(26)에 의해보호되기 때문에 상기 제2절연막(25)의 표면 손상(damage), 예컨데, 디싱이 일어나지 않게 되며, 따라서, 제2절연막의 표면 손상에 기인하는 후속 공정의 어려움 발생을 초래되지 않는다.
도 2d를 참조하면, 캡핑막으로서 종래의 SiN 또는 SiC와 같은 절연막이 아닌 텅스텐막(31)을 표면이 리세스된 구리 금속배선(30a) 상에만 CVD 방식에 따라 선택적으로 증착한다. 이때, 상기 텅스텐막(31)은 WF6, SiH4 및 H2 등의 가스를 이용하여 150∼400℃의 온도 및 0.01∼50Torr의 압력과 상기 WF6의 유량을 1∼100sccm, SiH4의 유량을 1∼100sccm, H2의 유량을 10∼2000sccm으로 하는 공정 조건에서 200∼1,000Å의 두께로 증착한다.
여기서, 종래의 구리 금속배선 구조에서는 캡핑막으로서 절연막을 이용하기 때문에 이러한 절연막이 층간절연막의 유전상수 값을 상승시켜 RC 딜레이의 증가를 초래하게 되지만, 본 발명의 구리 금속배선 구조에서는 캡핑막으로서 절연막이 아닌 금속막이 이용되기 때문에 금속막의 두께가 증가하고 상기한 RC 딜레이의 증가는 초래되지 않으며, 따라서, 금속배선의 신뢰성을 확보할 수 있게 된다.
또한, 본 발명의 구리 금속배선(30a)은 그 표면이 트렌치 내에서 리세스되고, 아울러, 리세스된 구리 금속배선(30a) 상에 캡핑막으로서 텅스텐막(31)이 선택적으로 증착되기 때문에, 종래의 구조에서 층간절연막의 표면 손상에 기인하여 구리 금속배선과 캡핑막의 경계를 따라 구리 확산이 일어나는 현상은 본 발명의 구조에서는 발생되지 않는다.
한편, 상기 텅스텐막(31)은 CVD 방식에 따라 증착하였지만, CVD 방식이 아닌, 무전해질 도금 방식으로 증착하는 것도 가능하다.
이후, 공지의 후속 공정을 순차로 수행하여 다층금속배선 구조를 갖는 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 구리 확산을 방지하기 위한 캡핑막을 금속막으로 형성하기 때문에 층간절연막의 유전상수 값의 증가에 기인하는 RC 딜레이의 증가를 억제시킬 수 있으며, 따라서, 소자의 전기적 특성 저하를 방지할 수 있다.
또한, 본 발명은 구리 금속배선이 층간절연막 보다 낮은 표면을 갖도록 함으로써, 구리의 표면 이동을 억제시킬 수 있다.
게다가, 본 발명은 제2절연막 상에 하드마스크막을 형성하기 때문에 CMP 공정시에 상기 제2절연막의 표면에 디싱이 발생되는 것을 방지할 수 있으며, 이에 따라, 후속 공정들의 공정 마진을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 소정의 하부패턴이 구비된 반도체 기판 상에 제1식각정지막, 제1절연막, 제2식각정지막 및 제2절연막의 적층막으로 이루어진 층간절연막을 형성하는 단계;상기 층간절연막 상에 하드마스크막을 증착하는 단계;상기 하드마스크막 및 층간절연막의 소정 부분을 식각하여, 상기 기판을 노출시키는 비아홀 및 금속배선 영역을 한정하는 트렌치를 형성하는 단계;상기 비아홀 및 트렌치가 매립되도록 상기 비아홀 및 트렌치 표면과 하드마스크막 상에 차례로 확산방지막과 구리막을 증착하는 단계;상기 하드마스크막이 노출될 때까지 상기 구리막 및 확산방지막을 과도 연마하여 리세스된 구리 금속배선을 형성하는 단계; 및상기 리세스된 구리 금속배선 상에 선택적으로 캡핑 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 구리 금속배선 형성방법.
- 삭제
- 제 1 항에 있어서, 상기 하드마스크막은 SiN, SiON, SiCO 및 SiC로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 구리 금속배선 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 하드마스크막은 50∼700Å의 두께로 증착하는 것을 특징으로 하는 구리 금속배선 형성방법.
- 제 1 항에 있어서, 상기 구리 금속배선은 200∼1,000Å 리세스되게 형성하는 것을 특징으로 하는 구리 금속배선 형성방법.
- 제 1 항에 있어서, 상기 캡핑 금속막은 텅스텐막인 것을 특징으로 하는 구리 금속배선 형성방법.
- 제 6 항에 있어서, 상기 텅스텐막은 WF6, SiH4 및 H2 등의 가스를 이용하여 150∼400℃의 온도 및 0.01∼50Torr의 압력과 상기 WF6의 유량을 1∼100sccm, SiH4의 유량을 1∼100sccm, H2의 유량을 10∼2000sccm으로 하는 공정 조건에서 200∼1,000Å의 두께로 증착하는 것을 특징으로 하는 구리 금속배선 형성방법.
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