KR20150116137A - 자기정렬된 보호막으로 캡핑된 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

자기정렬된 보호막으로 캡핑된 관통전극을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 집적회로가 배치된 반도체 기판, 상기 반도체 기판 상에 제공되어 상기 집적회로를 덮는 층간절연막, 상기 층간절연막 상에 제공되고 상기 집적회로와 전기적으로 연결된 적어도 하나의 금속배선이 포함된 금속간절연막, 그리고 상기 층간절연막 및 상기 반도체 기판을 수직 관통하여 상기 적어도 하나의 금속배선과 전기적으로 연결된 관통전극을 포함한다. 상기 적어도 하나의 금속배선을 향해 바라보는 상기 관통전극의 상단부는 상기 관통전극의 구성 성분이 상기 관통전극을 벗어나 이동하는 것을 방해하는 그리고 상기 관통전극에 자기정렬된 제1 보호막으로 캡핑될 수 있다.

Description

자기정렬된 보호막으로 캡핑된 관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICODUCTOR DEVICE HAVING THROUGH ELEECTRODE CAPPED BY SELF-ALIGNED PROTECTIVE LAYER}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 기판을 관통하는 관통전극이 제안된 바 있었다. 관통전극은 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더범프에 비해 빠른 전송 속도를 구현할 수 있다. 반도체 소자의 전기적 특성 향상을 위해 관통전극을 형성하는 새로운 공정 및 구조의 필요성이 있다 할 것이다.
본 발명의 종래 기술에서의 요구에 부응하기 위해 안출된 것으로, 본 발명의 목적은 관통전극에 의해 발생될 수 있는 전기적 불량을 없앨 수 있는 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법은 관통전극의 상단을 자기정렬된 보호막으로 캡핑하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 관통전극을 갖는 반도체 소자는: 집적회로가 배치된 반도체 기판: 상기 반도체 기판 상에 제공되어 상기 집적회로를 덮는 층간절연막; 상기 층간절연막 상에 제공되고, 상기 집적회로와 전기적으로 연결된 적어도 하나의 금속배선이 포함된 금속간절연막; 그리고 상기 층간절연막 및 상기 반도체 기판을 수직 관통하여 상기 적어도 하나의 금속배선과 전기적으로 연결된 관통전극을 포함하고, 상기 적어도 하나의 금속배선을 향해 바라보는 상기 관통전극의 상단부는 상기 관통전극의 구성 성분이 상기 관통전극을 벗어나 이동하는 것을 방해하는 그리고 상기 관통전극에 자기정렬된 제1 보호막으로 캡핑될 수 있다.
일 실시예의 소자에 있어서, 상기 적어도 하나의 금속배선은: 상기 층간절연막 상에 제공되어 상기 관통전극과 연결된 제1 금속배선; 그리고 상기 제1 금속배선 상에 제공되어 상기 제1 금속배선과 연결된 제2 금속배선을 포함하고, 상기 제1 보호막은 상기 관통전극의 상단부 상에 제한적으로 제공되고 상기 층간절연막 상에는 제공되지 않을 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선은 상기 제1 보호막과 연결될 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선은 상기 제1 보호막을 관통하여 상기 관통전극의 상단부에 연결될 수 있다.
일 실시예의 소자에 있어서, 상기 제1 보호막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제1 보호막 상에 제공되고 상기 관통전극 혹은 상기 제1 보호막에 자기정렬된 제2 보호막을 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 적어도 하나의 금속배선은: 상기 층간절연막 상에 제공되어 상기 관통전극과 연결된 제1 금속배선; 그리고 상기 제1 금속배선 상에 제공되어 상기 제1 금속배선과 연결된 제2 금속배선을 포함하고, 상기 제2 보호막은 상기 제1 보호막 상에 제한적으로 제공되고 상기 층간절연막 상에는 제공되지 않을 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선은 상기 제2 보호막을 관통하여 상기 제1 보호막에 연결될 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선은 상기 제2 보호막을 관통하고 상기 제1 보호막을 더 관통하여 상기 관통전극의 상단부에 연결될 수 있다.
일 실시예의 소자에 있어서, 상기 제2 보호막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 가지며, 상기 제1 보호막의 상면은 상기 층간절연막의 상면에 비해 낮은 레벨을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극은 구리를 포함하고, 상기 제1 보호막은 구리-실리콘의 조합을 포함하고, 상기 제2 보호막은 상기 구리-실리콘의 조합에 질소가 포함될 수 있다.
일 실시예의 소자에 있어서, 상기 제1 보호막은 상기 관통전극을 구성하는 금속을 포함하는 전도체이고, 상기 제2 보호막은 상기 금속을 포함하는 절연체일 수 있다.
일 실시예의 소자에 있어서, 상기 적어도 하나의 금속배선은: 상기 층간절연막 상에 제공되어 상기 관통전극과 연결된 제1 금속배선; 그리고 상기 제1 금속배선 상에 제공되어 상기 제1 금속배선과 연결된 제2 금속배선을 포함하고, 상기 금속간절연막은: 상기 층간절연막 상에 제공되어 상기 제1 금속배선을 매립하는 제1 절연막; 상기 제1 절연막 상에 제공되어 상기 제2 금속배선을 매립하는 제2 절연막; 그리고 상기 제1 절연막과 상기 제2 절연막 사이에 제공되어 상기 제1 금속배선을 덮는 캡핑막을 포함하고, 상기 층간절연막 상에는 상기 캡핑막이 제공되지 않을 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 관통전극을 갖는 반도체 소자의 제조방법은: 집적회로가 형성된 반도체 기판을 제공하고; 상기 반도체 기판 상에 상기 집적회로를 덮는 층간절연막을 형성하고; 상기 층간절연막 및 상기 반도체 기판을 관통하며 노출된 상면을 갖는 관통전극을 형성하고; 상기 관통전극의 노출된 상면에 제1 반응가스를 제공하여, 상기 관통전극의 노출된 상면을 포함하는 상기 관통전극의 상단부를 상기 관통전극에 자기정렬된 제1 보호막으로 형성하고; 그리고 상기 층간절연막 상에 상기 관통전극과 전기적으로 연결되는 금속배선이 매립된 금속간절연막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제1 반응가스를 제공하기 이전에, 상기 관통전극의 노출된 상면을 플라즈마 세정하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제1 반응가스를 제공하는 것은: 상기 관통전극의 노출된 상면에 실레인(SiH4)을 제공하여 상기 관통전극을 구성하는 금속과 상기 실레인(SiH4)을 반응시키는 것을 포함하고; 상기 제1 보호막을 형성하는 것은: 상기 관통전극을 구성하는 금속과 상기 실레인(SiH4)과의 반응으로 상기 관통전극의 상단부를 상기 관통전극의 금속과 실리콘(Si)의 조합을 포함하는 도전막으로 변경시키는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 도전막은 상기 관통전극 내에 형성되어 상기 층간절연막의 상면으로 확장되지 아니하고, 상기 도전막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 가질 수 있다.
일 실시예의 방법에 있어서, 상기 제1 보호막의 노출된 상면에 제2 반응가스를 제공하여, 상기 제1 보호막의 노출된 상면을 포함하는 상기 제1 보호막의 상단부를 상기 관통전극에 정렬된 제2 보호막으로 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제2 반응가스를 제공하는 것은: 상기 제1 보호막의 노출된 상면에 암모니아(NH3) 제공하여 상기 제1 보호막을 구성하는 금속과 상기 암모니아(NH3)를 반응시키는 것을 포함하고; 상기 제2 보호막을 형성하는 것은: 상기 제1 보호막의 금속과 상기 암모니아(NH3)와의 반응으로 상기 제1 보호막의 상단부를 상기 제1 보호막의 금속과 질소(N)의 조합을 포함하는 절연막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 절연막은 상기 제1 보호막 내에 형성되어 상기 층간절연막의 상면으로 확장되지 아니하고, 상기 절연막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 가지며, 상기 제1 보호막의 상면은 상기 층간절연막의 상면보다 낮은 레벨을 가질 수 있다.
본 발명에 의하면, 관통전극의 상단이 자기정렬된 보호막으로 캡핑되어 있어 관통전극의 금속 성분의 이동으로 인해 발생될 수 있는 전기적 불량을 없앨 수 있다. 이에 따라 전기적 특성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1j는 도 1i의 일부를 도시한 단면도이다.
도 1k는 도 1j의 변형예를 도시한 단면도이다.
도 1l은 도 1j의 다른 변형예를 도시한 단면도이다.
도 1m은 도 1j의 또 다른 변형예를 도시한 단면도이다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 보호막의 형성방법을 도시한 단면도들이다.
도 2c는 도 2b의 변형예를 도시한 단면도이다.
도 2e는 도 2d의 변형예를 도시한 단면도이다.
도 2f는 본 발명의 다른 실시예에 따른 보호막의 형성방법을 도시한 단면도이다.
도 2g는 도 2f의 일부를 확대 도시한 단면도이다.
도 3a 및 3b, 도 4a 및 4b, 도 5a 및 5b, 그리고 도 6a 및 6b는 도 1i의 변형예들을 도시한 단면도들이다.
도 3b, 4b, 5b 및 6b는 도 3a, 4a, 5a 및 6a의 일부를 각각 도시한 단면도들이다.
도 7a 내지 7h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 8b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 자기정렬된 보호막으로 캡핑된 관통전극을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(실시예)
도 1a 내지 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 1j는 도 1i의 일부를 도시한 단면도이다. 도 1k 내지 1m은 도 1j의 변형예들을 도시한 단면도들이다. 도 2a 내지 2e는 본 발명의 일 실시예에 따른 보호막의 형성방법을 도시한 단면도들이다. 도 2c는 도 2b의 변형예를 도시한 단면도이고, 도 2e는 도 2d의 변형예를 도시한 단면도이다. 도 2f는 본 발명의 일 실시예에 따른 보호막의 형성방법을 도시한 단면도이다. 도 2g는 도 2f의 일부를 확대 도시한 단면도이다.
도 1a를 참조하면, 서로 대면하는 상면(100a)과 하면(100b)을 갖는 반도체 기판(100)을 제공할 수 있다. 반도체 기판(100)의 상면(100a) 상에 집적회로(111)를 포함하는 층간절연막(110: ILD)을 형성할 수 있다. 반도체 기판(100)은 실리콘과 같은 반도체를 포함하는 웨이퍼일 수 있다. 집적회로(111)는 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 층간절연막(110)은 실리콘산화막이나 실리콘질화막, 가령 화학기상증착으로 형성된 테트라에틸오르쏘실리케이트 산화막(TEOS Oxide)을 포함할 수 있다.
도 1b를 참조하면, 층간절연막(110) 상에 마스크막(80)을 형성하고, 마스크막(80)을 이용한 식각 공정으로 비아홀(101)을 형성할 수 있다. 예컨대, 마스크막(80)은 포토레지스트(PR)의 도포 및 패터닝으로 형성할 수 있다. 비아홀(101)은 마스크막(80)을 이용한 건식 식각 공정으로 층간절연막(110) 및 반도체 기판(100)을 패터닝하므로써 형성할 수 있다. 비아홀(101)은 반도체 기판(100)의 하면(100b)에 이르지 않을 수 있다. 마스크막(80)은 애싱 공정으로 제거할 수 있다.
도 1c를 참조하면, 화학기상증착 공정으로 실리콘산화막을 증착하여 비아홀(101)의 내벽과 층간절연막(110)의 상면을 덮는 절연막(140a)을 형성할 수 있다. 그리고 반도체 기판(100) 상에 도전막(155a)을 형성하여 비아홀(101)을 채울 수 있다. 절연막(140a)은 SACVD(sub-atmosheric chemical vapor deposition)를 이용한 HARP(high-aspect-ration process) 옥사이드를 증착하여 형성할 수 있다. 도전막(155a)은 폴리실리콘, 구리, 텅스텐, 알루미늄 등을 증착하거나 도금하여 형성할 수 있다.
도전막(155a)을 구리 혹은 구리를 포함하는 도전체로 형성할 경우 구리의 확산을 저지할 수 있는 금속막(151a)을 절연막(140a) 상에 더 형성할 수 있다. 금속막(151a)은 타이타늄(Ti), 타이타늄질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 탄탈륨질화물(TaN), 니켈(Ni), 텅스텐(W), 텅스텐나이트라이드(WN), 혹은 이들의 조합을 포함하는 금속을 증착하여 절연막(140a)을 따라 연장되는 형태로 형성할 수 있다.
도전막(155a)을 형성한 이후에, 평탄화 공정으로 층간절연막(110)을 노출시킬 수 있다. 일례에 따르면, 층간절연막(110)이 노출될 때까지 화학기계적 연마 공정을 진행할 수 있다.
도 1d를 참조하면, 상기 평탄화 공정에 의해 절연막(140a)은 비아절연막(140)으로 형성되고, 도전막(155a)은 관통전극(155)으로 형성될 수 있다. 관통전극(155)은 층간절연막(110)을 완전히 관통하며 반도체 기판(100)을 부분적으로 관통할 수 있다. 비아절연막(140)은 관통전극(155)의 측면과 하면을 둘러싸는 컵 형태를 가질 수 있다. 금속막(151a)을 더 형성한 경우, 상기 평탄화 공정에 의해 금속막(151a)은 관통전극(155)을 이루는 성분(예: Cu)이 반도체 기판(100)이나 집적회로(111)로 확산하는 것을 방지하는 배리어막(151)으로 형성될 수 있다.
도 1e를 참조하면, 관통전극(155) 상에 제1 보호막(191)을 형성하고, 층간절연막(110)과 제1 보호막(191)을 덮는 저유전절연막(123)을 형성할 수 있다. 저유전절연막(123)은 실리콘다이옥사이드(SiO2)에 비해 낮은 유전상수(예: 1.8 내지 3.5 이하)를 갖는 저유전상수 혹은 초저유전상수 절연체(Low-k or Ultra low-k dielectric)를 포함할 수 있다. 가령 저유전절연막(123)은 불소 도핑 SiO2(fluorine-doped silicon dioxide), 탄소 도핑 SiO2(carbon-doped silicon dioxide), 다공성 SiO2(porous silicon dioxide), HSG(hydrogen silsesquioxane)이나 MSG(methylsilsesquioxane)과 같은 실리콘계열의 폴리머 절연체(silicone based polymeric dielectric), 폴리이미드와 같은 유기 폴리머 절연체(organic polymeric dielectric), SiCOH, Dow Chemical 사(社)로부터 입수 가능한 SiLKTM, ASM 사(社)로부터 입수 가능한 AURORATM 등을 포함할 수 있다.
선택적으로, 제1 보호막(191) 상에 제2 보호막(192)을 더 형성할 수 있다. 제1 보호막(191)은 전도성 물질을 제2 보호막(192)은 절연성 물질을 자기정렬적으로 증착하여 형성할 수 있다. 다른 예로, 제2 보호막(192)을 형성하지 아니하고 제1 보호막(191)을 전도성 혹은 절연성 물질로 형성할 수 있다. 이에 대해선 도 2a 내지 2g를 참조하여 상설한다.
도 2a를 참조하면, 선택적으로 세정 공정을 진행할 수 있다. 일례로, 도 1c 및 1d를 참조하여 설명한 화학기계적 연마 공정에 의해 노출된 관통전극(155)의 표면에 생성된 산화막(예: CuO) 등과 같은 파티클(50)을 제거할 수 있다. 세정 공정은 가령 자외선/오존 플라즈마(UV/O3 Plasma), 산소 플라즈마(O2 Plasma), 수소 플라즈마(H2 Plasma), 아르곤 플라즈마(Ar Plasma), 혹은 이들의 조합을 포함하는 플라즈마 세정을 채택할 수 있다. 일례로, 수소 플라즈마(H2 Plasma)를 이용하여 파티클(50)을 제거할 수 있다.
도 2b를 참조하면, 관통전극(155)을 덮는 제1 보호막(191)을 형성할 수 있다. 제1 보호막(191)은 관통전극(155)의 성분(예: Cu)이 관통전극(155)을 벗어나 이동하는 것을 방해할 수 있고 관통전극(155)의 비저항 감소를 야기하지 않을 수 있는 전도성 물질로 형성될 수 있다.
가령, 기판(100)에 SiH4, GeH4, PH3, B2H6, AsH3, CxHy 등과 같은 제1 반응가스를 제공하여 관통전극(155)의 상단을 Cu-Si, Cu-Ge, Cu-P, Cu-B, Cu-As, Cu-C 등으로 변경시킬 수 있다. 일례에 따르면, 관통전극(155)을 구리(Cu)로 형성한 경우, 실레인(SiH4)을 기판(100)에 제공하여 관통전극(155)의 상단을 CuSix를 포함하는 제1 보호막(191)으로 형성할 수 있다. 제1 보호막(191)은 증착 공정(예: PECVD)을 이용하여 형성할 수 있다. 본 실시예에 따르면, 제1 반응가스는 관통전극(155)의 금속 성분과 화학반응하므로써 관통전극(155)의 노출된 상단이 제1 보호막(191)으로 형성될 수 있다. 다시 말해, 관통전극(155)에 자기정렬적인 제1 보호막(191)이 형성될 수 있다. 제1 보호막(191)은 관통전극(155)의 노출된 상단에 제한적으로 형성될 수 있으므로 층간절연막(110)의 상면(110s) 위로 돌출되지 않을 수 있다. 다른 예로, 도 2c에 도시된 바와 같이 제1 보호막(191)은 층간절연막(110)의 상면(110s) 위로 돌출될 수 있다.
도 2d를 참조하면, 선택적으로 제1 보호막(191) 상에 제2 보호막(192)을 더 형성할 수 있다. 가령, 제1 보호막(191)이 형성된 기판(100)에 N2, NH3, CxHy 등과 같은 제2 반응가스를 제공하여 제1 보호막(191)의 상단을 제2 반응가스의 성분이 포함된 제2 보호막(192)으로 변경할 수 있다.
일례에 따르면, 암모니아(NH3)를 기판(100)에 제공하여 제1 보호막(191)의 상단을 CuSixNy을 포함하는 제2 보호막(192)으로 형성할 수 있다. 제2 보호막(192)은 증착 공정(예: PECVD)을 이용하여 형성할 수 있다. 제2 반응가스는 제1 보호막(191)의 금속 성분과 화학반응하므로써 제1 보호막(191) 혹은 관통전극(155)에 자기정렬적인 제2 보호막(192)이 형성될 수 있다. 제2 보호막(192)은 제1 보호막(191)의 상단에 제한적으로 형성될 수 있으므로 층간절연막(110)의 상면(110s) 위로 돌출되지 않을 수 있다.
다른 예로, 도 2e에 도시된 것처럼 제2 보호막(192)은 층간절연막(110)의 상면(110s) 위로 돌출될 수 있다. 도 2d 혹은 2e에서 알 수 있듯이, 제2 보호막(192)이 더 형성된 경우, 제1 보호막(191)의 상면은 층간절연막(110)의 상면(110s)보다 아래에 있을 수 있다.
파티클(50)을 제거하는 세정 공정과, 제1 보호막(191)의 형성 공정과, 그리고 제2 보호막(192)의 형성 공정은 하나의 공정 챔버에서 실질적으로 동일한 공정온도(예: 200℃ 내지 300℃)에서 인시튜로 진행하거나 혹은 각각 별개의 공정 챔버에서 실질적으로 동일하거나 상이한 공정온도에서 진행될 수 있다.
다른 예로서, 도 2f에 도시된 것처럼, 무전해 코발트 처리(Electroless Co treatment) 혹은 자기정렬 모노머 처리(Self-aligned monomer treatment)를 이용하여 관통전극(155)을 선택적으로 덮는 제1 보호막(191)을 형성할 수 있다. 제1 보호막(191)은 층간절연막(110)의 상면(110s) 위로 돌출될 수 있다.
무전해 코발트 처리의 일례로, 황화코발트(cobalt sulfate)나 염화코발트(cobalt chloride)와 같은 코발트염, 디메틸아민보란(DMAB)이나 보로하이드라이드(borohydride)와 같은 환원제를 주요성분으로 하고, 착화제(예: 구연산), 안정제(예: 이미다졸), pH 조절제(예: KOH)를 보조성분으로 첨가하는 무전해 도금으로 코발트(Co)로 이루어진 제1 보호막(191)을 형성할 수 있다.
자기정렬모노머(self-aligned monomer) 혹은 자기조립단분자막(self-assembled monolayer) 처리의 일례로, 관통전극(155)을 구리(Cu)로 형성한 경우 자기조립단분자막(self-assembled monolayer, 이하 SAM)을 기판(100)에 제공하여 관통전극(155)의 상단을 유기막인 제1 보호막(191)을 형성할 수 있다.
도 2g를 참조하면, SAM(10)은 헤드 그룹(11: head group)과 탄화수소 체인(12: hydrocarbon chain) 및 터미널 그룹(13: terminal group)을 포함할 수 있다. 헤드 그룹(11)은 금속과는 강하게 결합하되 절연체와는 약하게 결합하고, 반면에 터미널 그룹(13)은 금속 및 절연체와는 약하게 결합할 수 있다. 일례로, 헤드 그룹(11)은 CH3 혹은 H를 포함할 수 있고, 터미널 그룹(13)은 SH를 포함할 수 있다. 탄화수소 체인(12)은 단분자막의 패킹 밀도(packaing density) 및 결정성(crystallinity)에 영향을 미칠 수 있다. 탄화수소 체인(12)은 화학식 -(CH2)n-으로 표시되는 알킬 체인(alkyl chain)을 포함할 수 있다. 일례로서, SAM(10)은 CH3(CH2)9SH, 즉 C10(혹은 decanethiol)일 수 있다.
SAM(10)이 기판(100) 상에 제공(예: 증착)되면 헤드 그룹(11)은 관통전극(155)의 금속(예: Cu)에 선택적으로 결합할 수 있다. 이처럼 상기 자기조립단분자막 처리에 의해 도 2g에 도시된 것처럼 SAM(10)이 관통전극(155) 상에 제공(예: 증착)되고, 이에 따라 도 2f에 도시된 바와 같이 유기막으로 구성된 제1 보호막(191)이 형성될 수 있다.
도 1f를 참조하면, 다마신 공정(예: 싱글 다마신 공정)으로 관통전극(155)과 집적회로(111)와 전기적으로 연결되는 제1 금속배선들(125a)을 형성할 수 있다. 가령, 저유전절연막(123)을 식각 공정으로 패터닝하여 하나 혹은 그 이상의 오프닝들(123h)을 형성하고, 그리고 오프닝들(123h)을 채우는 금속막(예: 구리)의 증착과 평탄화 공정(예: CMP)으로 제1 금속배선들(125a)을 형성할 수 있다. 제1 금속배선들(125a) 중 일부는 제2 보호막(192)을 관통하여 제1 보호막(191)과 접속되므로써 관통전극(155)과 전기적으로 연결될 수 있다. 제1 금속배선들(125a) 중 다른 일부는 층간절연막(110)을 관통하는 콘택 플러그(111a)와 접속되어 집적회로(111)와 전기적으로 연결될 수 있다.
제1 금속배선들(125a)을 형성한 이후에, 제1 금속배선들(125a)과 저유전절연막(123)을 덮는 캡핑막(121)을 형성할 수 있다. 캡핑막(121)은 제1 금속배선들(125a)을 구성하는 금속 성분의 확산을 저지할 수 있는 저유전상수를 갖는 절연체, 가령 SiCN을 포함할 수 있다.
도 1g를 참조하면, 제1 금속배선들(125a)을 덮는 캡핑막(121) 상에 복수개의 저유전절연막들(123)과 캡핑막들(121)을 교대로 적층하여 금속간절연막(120)을 형성할 수 있다. 제1 금속배선들(125a)과 전기적으로 연결되는 제2 금속배선들(125b), 제3 금속배선들(125c) 및 제4 금속배선들(125d)을 순차 형성하여 금속배선(125)을 형성할 수 있다. 제2 내지 제4 금속배선들(125b-125d)은 다마신 공정(예: 더블 다마신 공정)을 이용하여 형성할 수 있다.
최상층의 캡핑막(121)을 덮는 상부절연막(130)을 형성하고 금속배선(125)과 전기적으로 연결되는 상부배선(170)을 형성할 수 있다. 상부절연막(130) 상에 상부배선(170)과 전기적으로 연결되는 솔더볼과 같은 상부단자(175)를 형성할 수 있다. 상부단자(175)는 가령 무연 솔더로 구성될 수 있다. 상부절연막(130)은 층간절연막(110)과 동일하거나 유사하게 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다.
도 1h를 참조하면, 반도체 기판(100)을 리세스하여 관통전극(155)을 돌출시킬 수 있다. 가령, 반도체 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각, 화학기계적 연마, 그라인딩, 혹은 이들의 조합으로 반도체 기판(100)의 하면(100b)을 리세스할 수 있다. 상기 리세스 공정은 하면(100b)에 비해 상면(100a)에 더 인접하여 관통전극(155)을 돌출시킬 수 있는 제3 하면(100d)이 드러날 때까지 진행할 수 있다.
일례로, 관통전극(155)을 노출시키지 않는 제2 하면(100c)이 드러나도록 반도체 기판(100)의 하면(100b)을 화학기계적연마(CMP)하고, 관통전극(155)을 노출시키는 제3 하면(100d)이 드러나도록 제2 하면(100c)을 건식 식각할 수 있다. 다른 예로, 반도체 기판(100)의 하면(100b)을 그라인딩하여 제2 하면(100c)이 드러나도록 하고, 제2 하면(100c)을 화학기계적 연마하여 제3 하면(100d)을 드러나도록 할 수 있다.
관통전극(155)을 돌출시키는 공정은 접착막(90)에 의해 반도체 기판(100)의 상면(100a)에 캐리어(95)가 부착된 상태에서 진행될 수 있다. 상기 돌출 공정은 반도체 기판(100)을 뒤집어 하면(100b)이 위를 향한 상태에서 진행될 수 있다. 본 명세서에서 상면(100a)은 활성면으로, 제3 하면(100d)은 비활성면으로 지칭될 수 있다.
도 1i를 참조하면, 반도체 기판(100)의 비활성면(100d) 상에 하부절연막(180)을 형성할 수 있다. 일례로, 반도체 기판(100)의 비활성면(100d) 상에 관통전극(155)을 덮는 실리콘산화막이나 실리콘질화막을 증착한 후 화학기계적 연마하여 평탄화된 하부절연막(180)을 형성할 수 있다. 관통전극(155)은 하부절연막(180)을 통해 노출될 수 있다. 그리고 하부절연막(180) 상에 관통전극(155)과 전기적으로 연결되는 하부단자(185)를 형성할 수 있다. 하부단자(185)는 패드 혹은 솔더볼 형태를 가질 수 있다. 상기 일련의 공정을 통해 자기정렬된 제1 보호막(191)과 선택적인 제2 보호막(192)으로 캡핑된 관통전극(155)을 포함하는 반도체 소자(1)를 제조할 수 있다.
본 실시예에 따르면, 도 1j에 도시된 바와 같이, 층간절연막(110) 상에는 캡핑막(121)이 형성되지 아니하고, 관통전극(155)에 자기정렬된 제1 보호막(191)과 선택적인 제2 보호막(192)이 형성되어 있을 수 있다. 제1 금속배선(125a)은 제2 보호막(192)을 관통하여 제1 보호막(191)에 접속되어 관통전극(155)과 전기적으로 연결될 수 있다. 관통전극(155)에 전기적으로 연결되는 인접한 제1 금속배선들(125a) 사이의 제1 보호막(191) 상에는 제2 보호막(192)이 있을 수 있다.
다른 예로, 도 1k에 도시된 바와 같이, 제1 금속배선(125a)은 제2 보호막(191)을 관통하고 이에 더하여 제1 보호막(191)을 더 관통하여 관통전극(155)과 직접 연결될 수 있다.
또 다른 예로서, 도 1l에 도시된 바와 같이, 도 2f에서 설명한 무전해 코발트(Electroless Co treatment) 공정으로 코발트(Co)로 구성된 제1 보호막(191)을 형성할 수 있다. 이 경우, 제2 보호막(192)은 형성되지 않을 수 있다. 제1 금속배선(125a)은 제1 보호막(191)과 연결되어 관통전극(155)과 전기적으로 연결될 수 있다.
또 다른 예로서, 도 1m에 도시된 바와 같이, 도 2g에서 설명한 자기조립단분자막(self-assembled monolayer) 공정으로 유기막으로 구성된 제1 보호막(191)을 형성할 수 있다. 이 경우, 제2 보호막(192)은 형성되지 않을 수 있다. 제1 금속배선(125a)은 관통전극(155)과 접속되어 전기적으로 연결될 수 있다.
(보호막 형성의 변형예들)
도 3a 및 3b, 도 4a 및 4b, 도 5a 및 5b, 그리고 도 6a 및 6b는 도 1i의 변형예들을 도시한 단면도들이다. 도 3b, 4b, 5b 및 6b는 도 3a, 4a, 5a 및 6a의 일부를 각각 도시한 단면도들이다.
도 3a를 참조하면, 관통전극(155)의 상단을 차지하는 자기정렬적인 제1 보호막(191)을 포함하되 제2 보호막(192)을 포함하지 않는 반도체 소자(2)를 제조할 수 있다. 일례로, 도 2d 혹은 2e에서 전술한 제2 보호막(192)의 형성 공정을 스킵하여 반도체 소자(2)를 제조할 수 있다. 이 경우, 도 3b에 도시된 것처럼, 제1 금속배선(125a)은 제1 보호막(191)에 직접 연결될 수 있다.
도 4a를 참조하면, 더블 다마신 공정으로 형성된 제1 금속배선들(125a)을 포함하는 반도체 소자(3)를 제조할 수 있다. 이 경우, 도 4b에 도시된 것처럼, 제1 금속배선(125a)은 층간절연막(110)과 직접 접속되지 아니할 수 있다. 그리고 제1 금속배선(125a)은 제2 보호막(192)을 관통하여 제1 보호막(191)에 접속되는 비아(125av)를 더 포함할 수 있다.
도 5a를 참조하면, 폭이 일정하지 않은 관통전극(155)을 포함하는 반도체 소자(4)를 제조할 수 있다. 예컨대, 층간절연막(110)과 기판(100)을 식각하여 비아홀(101)을 형성할 때, 상부의 폭이 하단의 폭에 비해 상대적으로 큰 비아홀(101)이 형성될 수 있다. 이에 따라, 비아홀(101)에 채워지는 관통전극(155)은 상단 폭이 하단 폭에 비해 상대적으로 크게 형성될 수 있다. 이 경우, 도 5b에 도시된 것처럼, 상대적으로 큰 폭을 갖는 제1 보호막(191)이 형성될 수 있다. 이에 따라, 제1 금속배선(125a)과 제1 보호막(191) 사이의 접촉면적이 확장될 수 있다. 상부배선(170)은 재배선될 수 있다. 따라서, 상부단자(175)는 관통전극(155)과 수직 정렬되지 않을 수 있다.
도 6a를 참조하면, 금속배선(125)에 자기정렬적으로 형성된 금속배선 보호막(126)을 포함하고 캡핑막들(121)을 포함하지 않는 반도체 소자(5)를 제조할 수 있다. 예컨대, 제1 금속배선들(125a) 내지 제4 금속배선들(125d)을 형성할 때 도 2a 내지 2e에서 설명한 공정들을 진행하여 자기정렬된 금속배선 보호막(126)을 형성할 수 있다.
금속배선 보호막(126)은, 도 6b에 도시된 바와 같이, 가령 CuSix와 같은 전도성의 제1 보호막(126a)과 CuSixNy와 같은 절연성의 제2 보호막(126b)을 포함할 수 있다. 혹은 금속배선 보호막(126)은 제2 보호막(126b)을 포함하지 않을 수 있다. 제2 금속배선(125b)의 비아(125bv)는 제2 보호막(126b)을 관통하여 제1 금속배선(125a)에 연결될 수 있다. 마찬가지로, 제3 금속배선(125c)의 비아(125cv)는 제2 금속배선(125b)에 제4 금속배선(125d)의 비아(125dv)는 제2 금속배선(125b)과 제3 금속배선(125c)에 각각 연결될 수 있다.
자기정렬된 금속배선 보호막(126)이 형성되기 때문에 캡핑막(121)의 형성 공정을 스킵할 수 있다. 따라서 금속간절연막(120)은 캡핑막들(121)을 포함하지 아니하고 적층된 저유전절연막들(123)로 구성될 수 있다.
상기 보호막 형성방법의 변형예들은 후술한 변형 실시예에 동일하거나 유사하게 적용될 수 있다.
(변형 실시예)
도 7a 내지 7h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7a를 참조하면, 반도체 기판(100)의 활성면(100a) 상에 집적회로(111)가 포함된 층간절연막(110)을 형성하고, 층간절연막(110) 상에 캡핑막들(121)과 저유전절연막들(123)을 교대로 반복 적층할 수 있다. 저유전절연막들(123)에는 제1 내지 제3 금속배선들(125a-125c)이 포함될 수 있다. 반도체 기판(100) 상의 최상층은 저유전절연막(123) 혹은 캡핑막(121)일 수 있다. 본 명세서에선 저유전절연막(123)이 최상층인 경우에 대해 설명하며, 캡핑막(121)이 최상층을 구성하는 경우에도 본 실시예가 동일 또는 유사하게 적용될 수 있다.
도 7b를 참조하면, 최상층의 저유전절연막(123) 상에 마스크막(80)을 형성하고, 마스크막(80)을 이용한 건식 식각 공정으로 비아홀(101)을 형성할 수 있다. 비아홀(101)은 반도체 기판(100)의 하면(100b)에 이르지 않을 수 있다. 마스크막(80)은 애싱 공정으로 제거될 수 있다.
도 7c를 참조하면, 비아홀(101)의 내벽을 덮는 절연막(140a)을 형성할 수 있다. 그리고 반도체 기판(100) 상에 도전막(155a)을 형성하여 비아홀(101)을 채울 수 있다. 도전막(155a)을 구리 혹은 구리를 포함하는 도전체로 형성할 경우 구리의 확산을 저지할 수 있는 금속막(151a)을 절연막(140a) 상에 더 형성할 수 있다.
도 7d를 참조하면, 도전막(155a)을 형성한 이후에 평탄화 공정으로 도전막(155a), 금속막(151a) 및 절연막(140a)을 평탄화할 수 있다. 상기 평탄화 공정은 최상층의 캡핑막(121)이 노출될 때까지 진행할 수 있다. 상기 평탄화 공정에 의해 절연막(140a)은 비아절연막(140)으로, 금속막(151a)은 배리어막(151)으로, 그리고 도전막(155a)은 관통전극(155)으로 형성될 수 있다.
도 7e를 참조하면, 상기 평탄화 공정에 따르면 관통전극(155)의 상단이 노출될 수 있다. 관통전극(155)의 상단이 노출된 상태에서 후속 공정을 진행하게 되면 관통전극(155)의 금속 성분이 확산되거나 혹은 관통전극(155)의 노출된 상단에 자연산화막(예: CuO)이 생성될 수 있다. 본 실시예에 따르면, 도 2b 혹은 2c에서 설명한 공정을 진행하여 관통전극(155)의 노출된 상단을 제1 보호막(191)으로 형성할 수 있다. 제1 보호막(191)을 형성하기 이전에 도 2a의 세정 공정을 더 진행할 수 있다. 선택적으로 도 2d 혹은 2e에서 설명한 공정을 진행하여 제1 보호막(191)을 덮는 제2 보호막(192)을 더 형성할 수 있다. 제1 보호막(191) 및 제2 보호막(192)은 관통전극(155)과 자기정렬되어 형성될 수 있다.
도 7f를 참조하면, 반도체 기판(100) 상에 관통전극(155)을 덮는 저유전절연막(123)을 형성하고 다마신 공정(예: 더블 다마신 공정)으로 관통전극(155)과 전기적으로 연결되는 제4 금속배선(125d)을 형성할 수 있다. 제4 금속배선(125d)은 제2 보호막(192)을 관통하여 제1 보호막(191)에 연결될 수 있다. 다른 예로, 도 1k에 도시된 바와 동일하거나 유사하게, 제4 금속배선(125d)은 제2 보호막(192)을 관통하고 제1 보호막(191)을 더 관통하여 관통전극(155)에 연결될 수 있다. 제4 금속배선(125d)이 형성된 저유전절연막(123) 상에 캡핑막(121)과 상부절연막(130)을 형성할 수 있다.
제1 내지 제4 금속배선들(125a-125d)은 복층 구조(예: 4층 구조)의 금속배선(125)을 구성하며, 저유전절연막들(123)과 캡핑막들(121)은 금속간절연막(120)을 구성할 수 있다.
상부절연막(130) 상에 상부단자(175)를 형성할 수 있다. 상부단자(175)는 상부절연막(130)과 그 아래의 캡핑막(121)을 관통하여 제4 금속배선(125d)과 전기적으로 연결될 수 있다.
도 7g를 참조하면, 접착막(90)에 의해 반도체 기판(100)의 활성면(100a)에 캐리어(95)가 부착된 상태에서 반도체 기판(100)의 하면(100b)을 리세스하여 관통전극(155)을 돌출시킬 수 있다. 일례로, 반도체 기판(100)의 하면(100b)을 화학기계적 연마 혹은 그라인딩하여 관통전극(155)을 노출시키지 않는 제2 하면(100c)이 드러나도록 하고, 제2 하면(100c)을 건식 식각 혹은 화학기계적 연마하여 관통전극(155)을 돌출시키는 비활성면(100d)이 드러나도록 할 수 있다.
도 7h를 참조하면, 반도체 기판(100)의 비활성면(100d) 상에 관통전극(155)을 덮는 실리콘산화막이나 실리콘질화막을 증착한 후 화학기계적 연마하여 평탄화된 하부절연막(180)을 형성할 수 있다. 그리고 하부절연막(180) 상에 관통전극(155)과 전기적으로 연결되는 패드 혹은 솔더볼 형태의 하부단자(185)를 형성할 수 있다. 상기 일련의 공정을 통해 자기정렬된 제1 보호막(191)과 선택적인 제2 보호막(192)으로 캡핑된 관통전극(155)을 포함하는 반도체 소자(6)를 제조할 수 있다.
<응용예>
도 8a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 8b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들(1-6) 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 중앙처리장치(1222)는 본 발명의 실시예들에 따른 반도체 소자들(1-6) 중 적어도 하나를 포함할 수 있다.
도 8b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1-6) 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 8a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 중앙처리장치(1330) 및 램(1340) 중 적어도 어느 하나는 본 발명의 실시예들에 따른 반도체 소자들(1-6) 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 집적회로가 배치된 반도체 기판:
    상기 반도체 기판 상에 제공되어 상기 집적회로를 덮는 층간절연막;
    상기 층간절연막 상에 제공되고, 상기 집적회로와 전기적으로 연결된 적어도 하나의 금속배선이 포함된 금속간절연막; 그리고
    상기 층간절연막 및 상기 반도체 기판을 수직 관통하여 상기 적어도 하나의 금속배선과 전기적으로 연결된 관통전극을 포함하고,
    상기 적어도 하나의 금속배선을 향해 바라보는 상기 관통전극의 상단부는 상기 관통전극의 구성 성분이 상기 관통전극을 벗어나 이동하는 것을 방해하는 그리고 상기 관통전극에 자기정렬된 제1 보호막으로 캡핑된 반도체 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 금속배선은:
    상기 층간절연막 상에 제공되어 상기 관통전극과 연결된 제1 금속배선; 그리고
    상기 제1 금속배선 상에 제공되어 상기 제1 금속배선과 연결된 제2 금속배선을 포함하고,
    상기 제1 보호막은 상기 관통전극의 상단부 상에 제한적으로 제공되고 상기 층간절연막 상에는 제공되지 않은 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 금속배선은 상기 제1 보호막과 연결되는 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 금속배선은 상기 제1 보호막을 관통하여 상기 관통전극의 상단부에 연결되는 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 보호막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 보호막 상에 제공되고 상기 관통전극 혹은 상기 제1 보호막에 자기정렬된 제2 보호막을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 금속배선은:
    상기 층간절연막 상에 제공되어 상기 관통전극과 연결된 제1 금속배선; 그리고
    상기 제1 금속배선 상에 제공되어 상기 제1 금속배선과 연결된 제2 금속배선을 포함하고,
    상기 제2 보호막은 상기 제1 보호막 상에 제한적으로 제공되고 상기 층간절연막 상에는 제공되지 않은 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 금속배선은 상기 제2 보호막을 관통하여 상기 제1 보호막에 연결되는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 금속배선은 상기 제2 보호막을 관통하고 상기 제1 보호막을 더 관통하여 상기 관통전극의 상단부에 연결되는 반도체 소자.
  10. 제7항에 있어서,
    상기 제2 보호막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 가지며,
    상기 제1 보호막의 상면은 상기 층간절연막의 상면에 비해 낮은 레벨을 갖는 반도체 소자.
  11. 제6항에 있어서,
    상기 관통전극은 구리를 포함하고,
    상기 제1 보호막은 구리-실리콘의 조합을 포함하고,
    상기 제2 보호막은 상기 구리-실리콘의 조합에 질소가 포함된 반도체 소자.
  12. 제6항에 있어서,
    상기 제1 보호막은 상기 관통전극을 구성하는 금속을 포함하는 전도체이고, 상기 제2 보호막은 상기 금속을 포함하는 절연체인 반도체 소자.
  13. 제1항에 있어서,
    상기 적어도 하나의 금속배선은:
    상기 층간절연막 상에 제공되어 상기 관통전극과 연결된 제1 금속배선; 그리고
    상기 제1 금속배선 상에 제공되어 상기 제1 금속배선과 연결된 제2 금속배선을 포함하고,
    상기 금속간절연막은:
    상기 층간절연막 상에 제공되어 상기 제1 금속배선을 매립하는 제1 절연막;
    상기 제1 절연막 상에 제공되어 상기 제2 금속배선을 매립하는 제2 절연막; 그리고
    상기 제1 절연막과 상기 제2 절연막 사이에 제공되어 상기 제1 금속배선을 덮는 캡핑막을 포함하고,
    상기 층간절연막 상에는 상기 캡핑막이 제공되지 않은 반도체 소자.
  14. 집적회로가 형성된 반도체 기판을 제공하고;
    상기 반도체 기판 상에 상기 집적회로를 덮는 층간절연막을 형성하고;
    상기 층간절연막 및 상기 반도체 기판을 관통하며 노출된 상면을 갖는 관통전극을 형성하고;
    상기 관통전극의 노출된 상면에 제1 반응가스를 제공하여, 상기 관통전극의 노출된 상면을 포함하는 상기 관통전극의 상단부를 상기 관통전극에 자기정렬된 제1 보호막으로 형성하고; 그리고
    상기 층간절연막 상에 상기 관통전극과 전기적으로 연결되는 금속배선이 매립된 금속간절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제1 반응가스를 제공하기 이전에,
    상기 관통전극의 노출된 상면을 플라즈마 세정하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  16. 제14항에 있어서,
    상기 제1 반응가스를 제공하는 것은:
    상기 관통전극의 노출된 상면에 실레인(SiH4)을 제공하여 상기 관통전극을 구성하는 금속과 상기 실레인(SiH4)을 반응시키는 것을 포함하고;
    상기 제1 보호막을 형성하는 것은:
    상기 관통전극을 구성하는 금속과 상기 실레인(SiH4)과의 반응으로 상기 관통전극의 상단부를 상기 관통전극의 금속과 실리콘(Si)의 조합을 포함하는 도전막으로 변경시키는 것을;
    포함하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 도전막은 상기 관통전극 내에 형성되어 상기 층간절연막의 상면으로 확장되지 아니하고,
    상기 도전막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 갖는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 제1 보호막의 노출된 상면에 제2 반응가스를 제공하여, 상기 제1 보호막의 노출된 상면을 포함하는 상기 제1 보호막의 상단부를 상기 관통전극에 정렬된 제2 보호막으로 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 제2 반응가스를 제공하는 것은:
    상기 제1 보호막의 노출된 상면에 암모니아(NH3) 제공하여 상기 제1 보호막을 구성하는 금속과 상기 암모니아(NH3)를 반응시키는 것을 포함하고;
    상기 제2 보호막을 형성하는 것은:
    상기 제1 보호막의 금속과 상기 암모니아(NH3)와의 반응으로 상기 제1 보호막의 상단부를 상기 제1 보호막의 금속과 질소(N)의 조합을 포함하는 절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 절연막은 상기 제1 보호막 내에 형성되어 상기 층간절연막의 상면으로 확장되지 아니하고,
    상기 절연막의 상면은 상기 층간절연막의 상면과 동일하거나 높은 레벨을 가지며,
    상기 제1 보호막의 상면은 상기 층간절연막의 상면보다 낮은 레벨을 갖는 반도체 소자의 제조방법.
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