JP2007109736A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007109736A
JP2007109736A JP2005296864A JP2005296864A JP2007109736A JP 2007109736 A JP2007109736 A JP 2007109736A JP 2005296864 A JP2005296864 A JP 2005296864A JP 2005296864 A JP2005296864 A JP 2005296864A JP 2007109736 A JP2007109736 A JP 2007109736A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
film
insulating film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005296864A
Other languages
English (en)
Inventor
Hiroo Kato
浩朗 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005296864A priority Critical patent/JP2007109736A/ja
Priority to US11/543,791 priority patent/US7569467B2/en
Publication of JP2007109736A publication Critical patent/JP2007109736A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids

Abstract

【課題】 多層配線構造を含む半導体装置のマイグレーション耐性を高めて歩留まりを向上させる。
【解決手段】 半導体装置１００は、半導体基板（不図示）上の第１の層間絶縁膜１０６中に設けられた第１の配線１１２と、第１の配線１１２上に、第１の配線１１２に接続して設けられたビア１２８と、第１の配線１１２の上部において、ビア１２８の底部との接続箇所に選択的に形成され、第１の配線１１２を構成する主成分の金属と当該金属と異なる異種元素とを含む異種元素含有導電膜１１４とを含む。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。
近年、半導体装置において、低抵抗化を目的として、金属配線として銅配線が用いられるようになっている。しかし、銅配線を用いた場合、銅配線と接続されるビア形成用のビアホール底部における銅配線のエレクトロマイグレーションやストレスマイグレーションが問題となっている。特許文献１には、銅含有金属により構成された銅配線の上部に銅シリサイドを形成し、その上にビアを形成する技術が開示されている。これにより、銅配線のマイグレーション耐性を高めることができる。
特許文献２には、バリア膜にはさまれたＣｕ膜からなる積層構造の配線をシランガスにさらし、配線のうちの銅が露出した部分のみに銅シリサイド層を選択的に形成する技術が開示されている。
特開２００４−９６０５２号公報 特開平９−３２１０４５号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
特許文献１に記載の技術による銅シリサイドの形成方法では、銅配線の上部全面に銅シリサイドが形成される。そのため、銅配線の配線抵抗が高くなるという課題があった。
本発明によれば、
半導体基板と、
前記半導体基板上の絶縁膜中に設けられた配線と、
前記配線上に、当該配線に接続して設けられたビアと、
前記配線の上部において、前記ビアの底部との接続箇所に選択的に形成され、前記配線を構成する主成分の金属と当該金属と異なる異種元素とを含む異種元素含有導電膜と、
を含む半導体装置が提供される。
本発明によれば、
半導体基板上に、配線を形成する工程と、
前記配線を覆うように絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去して前記配線の上面に達するビアホールを形成する工程と、
前記配線の上面の露出した部分に選択的に前記配線を構成する主成分の金属と、当該金属と異なる異種元素とを含む異種元素含有導電膜を形成する工程と、
前記ビアホール内を金属材料で埋め込み、前記配線と接続するビアを形成する工程と、
を含む半導体装置の製造方法が提供される。
この発明によれば、配線の上部において、ビアの底部との接続箇所に異種元素含有導電膜が選択的に形成されているので、配線のマイグレーション耐性を高めるとともに、配線の抵抗の上昇を抑えることができる。また、ビアを形成するためのビアホールが形成された絶縁膜をマスクとして異種元素含有導電膜を形成することができるため、新たなフォトレジスト工程等を追加することなく、ビアの底部に選択的に異種元素含有導電膜を形成することができる。
配線は、配線金属膜の周囲にバリアメタル膜が形成された構成を有することができる。この場合、「配線を構成する主成分の金属」は、配線金属膜を主として構成する金属とすることができる。配線を構成する主成分の金属は、銅や銀等の貴金属とすることができる。
配線を構成する主成分の金属が銅（Ｃｕ）の場合、異種元素は、Ｓｉ、Ａｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｂｅ、Ｐｔ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の元素を含むことができる。また、配線を構成する主成分の金属が銀（Ａｇ）の場合、異種元素は、Ｓｉ、Ｃｕ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｂｅ、Ｐｔ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の元素を含むことができる。異種元素としてＳｉを用いた場合、配線金属膜表面をシリサイド化して、シリサイド層をすることができ、配線のマイグレーション耐性を高めることができる。また、異種元素含有導電膜を配線を構成する主成分の金属と異種元素との合金により構成することにより、強度を向上することができる。これにより、配線の表面が保護され、配線のストレスマイグレーションを低減することができる。
また、本発明の半導体装置において、前記配線の上部において、前記異種元素含有導電膜が形成された領域以外の領域に、前記主成分の金属に対する拡散防止機能を有する膜が形成された構成とすることができる。ここで、拡散防止機能を有する膜は、たとえばＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、またはＳｉＯＮ等のバリア絶縁膜とすることもでき、また、たとえばＣｏＷＰ、ＮｉＷＰ、ＣｏＷＢ、またはＮｉＷＢ等のキャップメタル膜とすることもできる。
本発明によれば、
半導体基板と、
前記半導体基板上の絶縁膜中に設けられ、銅含有金属膜により構成された配線と、
前記配線上に、当該配線に接続して設けられたビアと、
前記配線の上部において、前記ビアの底部との接続箇所に選択的に形成された銅シリサイド層と、
を含む半導体装置が提供される。
本発明によれば、多層配線構造を含む半導体装置のマイグレーション耐性を高めて歩留まりを向上させることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。
半導体装置１００は、半導体基板（不図示）上に、絶縁膜１０２、第１のエッチングストッパ膜１０４、第１の層間絶縁膜１０６、バリア絶縁膜１１６、第２の層間絶縁膜１１８、第２のエッチングストッパ膜１２０および第３の層間絶縁膜１２２がこの順で形成された構成を有する。第１のエッチングストッパ膜１０４および第１の層間絶縁膜１０６には、バリアメタル膜１０８および配線金属膜１１０により構成された第１の配線１１２が形成されている。バリア絶縁膜１１６および第２の層間絶縁膜１１８には、バリアメタル膜１２４およびビア金属膜１２６により構成されたビア１２８が形成されている。第２のエッチングストッパ膜１２０および第３の層間絶縁膜１２２には、バリアメタル膜１３０および配線金属膜１３２により構成された第２の配線１３４が形成されている。また、本実施の形態において、第１の配線１１２の上部において、ビア１２８の底部との接続箇所に、第１の配線１１２の配線金属膜１１０を構成する主成分の金属と当該金属と異なる異種元素とを含む異種元素含有導電膜１１４が選択的に形成されている。
本実施の形態において、半導体基板は、トランジスタ等の素子が形成されたシリコン基板とすることができる。
本実施の形態において、第１の配線１１２および第２の配線１３４にそれぞれ含まれる配線金属膜１１０および配線金属膜１３２は、銅を主成分として含む配線金属膜により構成することができる。
第１の配線１１２および第２の配線１３４にそれぞれ含まれるバリアメタル膜１０８およびバリアメタル膜１３０は、たとえばＴｉ、Ｗ、Ｔａ等の高融点金属を含む。好ましいバリアメタル膜としては、たとえば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ等が例示される。特に、ＴａＮおよびＴａが積層したタンタル系バリアメタルが好ましく用いられる。
ビア１２８のビア金属膜１２６は、配線金属膜１１０や配線金属膜１３２と同様、銅含有金属膜により構成することができる。また、バリアメタル膜１２４は、バリアメタル膜１０８やバリアメタル膜１３０と同様のバリアメタル膜により構成することができる。また、ビア１２８は、たとえばＷ等の材料を埋め込んだ構成とすることもできる。
本実施の形態において、第１の層間絶縁膜１０６および第３の層間絶縁膜１２２は、たとえば、比誘電率が３．３以下、より好ましくは２．９以下の低誘電率膜とすることができる。第１の層間絶縁膜１０６および第３の層間絶縁膜１２２は、たとえば、ＳｉＯＣ（ＳｉＯＣＨ）、メチルシルセスキオキサン（ＭＳＱ）、水素化メチルシルセスキオキサン（ＭＨＳＱ）、有機ポリシロキサンまたはこれらの膜をポーラス化したもの等により構成することができる。第１の層間絶縁膜１０６および第３の層間絶縁膜１２２は、同じ材料により構成することもでき、異なる材料により構成することもできる。本実施の形態において、第２の層間絶縁膜１１８は、たとえばシリコン酸化膜により構成することができる。また、第２の層間絶縁膜１１８も第１の層間絶縁膜１０６や第３の層間絶縁膜１２２と同様の低誘電率膜により構成することもできる。
また、本実施の形態において、第１のエッチングストッパ膜１０４および第２のエッチングストッパ膜１２０は、たとえばＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、またはＳｉＯＮにより構成することができる。また、本実施の形態において、バリア絶縁膜１１６は、たとえばＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、またはＳｉＯＮにより構成することができる。第１のエッチングストッパ膜１０４、第２のエッチングストッパ膜１２０およびバリア絶縁膜１１６は、銅拡散防止膜として機能する。
本実施の形態において、異種元素含有導電膜１１４は、銅とＳｉとを含む銅シリサイド層とすることができる。シリサイド化は、たとえば、配線金属膜１１０表面にＳｉを含むガスを照射することにより行われる。Ｓｉを含むガスとしては、たとえば、モノシラン、ジシラン、トリシラン、またはテトラシランを窒素等の不活性ガスで希釈したものを用いることができる。このように、珪素を含むガスを不活性ガスで希釈することにより、シリサイド化の速度を緩めることができ、銅シリサイド層の膜厚を所望の厚みに制御することができる。
配線を銅等のエレクトロマイグレーションやストレスマイグレーションが生じやすい材料を主成分として構成した場合、配線とビアとの接続箇所、すなわちビア底部でとくにマイグレーションが生じやすくなる。本実施の形態において、ビア１２８底部に異種元素含有導電膜１１４を形成することにより、第１の配線１１２のマイグレーション耐性を向上させることができる。また、第１の配線１１２の抵抗の上昇を抑えることもできる。
図２は、本実施の形態における半導体装置１００の製造手順の一部を示すフローチャートである。ここでは、第１の配線１１２および異種元素含有導電膜１１４を形成する工程を説明する。また、以下では、シングルダマシンプロセスにより配線を形成する例を示す。以下、図１も参照して説明する。
まず、半導体基板（不図示）上に形成された第１のエッチングストッパ膜１０４および第１の層間絶縁膜１０６にトレンチ溝を形成する。つづいて、半導体基板上全面にバリアメタル膜１０８を形成し、トレンチ溝の底部および側壁にバリアメタル膜１０８を形成する。次いで、半導体基板上全面に配線金属膜１１０を形成し、トレンチ溝内を配線金属膜１１０で埋め込む。その後、トレンチ溝外部に露出した配線金属膜１１０およびバリアメタル膜１０８を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する。これにより、第１の配線１１２が形成される（Ｓ１０）。
つづいて、第１の層間絶縁膜１０６上にバリア絶縁膜１１６および第２の層間絶縁膜１１８（絶縁膜）を形成する（Ｓ１２）。次いで、第２の層間絶縁膜１１８およびバリア絶縁膜１１６にビアホールを形成し、第１の配線１１２の配線金属膜１１０表面を露出させる（Ｓ１４）。その後、ビアホール底部にシランガスを照射するか、またはＳｉ注入を行う等により、配線金属膜１１０の露出した表面に異種元素含有導電膜１１４を形成する（Ｓ１６）。つづいて、半導体基板上全面にバリアメタル膜１２４およびビア金属膜１２６を順次形成し、ビアホール内をバリアメタル膜１２４およびビア金属膜１２６で埋め込む。その後、ビアホール外部に露出したビア金属膜１２６およびバリアメタル膜１２４をＣＭＰで除去することにより、ビア１２８が形成される（Ｓ１８）。
以上のような工程により、第１の配線１１２において、ビア１２８底部との接続箇所に選択的に異種元素含有導電膜１１４を形成することができる。このように、半導体装置１００の積層構造形成時に形成されるビアホールをパターン形状として異種元素含有導電膜１１４を形成するため、新たにフォトレジスト工程を追加することなく、異種元素含有導電膜１１４を選択的にビア１２８の底部に形成することができる。
図３〜図５は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。以下、図１に示した半導体装置１００の製造方法について、図３〜図５を参照して詳細に説明する。
図３（ａ）は、第１のエッチングストッパ膜１０４および第１の層間絶縁膜１０６に第１の配線１１２が形成された構造を示す。この構造は、以下の手順で形成することができる。まず、絶縁膜１０２上に第１のエッチングストッパ膜１０４および第１の層間絶縁膜１０６を形成する。つづいて、第１の層間絶縁膜１０６上に、所定形状にパターニングされたレジスト膜（不図示）を設け、第１のエッチングストッパ膜１０４および第１の層間絶縁膜１０６を段階的にエッチングする。
次いで、スパッタリング法、ＣＶＤ等の方法により、基板全面にバリアメタル膜１０８を形成する。バリアメタル膜１０８は、たとえば、ＴａおよびＴａＮの積層膜とすることができる。その後、バリアメタル膜１０８上に、配線金属膜１１０を形成する。配線金属膜１１０は、たとえばめっき法により形成することができる。ここで、配線金属膜１１０は、銅を主成分として含む銅含有金属膜とすることができる。
つづいて、トレンチ溝外部に形成された不要な配線金属膜１１０およびバリアメタル膜１０８をＣＭＰにより除去し、トレンチ溝内部にのみ配線金属膜１１０およびバリアメタル膜１０８を残すようにして第１の配線１１２を形成する。次いで、第１の層間絶縁膜１０６上に、第１の配線１１２を覆うようにバリア絶縁膜１１６および第２の層間絶縁膜１１８を順次形成する（図３（ａ））。
その後、リソグラフィ法により、第２の層間絶縁膜１１８上に所定形状の開口を有するレジスト膜（不図示）を形成し、第２の層間絶縁膜１１８をバリア絶縁膜１１６が露出するまでエッチングする。つづいて、エッチングガスを代えてバリア絶縁膜１１６をエッチングしてビアホール１４０を形成し、配線金属膜１１０の上面を露出させる（図３（ｂ））。このとき、第２の層間絶縁膜１１８上に形成されたレジスト膜も剥離することができる。
その後、Ｓｉを含むガスの照射を行う（図３（ｃ））。これにより、ビアホール１４０底部に露出した配線金属膜１１０の銅とＳｉとを反応させ、配線金属膜１１０の露出した部分に銅シリサイド層により構成される異種元素含有導電膜１１４を形成する（図３（ｄ））。Ｓｉを含むガスは、シランガスとすることができる。シランガスの照射は、たとえば、ＳｉＨ４およびＮ２等の不活性ガスの混合ガスを用いて行うことができる。
また、他の例において、第２の層間絶縁膜１１８上に形成されたレジスト膜を剥離する前に、レジスト膜および第２の層間絶縁膜１１８をマスクとして、ビアホール１４０底部に露出した配線金属膜１１０にＳｉ注入を行うとともに、加熱処理（約２００℃〜１０００℃、約３０〜１２０分）を行うことにより、配線金属膜１１０の露出した部分に異種元素含有導電膜１１４を形成することもできる。この場合、異種元素含有導電膜１１４を形成した後に、第２の層間絶縁膜１１８上に形成されたレジスト膜を剥離する。
このように、本実施の形態において、第２の層間絶縁膜１１８およびバリア絶縁膜１１６をマスクとして異種元素含有導電膜１１４を形成することができるので、通常の半導体装置の製造プロセスにフォトレジスト工程を追加することなく、所望の異種元素含有導電膜１１４を形成することができる。
つづいて、ビアホール１４０内部を埋め込むように、バリアメタル膜１２４およびビア金属膜１２６をこの順で形成する（図４（ａ））。ビア金属膜１２６は、第１の配線１１２の配線金属膜１１０と同様にめっき法により形成することができる。次いで、ＣＭＰによる平坦化を行い、ビア１２８を形成する（図４（ｂ））。
つづいて、ビア１２８上部に第２のエッチングストッパ膜１２０および第３の層間絶縁膜１２２を順次形成する（図５（ａ））。次いで、ドライエッチングによりトレンチ溝１４２を形成する（図５（ｂ））。その後、トレンチ溝１４２内部を埋め込むように、バリアメタル膜１３０および配線金属膜１３２をこの順で形成する（図５（ｃ））。配線金属膜１３２は、第１の配線１１２の配線金属膜１１０と同様のめっき法により形成することができる。つづいて、ＣＭＰによる平坦化を行い、図１に示したように第２の配線１３４を形成する。
この後、上述した工程を繰り返すことにより、多層配線構造の半導体装置１００が得られる。
図６は、本実施の形態における半導体装置１００の一例を模式的に示す断面図である。シリコン基板である半導体基板２００上に、ゲート電極２０２、拡散層２０４等からなるＭＯＳトランジスタが形成されている。このＭＯＳトランジスタを埋め込むように絶縁膜１０２が形成されている。絶縁膜１０２中には、拡散層２０４と接続するビア２０８が設けられており、その上部に第１の配線１１２、ビア１２８および第２の配線１３４が順に形成されている。これらの配線を含む層の上部には、同様の構成からなる配線層が積層され、最上部にはパッシベーション層２１０が設けられている。なお、第１の配線１１２は、半導体基板２００上に形成された素子等と電気的に接続されている。図１に示した構成は、図６の破線２２０で囲まれた構成を示す。なお、以上で説明した第１の配線１１２、ビア１２８、および第２の配線１３４は、図１に示した半導体装置のどの層に設けられたものであってもよい。
次に、デュアルダマシンプロセスにより配線を形成する例を示す。
図７は、本実施の形態における半導体装置１００の製造手順の他の例を示す工程断面図である。以下、図３〜図５も参照して説明する。また、図３〜図５を参照して説明したのと同様の工程については、適宜説明を省略する。
まず、図３（ａ）を参照して説明したのと同様にして、図３（ａ）に示したのと同様の構造を形成する。ここで、第２の層間絶縁膜１１８に変えてバリア絶縁膜１１６上に層間絶縁膜１５０を形成する点が異なる。層間絶縁膜１５０は、第１の層間絶縁膜１０６や第３の層間絶縁膜１２２と同様の低誘電率膜により構成することができる。また、ここで図示していないが、層間絶縁膜１５０は、たとえば低誘電率膜とエッチングストッパ膜とが積層された複数層により構成することができる。
その後、リソグラフィ法により、層間絶縁膜１５０上に所定形状の開口を有するレジスト膜（不図示）を形成し、段階的なエッチングにより、層間絶縁膜１５０にトレンチ溝１５４およびビアホール１５２を形成する。次に、エッチングガスを代えてバリア絶縁膜１１６をエッチングしてその下層の配線金属膜１１０の表面をビアホール１５２底部に露出させる（図７（ａ））。このとき、層間絶縁膜１５０上に形成されたレジスト膜も剥離することができる。
その後、シランガスを照射の照射を行う（図７（ｂ））。これにより、ビアホール１５２底部に露出した配線金属膜１１０の銅とＳｉとを反応させ、配線金属膜１１０の露出した部分に銅シリサイド層により構成される異種元素含有導電膜１１４を形成する（図７（ｃ））。なお、ここでも、他の例として層間絶縁膜１５０上に形成されたレジスト膜を剥離する前に、Ｓｉ注入、加熱処理を行うことにより、異種元素含有導電膜１１４を形成することができる。
以上のように、デュアルダマシンプロセスにおいても、層間絶縁膜１５０およびバリア絶縁膜１１６をマスクとして異種元素含有導電膜１１４を形成することができるので、通常の半導体装置の製造プロセスにフォトレジスト工程を追加することなく、所望の異種元素含有導電膜１１４を形成することができる。
その後、半導体基板上全面にバリアメタル膜１５６および配線金属膜１５８を形成し、ビアホール１５２およびトレンチ溝１５４を埋め込む。つづいて、トレンチ溝１５４外部に露出した配線金属膜１５８およびバリアメタル膜１５６をＣＭＰにより除去する。これにより、第３の配線１６０が形成される（図８）。
以上のように、本実施の形態の半導体装置１００によれば、配線抵抗の上昇を抑えるとともに、エレクトロマイグレーションやストレスマイグレーション等のマイグレーション耐性を向上させることができる。また、新たなフォトレジスト工程を追加することなく、このようなメリットが得られる。
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
以上の実施の形態においては、異種元素含有導電膜１１４が銅シリサイド層である場合を例として説明したが、異種元素含有導電膜１１４は、銅と銅以外の異種元素との合金により構成することもできる。異種元素は、Ｓｉ、Ａｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｂｅ、Ｐｔ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の元素を含むことができる。このようにしても、配線のマイグレーション耐性を高めることができる。また、配線金属膜を構成する主成分の金属は、たとえば銀とすることもできる。この場合も銅と同様、エレクトロマイグレーションやストレスマイグレーション等が生じるおそれがあるが、本発明の構成により、マイグレーション耐性を高めることができる。
さらに、以上の実施の形態において、第１の配線１１２上にバリア絶縁膜１１６が形成される構成を示したが、バリア絶縁膜１１６にかえて、第１の配線１１２上にキャップメタルを形成した構成とすることもできる。図９にこの例を示す。
ここで、半導体装置１００は、バリア絶縁膜１１６にかえて第１の配線１１２上にキャップメタル膜１７０が形成された点で、図１に示した構成と異なる。
キャップメタル膜１７０は、たとえば、ＣｏＷＰ、ＮｉＷＰ、ＣｏＷＢ、またはＮｉＷＢにより構成することができる。キャップメタル膜１７０は、第１のエッチングストッパ膜１０４および第１の層間絶縁膜１０６に第１の配線１１２を形成した後、選択めっき法により、たとえばコバルトやニッケル等を含むめっき液を半導体基板全面に作用させることにより配線の表面に形成される。この後、第１の層間絶縁膜１０６上に第２の層間絶縁膜１１８を形成した後、ビアホールを形成する。このとき、ビアホール底部のキャップメタル膜１７０もエッチング除去し、配線金属膜１１０表面を露出させる。この後、上述したように、たとえばシランガス等を照射することにより、ビアホール底部に露出した配線金属膜１１０表面に異種元素含有導電膜１１４を形成することができる。これにより、図９に示した構成の半導体装置１００が得られる。
このような構成とした場合も、ビア１２８と第１の配線１１２との間に、第１の配線１１２を主として構成する銅等の金属と、異種元素とを含む異種元素含有導電膜１１４がビア１２８底部に形成されているため、第１の配線１１２のマイグレーション耐性を高めることができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示すフローチャートである。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構成を模式的に示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
符号の説明
１００ 半導体装置
１０２ 絶縁膜
１０４ 第１のエッチングストッパ膜
１０６ 第１の層間絶縁膜
１０８ バリアメタル膜
１１０ 配線金属膜
１１２ 第１の配線
１１４ 異種元素含有導電膜
１１６ バリア絶縁膜
１１８ 第２の層間絶縁膜
１２０ 第２のエッチングストッパ膜
１２２ 第３の層間絶縁膜
１２４ バリアメタル膜
１２６ ビア金属膜
１２８ ビア
１３０ バリアメタル膜
１３２ 配線金属膜
１３４ 第２の配線
１４０ ビアホール
１４２ トレンチ溝
１５０ 層間絶縁膜
１５２ ビアホール
１５４ トレンチ溝
１５６ バリアメタル膜
１５８ 配線金属膜
１６０ 第３の配線
１７０ キャップメタル膜
２００ 半導体基板
２０２ ゲート電極
２０４ 拡散層
２０８ ビア
２１０ パッシベーション層

Claims (10)

  1. 半導体基板と、
    前記半導体基板上の絶縁膜中に設けられた配線と、
    前記配線上に、当該配線に接続して設けられたビアと、
    前記配線の上部において、前記ビアの底部との接続箇所に選択的に形成され、前記配線を構成する主成分の金属と当該金属と異なる異種元素とを含む異種元素含有導電膜と、
    を含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記配線を構成する主成分の金属が銅である半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記異種元素含有導電膜は、前記主成分の金属のシリサイド層である半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記配線の上部において、前記異種元素含有導電膜が形成された領域以外の領域に、前記異種元素含有導電膜とは異なる材料により構成されるとともに前記主成分の金属に対する拡散防止機能を有する膜が形成された半導体装置。
  5. 半導体基板上に、配線を形成する工程と、
    前記配線を覆うように絶縁膜を形成する工程と、
    前記絶縁膜を選択的に除去して前記配線の上面に達するビアホールを形成する工程と、
    前記配線の上面の露出した部分に選択的に前記配線を構成する主成分の金属と、当該金属と異なる異種元素とを含む異種元素含有導電膜を形成する工程と、
    前記ビアホール内を金属材料で埋め込み、前記配線と接続するビアを形成する工程と、
    を含む半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記異種元素含有導電膜を形成する工程において、前記配線の上面の露出した部分を選択的にシリサイド化して前記主成分の金属のシリサイド層を形成する半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    前記配線を構成する主成分の金属は銅であって、
    前記異種元素含有導電膜を形成する工程において、前記配線の上面の露出した部分を選択的にシリサイド化して銅シリサイド層を形成する半導体装置の製造方法。
  8. 請求項６または７に記載の半導体装置の製造方法において、
    前記異種元素含有導電膜を形成する工程は、前記配線の上面の露出した部分にＳｉを含むガスを照射する工程を含む半導体装置の製造方法。
  9. 請求項６または７に記載の半導体装置の製造方法において、
    前記シリサイド化する工程は、前記配線の上面の露出した部分にＳｉ注入を行う工程と、熱処理を行う工程と、を含む半導体装置の製造方法。
  10. 請求項５から９いずれかに記載の半導体装置の製造方法において、
    前記絶縁膜を形成する工程は、
    前記配線を覆うように、前記異種元素含有導電膜とは異なる材料により構成されるとともに前記主成分の金属の拡散防止機能を有する膜を形成する工程と、
    前記拡散防止機能を有する膜上に層間絶縁膜を形成する工程と、
    を含み、
    前記ビアホールを形成する工程において、前記拡散防止機能を有する膜および前記層間絶縁膜を選択的に除去して前記ビアホールを形成する半導体装置の製造方法。
JP2005296864A 2005-10-11 2005-10-11 半導体装置およびその製造方法 Pending JP2007109736A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005296864A JP2007109736A (ja) 2005-10-11 2005-10-11 半導体装置およびその製造方法
US11/543,791 US7569467B2 (en) 2005-10-11 2006-10-06 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005296864A JP2007109736A (ja) 2005-10-11 2005-10-11 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2007109736A true JP2007109736A (ja) 2007-04-26

Family

ID=37911499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005296864A Pending JP2007109736A (ja) 2005-10-11 2005-10-11 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7569467B2 (ja)
JP (1) JP2007109736A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150012251A (ko) * 2012-05-10 2015-02-03 삼성전자주식회사 구리 배선 구조체들을 위한 그래핀 캡
WO2015174482A1 (ja) * 2014-05-16 2015-11-19 国立研究開発法人物質・材料研究機構 銀拡散障壁材料、銀拡散障壁及びそれを用いた半導体デバイス

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8523639B2 (en) * 2008-10-31 2013-09-03 Applied Materials, Inc. Self cleaning and adjustable slurry delivery arm
DE102008063417B4 (de) * 2008-12-31 2016-08-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Lokale Silizidierung an Kontaktlochunterseiten in Metallisierungssystemen von Halbleiterbauelementen
DE102010063294B4 (de) * 2010-12-16 2019-07-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen
US8871639B2 (en) 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9343357B2 (en) * 2014-02-28 2016-05-17 Qualcomm Incorporated Selective conductive barrier layer formation
US9418934B1 (en) * 2015-06-30 2016-08-16 International Business Machines Corporation Structure and fabrication method for electromigration immortal nanoscale interconnects
US10153351B2 (en) * 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US11180373B2 (en) 2017-11-29 2021-11-23 Samsung Electronics Co., Ltd. Nanocrystalline graphene and method of forming nanocrystalline graphene
US11217531B2 (en) * 2018-07-24 2022-01-04 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
KR102532605B1 (ko) 2018-07-24 2023-05-15 삼성전자주식회사 나노결정질 그래핀 캡층을 포함하는 인터커넥트 구조체 및 이 인터커넥트 구조체를 포함하는 전자 소자
KR20200011821A (ko) 2018-07-25 2020-02-04 삼성전자주식회사 탄소물 직접 성장방법
KR102601607B1 (ko) 2018-10-01 2023-11-13 삼성전자주식회사 그래핀의 형성방법
US10903117B2 (en) * 2019-03-04 2021-01-26 International Business Machines Corporation Fabricating vias with lower resistance
KR20200126721A (ko) 2019-04-30 2020-11-09 삼성전자주식회사 그래핀 구조체 및 그래핀 구조체의 형성방법
US20210057273A1 (en) * 2019-08-22 2021-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier-Less Structures
CN113539943B (zh) * 2020-04-16 2023-10-13 联华电子股份有限公司 半导体元件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03297143A (ja) * 1990-04-16 1991-12-27 Oki Electric Ind Co Ltd 金属シリサイド膜の形成方法およびこの方法を用いた半導体装置の製造方法
JPH08316317A (ja) * 1995-05-23 1996-11-29 Matsushita Electron Corp 半導体装置およびその製造方法
JP2003347302A (ja) * 2002-04-26 2003-12-05 Agere Systems Inc 信頼性向上のためのケイ化銅パッシベーション
JP2004096052A (ja) * 2002-03-13 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法ならびに金属配線
JP2004349609A (ja) * 2003-05-26 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2809196B2 (ja) 1996-05-30 1998-10-08 日本電気株式会社 半導体装置の製造方法
SG125881A1 (en) * 1999-12-03 2006-10-30 Lytle Steven Alan Define via in dual damascene process
US6613671B1 (en) * 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
JP2003045960A (ja) * 2001-08-01 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6518184B1 (en) * 2002-01-18 2003-02-11 Intel Corporation Enhancement of an interconnect
US6867135B1 (en) * 2002-04-19 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via bottom copper/barrier interface improvement to resolve via electromigration and stress migration
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6949461B2 (en) * 2002-12-11 2005-09-27 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure
JP4647184B2 (ja) * 2002-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4764606B2 (ja) 2004-03-04 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7229911B2 (en) * 2004-04-19 2007-06-12 Applied Materials, Inc. Adhesion improvement for low k dielectrics to conductive materials
JP4832807B2 (ja) * 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
US7268073B2 (en) * 2004-11-10 2007-09-11 Texas Instruments Incorporated Post-polish treatment for inhibiting copper corrosion
DE102006056624B4 (de) * 2006-11-30 2012-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer selbstjustierten CuSiN-Deckschicht in einem Mikrostrukturbauelement

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03297143A (ja) * 1990-04-16 1991-12-27 Oki Electric Ind Co Ltd 金属シリサイド膜の形成方法およびこの方法を用いた半導体装置の製造方法
JPH08316317A (ja) * 1995-05-23 1996-11-29 Matsushita Electron Corp 半導体装置およびその製造方法
JP2004096052A (ja) * 2002-03-13 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法ならびに金属配線
JP2003347302A (ja) * 2002-04-26 2003-12-05 Agere Systems Inc 信頼性向上のためのケイ化銅パッシベーション
JP2004349609A (ja) * 2003-05-26 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150012251A (ko) * 2012-05-10 2015-02-03 삼성전자주식회사 구리 배선 구조체들을 위한 그래핀 캡
JP2015519749A (ja) * 2012-05-10 2015-07-09 サムスン エレクトロニクス カンパニー リミテッド 銅配線構造体のためのグラフェンキャップ
KR102051517B1 (ko) * 2012-05-10 2019-12-03 삼성전자주식회사 구리 배선 구조체들을 위한 그래핀 캡
WO2015174482A1 (ja) * 2014-05-16 2015-11-19 国立研究開発法人物質・材料研究機構 銀拡散障壁材料、銀拡散障壁及びそれを用いた半導体デバイス
JP2015220310A (ja) * 2014-05-16 2015-12-07 国立研究開発法人物質・材料研究機構 銀拡散障壁材料、銀拡散障壁、銀拡散障壁被覆

Also Published As

Publication number Publication date
US20070082488A1 (en) 2007-04-12
US7569467B2 (en) 2009-08-04

Similar Documents

Publication Publication Date Title
JP2007109736A (ja) 半導体装置およびその製造方法
US10804147B2 (en) Semiconductor device with reduced via resistance
JP5818210B2 (ja) 誘電ライン・バイアのエレクトロマイグレーション耐性が向上した界面層を有する相互接続構造およびその製造方法
US7834457B2 (en) Bilayer metal capping layer for interconnect applications
US9202743B2 (en) Graphene and metal interconnects
US9972529B2 (en) Method of forming metal interconnection
US8354751B2 (en) Interconnect structure for electromigration enhancement
JP5419328B2 (ja) 障壁冗長構成要素を有する相互接続構造体および相互接続構造体を形成する方法
US9875966B1 (en) Method and structure of forming low resistance interconnects
US8952488B2 (en) Low cost anti-fuse structure
JP2007250907A (ja) 半導体装置およびその製造方法
US8102051B2 (en) Semiconductor device having an electrode and method for manufacturing the same
JP2010087094A (ja) 半導体装置及び半導体装置の製造方法
JP2005340808A (ja) 半導体装置のバリア構造
KR101286239B1 (ko) 산소 포획 패턴을 갖는 반도체 소자의 배선 구조 및 그제조 방법
US20080026554A1 (en) Interconnect structure for beol applications
US20070080463A1 (en) Semiconductor device and method of fabricating the same
US6638849B2 (en) Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
JP2005136217A (ja) 半導体装置およびその製造方法
JP2010123586A (ja) 半導体装置、半導体装置の製造方法
JP2009170665A (ja) 半導体装置および半導体装置の製造方法
KR100726091B1 (ko) 금속 배선 및 이의 제조 방법
JP2005217352A (ja) 半導体装置及び半導体装置の製造方法
KR20100073779A (ko) 반도체 소자의 금속배선 및 그 제조 방법
KR20090048820A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120228