KR20090048820A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20090048820A KR1020070114876A KR20070114876A KR20090048820A KR 20090048820 A KR20090048820 A KR 20090048820A KR 1020070114876 A KR1020070114876 A KR 1020070114876A KR 20070114876 A KR20070114876 A KR 20070114876A KR 20090048820 A KR20090048820 A KR 20090048820A
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Abstract

본 발명에 의하면, 반도체 소자의 제조방법이 제공된다. 상기 제조방법에 따르면, 반도체기판 상에 하부배선을 형성한다. 상기 하부배선 상에 절연막을 형성한다. 상기 절연막을 패터닝하여 상기 하부배선을 노출시키는 개구부를 형성한다. 상기 개구부를 채우는 패드 구조체를 형성한다. 상기 패드 구조체는 상기 하부배선과 접촉하는 컨택 플러그 및 상기 컨택 플러그 상에 형성되는 패드를 구비한다. 상기 컨택 플러그는 귀금속(noble metal)으로 형성한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 더욱 구체적으로는, 반도체 소자의 패드 구조체 및 그 제조방법에 관한 것이다.
반도체 소자에 있어서, 일반적으로 상호 접속 시스템은 두 개 이상의 수직으로 인접한 도전층들(배선층이라고도 함) 및 그들 사이에 개재된 층간절연막들을 관통하는 컨택 플러그들을 포함한다. 상기 컨택 플러그들은 상기 수직으로 인접한 도전층들을 상호 접속시켜주게 된다. 나아가, 상기 도전층들 중 최상층에는 외부회로와 접속시켜주기 위한 본딩 와이어와 접속하는 패드가 배치된다. 이 때, 대부분의 반도체 소자는 컨택 플러그들 및 도전층들의 소재로 알루미늄을 채택하고 있으며, 컨택 플러그들에 있어서는 텅스텐을 그 소재로 채택하고 있기도 하다.
이러한 배선층들의 소재로 알루미늄을 사용하는 이유는 알루미늄의 상대적으로 낮은 비저항값, 증착의 용이성, 및 식각공정을 이용한 패터닝의 용이성에 있었다.
그런데, 최근 반도체 소자를 채택하는 전자기기들의 소형화, 박막화, 경량화 등의 추세에 따라 반도체 소자의 집적도가 더욱 높아지고 있으며, 이러한 요구에 의해 상기 배선층들 및 컨택 플러그들의 사이즈도 점점 작아지고 있다. 이러한 추세 속에서 상기 알루미늄으로 이루어진 도전층들은 RC-delay 문제, 전자이동(electromigration) 문제 등의 문제점을 나타나게 되었다.
이러한 문제점을 극복하고자, 알루미늄을 대신하여, 알루미늄보다 비저항이 낮아 저항특성이 좋으며, 전자이동 문제에 낮은 민감도를 보이는 구리로 상기 도전층들 및 상기 컨택 플러그들을 형성하기 위한 연구가 진행되고 있으며, 일부 로직 반도체 소자에는 구리가 채택되어 사용되고 있다.
그러나, 구리는 실리콘기판 또는 그와 접촉하고 있는 다른 금속도전층들과의 관계에서 매우 높은 확산속도를 가지고 있다. 또한, 구리는 알루미늄 등과 같은 다른 금속도전층들과의 관계에서 높은 혼합성을 보이고 있다. 나아가, 구리의 자연산화특성은 매우 심각하여 산화가 시작되면 구리 산화물은 제한없이 성장하게 된다. 즉, 알루미늄 산화물은 산화가 진행된 후 일정 시간이 지나면, 산화가 멈추게 되는 것과 달리, 구리 산화물은 산화가 시작되면 계속해서 성장하게 된다.
따라서, 이러한 구리의 특성 때문에 외부회로와 접속시켜주기 위한 본딩 와이어와 접속하는 패드는 구리로 이루어진 패드를 사용하지 못하고 알루미늄으로 이루어진 패드를 사용하고 있다. 이러한 알루미늄 패드를 채택하는 반도체 소자가 대한민국 등록특허 제 10-0718804호에 개시되어 있다.
그러나, 알루미늄 패드를 채택함에 있어서도, 알루미늄의 갭필(gap-fill)특성에 대한 문제, 하부 구리배선으로부터의 구리원자의 확산문제, 알루미늄 패드를 형성할 때, 알루미늄의 건식 식각으로 인한 불량문제 등으로 인하여 구리배선을 채택하는 반도체 소자에 알루미늄 패드를 사용하는데에 문제점이 잔존하고 있는 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 구리배선을 채택하는 반도체 소자에 있어서, 구리배선과 접속하는 패드 구조체로의 구리원자의 확산을 막기에 적합한 패드 구조체를 구비하는 반도체 소자를 제조하는 방법을 제공하는 데에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 구리배선을 채택하는 반도체 소자에 있어서, 구리배선과 접속하는 패드 구조체로의 구리원자의 확산을 막기에 적합한 패드 구조체를 구리하는 반도체 소자를 제공하는 데에 있다.
본 발명의 기술적 과제를 해결하기 위하여 본 발명의 일 양태에 따르면, 반도체 소자의 제조방법이 제공된다. 상기 제조방법은 반도체기판 상에 하부배선을 형성하는 것을 포함한다. 상기 하부배선 상에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 하부배선을 노출시키는 개구부를 형성할 수 있다. 상기 개구부를 채우는 패드 구조체를 형성할 수 있다. 이 때, 상기 패드 구조체는 상기 하부배선과 접촉하는 컨택 플러그 및 상기 컨택 플러그 상에 형성되는 패드를 구비할 수 있다. 또한 상기 컨택 플러그는 귀금속(noble metal)으로 형성할 수 있다.
몇몇 실시예들에서, 상기 하부배선을 구리(Cu)로 형성할 수 있다. 또한, 상기 컨택 플러그는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)에서 선택된 하나의 귀금속으로 형성할 수 있다.
또한, 상기 패드도 귀금속으로 형성할 수 있다. 이 때, 상기 패드는 로 듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)에서 선택된 하나의 귀금속으로 형성할 수 있다. 상기 패드는 상기 컨택 플러그와 동일한 물질막으로 형성할 수 있다.
다른 몇몇 실시예들에서, 상기 패드 구조체를 형성하는 것은 상기 개구부를 채우는 패드 구조체막을 형성하는 것을 포함할 수 있다. 이 때, 상기 패드 구조체막은 전기도금(Electro Plating) 방법 또는 무전해 도금(electroless plating) 방법을 이용하여 형성할 수 있다. 이어서, 상기 패드 구조체막을 평탄화할 수 있다. 이 때, 상기 패드 구조체막을 평탄화하는 것은 상기 패드 구조체막을 화학 기계적 연마(Chemical Mechanical Polishing) 방법 또는 전기용해(Electro-polishing) 방법을 포함할 수 있다.
또 다른 몇몇 실시예들에서, 상기 개구부를 형성하는 것은 상기 절연막을 패터닝하여 상기 하부배선과 중첩되는 트렌치를 형성하는 것을 포함할 수 있다. 이어서, 상기 절연막을 관통는 컨택홀을 형성할 수 있다. 상기 컨택홀은 상기 하부배선과 중첩될 수 있으며, 상기 컨택홀에 의하여 상기 하부배선이 노출될 수 있다. 이 때, 상기 컨택홀을 먼저 형성한 후에 상기 트렌치를 형성할 수 있다. 한편, 상기 트렌치를 먼저 형성한 후에 상기 컨택홀을 형성할 수도 있다.
또 다른 몇몇 실시예들에서, 상기 패드 구조체를 형성하기 전에 상기 노출된 하부배선 상에 확산방지막을 형성할 수 있다.
또 다른 몇몇 실시예들에서, 상기 패드 구조체 및 상기 절연막 상에 페시베이션막(passivation layer)을 형성할 수 있다. 이어서, 상기 페시베이션막을 패터 닝하여 상기 패드 구조체를 노출시키는 패드 개구부를 형성할 수 있다.
본 발명의 다른 기술적 과제를 해결하기 위하여 본 발명의 다른 양태에 따르면, 반도체 소자가 제공된다. 상기 반도체 소자는 반도체기판 상에 제공되는 하부배선을 구비한다. 상기 하부배선 상에 절연막에 배치될 수 있다. 상기 절연막을 관통하며 상기 하부배선과 접촉하는 패드 구조체가 제공될 수 있다. 상기 패드 구조체는 상기 하부배선과 접촉하는 컨택 플러그 및 상기 컨택 플러그 상에 배치되는 패드를 구비할 수 있다. 상기 컨택 플러그는 귀금속을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 하부배선은 구리(Cu)를 포함할 수 있다. 또한, 상기 컨택 플러그는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)에서 선택된 하나의 귀금속을 포함할 수 있다. 나아가, 상기 패드도 귀금속을 포함할 수 있다. 상기 패드도 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)에서 선택된 귀금속을 포함할 수 있다. 이 때, 상기 패드는 상기 컨택 플러그와 동일한 물질막으로 이루어질 수 있다.
다른 몇몇 실시예들에 있어서, 상기 패드 구조체와 상기 하부배선 사이에 확산방지막이 배치될 수 있다. 또한, 상기 패드 구조체 및 상기 절연막 상에 페시베이션막이 배치될 수 있다. 상기 페시베이션막은 상기 패드 구조체를 노출시키는 패드 개구부를 구비할 수 있다.
본 발명에 의하면, 구리배선 상에 배치되는 패드 구조체를 귀금속으로 형성함으로써, 구리원자의 패드 구조체로의 확산문제를 방지할 수 있게 된다.
또한, 패드 구조체를 형성함에 있어서, 전해도금 또는 무전해 도금을 이용하여 증착함으로써, 갭필특성을 향상시킬 수 있게 된다.
나아가, 패드 구조체를 형성함에 있어서, 식각 공정을 사용하지 않음으로써, 패드 구조체의 표면에 불량이 발생할 수 있는 문제점을 해결할 수 있게 된다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 4는 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 도시한 공정단면도들이다. 도 5 및 도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법을 도시한 공정단면도들이다.
도 1을 참조하여 본 발명의 일 양태에 의한 반도체소자의 제조방법에 대하여 설명하기로 한다. 상기 반도체소자의 제조방법은 반도체기판(102)에 하부 층간절연막(104)을 형성하는 것을 포함한다. 상기 하부 층간절연막(104)에 하부배선(110)을 형성할 수 있다. 상기 하부배선(110)은 하부 컨택 플러그들(106) 및 하부 패드(108)를 구비할 수 있다.
상기 하부 층간절연막(104) 및 상기 하부배선(110)을 형성하는 것은 공지의 방법에 의해 형성할 수 있다. 상기 하부 층간절연막(104)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나의 절연막으로 형성할 수 있다. 또한, 상기 하부배선(110)은 금속막, 폴리실리콘막, 금속질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나의 도전막으로 형성할 수 있다. 특히, 상기 하부배선(110)은 구리(Cu) 또는 알루미늄(Al)과 같은 금속으로 형성할 수 있다.
상기 하부배선(110)은 상기 반도체기판(102)에 형성된 하부패턴들(도면 미도시)과 전기적으로 연결될 수 있다. 예를 들어, 상기 하부배선(110)은 반도체 소자의 비트라인, 워드라인, 및 트랜지스터와 같은 구성요소들에 전기적으로 연결될 수 있다.
상기 하부배선(110)이 형성된 상기 반도체기판(102) 상에 상부 층간절연막(112)을 형성할 수 있다. 상기 상부 층간절연막(112)은 공지의 방법에 의해 형성될 수 있다. 즉, 상기 상부 층간절연막(112)은 화학기상증착방법(Chemical Vapor Deposition; CVD) 방법 등을 이용하여 형성할 수 있다. 상기 상부 층간절연막(112)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나의 절연막으로 형성할 수 있다.
도 2를 참조하면, 상기 상부 층간절연막(112)에 개구부(114)를 형성할 수 있 다. 상기 개구부(114)는 트렌치(114T) 및 하나 또는 둘 이상의 컨택홀들(114H)을 포함할 수 있으며, 상기 개구부(114)에 의해 상기 하부배선(110)의 일부가 노출될 수 있다.
본 발명의 일 실시예에 의하면, 상기 개구부(114)는 다음과 같은 방법으로 형성할 수 있다. 먼저 상기 상부 층간절연막(112)을 공지의 사진/식각 공정을 이용해 패터닝하여 상기 트렌치(114T)를 형성할 수 있다. 상기 트렌치(114T)는 상기 하부배선(110)과 중첩되도록 형성할 수 있다. 이 때, 상기 트렌치(114T)의 깊이(H2)는 상기 상부 층간절연막(112)의 높이(H1)보다 작게 형성할 수 있다. 즉, 상기 트렌치(114T)의 하부면은 상기 하부배선(110)과 접촉하지 않을 수 있다. 상기 상부 층간절연막(112)을 식각하여 상기 트렌치(114T)를 형성할 때, 식각시간 등의 식각조건을 조절하여 상기 트렌치(114T)의 깊이를 조절할 수 있다. 상기 트렌치(114T)의 폭(W2)은 상기 하부 패드(108)의 폭(W1)보다 넓게 형성할 수 있다.
이어서, 상기 트렌치(114T)의 하면에 상기 하나 또는 둘 이상의 컨택홀들(114H)을 형성할 수 있다. 상기 컨택홀들(114H)은 공지의 사진/식각 공정을 이용하여 형성할 수 있으며, 상기 컨택홀들(114H)에 의해 상기 하부배선(110)의 일부가 노출될 수 있다. 이로써, 상기 트렌치(114T) 및 상기 컨택홀들(114H)을 포함하는 상기 개구부(114)를 형성할 수 있다.
한편, 본 발명의 다른 실시예에 의하면, 상기 트렌치(114T)는 다음과 같은 방법을 사용하여 형성할 수도 있다. 도 5 및 도 6을 참조하여 설명한다.
도 5를 참조하면, 상기 상부 층간절연막(112)에 상기 상부 층간절연막(112) 을 패터닝 하여 하나 또는 둘 이상의 예비 컨택홀들(114H')을 형성할 수 있다. 상기 예비 컨택홀들(114H')은 공지의 사진/식각 공정을 이용하여 형성할 수 있다. 상기 예비 컨택홀들(114H')은 상기 하부배선(110)과 중첩되도록 형성할 수 있으며, 상기 하부배선(110)은 상기 예비 컨택홀들(114H')에 의해 그 상면이 노출될 수 있다.
이어서, 상기 예비 컨택홀들(114H')을 채우는 희생 패턴들(130)을 형성할 수 있다. 상기 희생 패턴들(130)은 상기 상부 층간절연막(112)과 서로 다른 물질로 형성할 수 있다. 특히, 상기 희생 패턴들(130)은 상기 상부 층간절연막(112)을 식각할 때 사용하는 식각물질에 대하여 잘 식각되지 않는 물질로 형성할 수 있다. 즉, 상기 상부 층간절연막(112)와 식각선택율이 다른 물질로 상기 희생 패턴들(130)을 형성할 수 있다. 예를 들어, 상기 상부 층간절연막(112)을 실리콘질화막으로 형성한 경우 상기 희생 패턴들(130)은 실리콘산화막으로 형성할 수 있다.
도 6을 참조하면, 상기 희생 패턴들(130)을 갖는 상기 상부 층간절연막(112)을 공지의 사진/식각 공정을 이용해 패터닝하여 상기 트렌치(114T)를 형성할 수 있다. 상기 트렌치(114T)는 상기 하부배선(110)과 중첩되도록 형성할 수 있으며, 그 내부에 상기 희생 패턴들(130)을 포함하도록 형성될 수 있다. 또한, 상기 트렌치(114T)를 형성하기 위해 상기 상부 층간절연막(112)를 식각하는 동안 상기 예비 컨택홀들(114H')의 측벽은 리세스되며, 상기 컨택홀들(114H)이 형성될 수 있다. 이어서, 상기 희생 패턴들(130)을 제거하여 상기 하부배선들(110)을 노출시킬 수 있다. 이로써, 상기 트렌치(114T) 및 상기 컨택홀들(114H)을 포함하는 상기 개구 부(114)를 형성할 수 있다.
도 3을 참조하면, 상기 상부 층간절연막(112)의 상면, 상기 개구부(114)의 측벽들 및 하면들, 및 상기 노출된 하부배선(110)의 표면 단차를 따라 콘포말한 확산방지막(116)을 형성할 수 있다. 상기 확산방지막(116)은 공지의 방법을 이용하여 형성할 수 있다. 또한, 상기 확산방지막(116)은 타이타늄(Ti), 타이타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
이어서, 상기 확산방지막(116)이 형성된 상기 상부 층간절연막(112) 상에 패드 구조체막(116)을 형성할 수 있다. 상기 패드 구조체막(118)은 상기 개구부(114)를 채우도록 형성할 수 있다. 즉, 상기 패드 구조체막(118)은 상기 트렌치(114T) 및 상기 컨택홀들(114H)을 채울 수 있다. 이로써, 상기 노출된 하부배선(110)과 상기 패드 구조체막(116) 사이에 상기 확산방지막(116)이 개재될 수 있다.
상기 패드 구조체막(118)은 귀금속(noble metal)으로 형성할 수 있다. 특히, 상기 패드 구조체막(118)은 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나의 귀금속막으로 형성할 수 있다. 상기 패드 구조체막(116)은 전기도금방법(electoro-plating) 또는 무전해도금방법(electroless plating)을 이용하여 형성할 수 있다.
도 4를 참고하면, 상기 패드 구조체막(118)을 상기 상부 층간절연막(112)의 상면이 노출될 때까지 평탄화하여 패드 구조체(120)를 형성할 수 있다. 즉, 상기 패드 구조체(120)는 상기 패드 구조체막(118)을 형성한 물질막과 동일한 물질막으 로 이루어질 수 있다. 상기 패드구조체(120)는 상기 컨택홀들(114H)을 채우는 컨택 플러그들(120a) 및 상기 트렌치(114T)를 채우는 패드(120b)를 포함할 수 있다.
상기 패드 구조체막(118)을 평탄화하여 상기 패드 구조체(120)를 형성하는 동안 상기 확산방지막(116)의 일부가 같이 평탄화 될 수 있다. 즉, 상기 확산방지막(116)은 상기 상부 층간절연막(112)의 노출된 표면에는 잔존하지 않고, 상기 패드 구조체(120)와 상기 상부 층간절연막(112) 및 상기 하부배선(110) 사이에 개재된 부분만 잔존할 수 있다.
상기 패드 구조체막(118)을 평탄화하는 것은 상기 패드 구조체막(118)을 화학기계적 평탄화(Chemical Mechanical planarization; CMP)시키는 것을 포함할 수 있다. 또는 상기 패드 구조체막(118)을 평탄화하는 것은 상기 패드 구조체막(118)을 전자연마 방법(electro-polishing)을 이용하여 평탄화시키는 것을 포함할 수 있다.
이어서, 상기 패드 구조체(120) 및 상기 상부 층간절연막(112) 상에 페시베이션막(passivation layer; 122)을 형성할 수 있다. 상기 페시베이션막(122)은 상기 패드 구조체(120) 및 상기 상부 층간절연막(112)을 보호하는 기능을 수행할 수 있다.
상기 페시베이션막(122)은 단일막 또는 다중막으로 형성할 수 있다. 예를 들어, 상기 페시베이션막(122)은 하부 페시베이션막(122b) 및 상부 페시베이션막(122a)을 포함할 수 있다. 상기 하부 페시베이션막(122b)은 공지의 방법으로 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군 으로부터 선택된 하나의 절연막으로 형성할 수 있다. 또한 상기 상부 페시베이션막(122a)은 공지의 스핀 코팅 방법을 이용하여 감광성 폴리이미드막(photo sensitive polyimide; PSPI)으로 형성할 수 있다.
상기 페시베이션막(122)에 패드 개구부(124)를 형성할 수 있다. 상기 패드 개구부(124)는 공지의 사진/식각 공정을 이용하여 형성할 수 있다. 상기 패드 개구부(124)는 상기 패드 구조체(120)와 중첩되도록 형성할 수 있으며, 상기 패드 개구부(124)에 의하여 상기 패드(120a)의 상면이 노출될 수 있다.
도면에 도시하지는 않았지만, 상기 패드 개구부(124)를 통하여 상기 패드(120a)에 본딩 와이어가 부착될 수 있다.
이하에서는, 본 발명의 다른 양태에 의한 반도체 소자에 대하여 설명한다.
도 4를 다시 참조하면, 반도체기판(102) 상에 하부 층간절연막(104)이 배치된다. 상기 하부 층간절연막(104)에 하부배선(110)이 제공된다. 상기 하부배선(110)은 상기 하부 층간절연막(104)을 관통할 수 있다. 상기 하부배선(110)은 하부 컨택 플러그들(106) 및 하부 패드(108)를 구비할 수 있다.
상기 하부 층간절연막(104)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나를 포함할 수 있다. 또한, 상기 하부배선(110)은 금속막, 폴리실리콘막, 금속질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나의 도전막을 포함할 수 있다. 특히, 상기 하부배선(110)은 구리(Cu) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
상기 하부배선(110)은 상기 반도체기판(102)에 형성된 하부패턴들(도면 미도 시)과 전기적으로 연결될 수 있다. 예를 들어, 상기 하부배선(110)은 반도체 소자의 비트라인, 워드라인, 및 트랜지스터와 같은 구성요소들에 전기적으로 연결될 수 있다.
상기 하부 층간절연막(104) 및 상기 하부배선(110) 상에 상부 층간절연막(112)이 배치될 수 있다. 상기 상부 층간절연막(112)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나를 포함할 수 있다.
상기 상부 층간절연막(112)을 관통하는 패드 구조체(120)가 제공될 수 있다. 상기 패드 구조체(120)는 하나 또는 둘 이상의 컨택 플러그들(120b) 및 상기 컨택 플러그들(120b) 상에 배치되는 패드(120a)를 구비할 수 있다. 상기 패드 구조체(120)는 상기 하부배선(110)과 중첩되도록 배치될 수 있으며, 상기 컨택 플러그들(120b)은 상기 하부배선(110)과 접촉할 수 있다.
상기 컨택 플러그들(120b)은 귀금속막을 포함할 수 있다. 특히, 상기 컨택 플러그들(120b)는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나의 귀금속막을 포함할 수 있다. 상기 패드(120a)는 알루미늄과 같은 금속을 포함할 수 있으며, 바람직하게는 귀금속막을 포함할 수 있다. 특히 상기 패드(120a)는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나의 귀금속막을 포함할 수 있다.
상기 컨택 플러그들(120b)과 상기 하부배선(110) 사이 및 상기 패드 구조 체(120)와 상기 상부 층간절연막(112) 사이에 확산방지막(116)이 개재될 수 있다. 상기 확산방지막(116)은 타이타늄(Ti), 타이타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 또는 이들의 조합막과 같은 도전막을 포함할 수 있다.
상기 패드 구조체(120) 및 상기 상부 층간절연막(112) 상에 페시베이션막(passivation layer; 122)이 제공될 수 있다. 상기 페시베이션막(122)은 상기 패드 구조체(120) 및 상기 상부 층간절연막(112)을 보호하는 기능을 수행할 수 있다.
상기 페시베이션막(122)은 단일막일 수 있으며, 다중막일 수도 있다. 예를 들어, 상기 페시베이션막(122)은 하부 페시베이션막(122b) 및 상부 페시베이션막(122a)을 구비할 수 있다. 상기 하부 페시베이션막(122b)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군으로부터 선택된 하나를 포함할 수 있다. 상기 상부 페시베이션막(122a)은 이용하여 감광성 폴리이미드막(Photo sensitive Polyimide; PSPI)을 포함할 수 있다.
상기 페시베이션막(122)에 패드 개구부(124)가 제공될 수 있다. 상기 패드 개구부(124)는 상기 패드 구조체(120)와 중첩되도록 제공될 수 있으며, 상기 패드 개구부(124)에 의하여 상기 패드(120a)의 상면이 노출될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하부배선과 전기적으로 접속하며, 본딩 와이어가 부탁되는 패드 구조체를 형성함에 있어서, 종래의 알루미늄 대신 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)과 같은 귀금속으로 형성하게 된다. 이로써, 구리원자가 알루미늄 패드 구조체로 확산됨으로 인해서 발생하는 문제점들을 해결할 수 있게 된다.
또한, 본 발명에 의하면, 패드 구조체를 형성함에 있어서, 전기도금방법(electoro-plating) 또는 무전해도금방법(electroless plating)을 이용하여 증착시킴으로써 갭필 특성을 향상시킬 수 있게 된다.
나아가, 본 발명에 의하면, 패드 구조체를 형성함에 있어서, 개구부를 형성하고, 개구부를 채우는 도전막을 증착한 후에 상기 도전막을 평탄화시키는 방법인 소위, 이중 다마신 공정(duel damascene process)를 사용한다. 즉, 본 발명에 의해 패드 구조체를 형성하는 공정은 패드 구조체를 식각하는 공정을 포함하고 있지 않다. 이로써, 종래의 식각 공정에 의해 패드 구조체의 표면에 불량이 생기는 문제점 또한 해결할 수 있게 된다.
도 1 내지 도 4는 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 도시한 공정단면도들이다.
도 5 및 도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법을 도시한 공정단면도들이다.

Claims (19)

  1. 반도체기판 상에 하부배선을 형성하고,
    상기 하부배선 상에 절연막을 형성하고,
    상기 절연막을 패터닝하여 상기 하부배선을 노출시키는 개구부를 형성하고,
    상기 개구부를 채우는 패드 구조체를 형성하되, 상기 패드 구조체는 상기 하부배선과 접촉하는 컨택 플러그 및 상기 컨택 플러그 상의 패드를 구비하며, 상기 컨택 플러그는 귀금속(noble metal)으로 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 하부배선을 구리(Cu)로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 컨택 플러그는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나로 형성하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 패드는 귀금속으로 형성하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 패드는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나로 형성하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 패드 구조체를 형성하는 것은
    상기 개구부를 채우는 패드 구조체막을 형성하되, 상기 패드 구조체막은 전기도금(Electro Plating) 방법 또는 무전해 도금(electroless plating) 방법을 이용하여 형성하고,
    상기 패드 구조체막을 평탄화하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 패드 구조체막을 평탄화하는 것은
    상기 패드 구조체막을 화학 기계적 연마(Chemical Mechanical Polishing) 방법 또는 전기용해(Electro-polishing) 방법을 포함하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 개구부를 형성하는 것은
    상기 절연막을 패터닝하여 상기 하부배선과 중첩되는 트렌치를 형성하고,
    상기 절연막을 관통하며, 상기 하부배선과 중첩되는 컨택홀을 형성하는 것을 포함하되, 상기 컨택홀에 의하여 상기 하부배선이 노출되는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 형성한 후에 상기 컨택홀을 형성하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 컨택홀을 형성한 후에 상기 트렌치를 형성하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 노출된 하부배선 상에 확산방지막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 패드 구조체 및 상기 절연막 상에 페시베이션막(Passivation layer)을 형성하고,
    상기 페시베이션막을 패터닝하여 상기 패드 구조체를 노출시키는 패드 개구부를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  13. 반도체기판 상에 제공되는 하부배선;
    상기 하부배선 상에 배치되는 절연막;
    상기 절연막을 관통하며 상기 하부배선과 접촉하는 패드 구조체를 포함하되, 상기 패드 구조체는 상기 하부배선과 접촉하는 컨택 플러그 및 상기 컨택 플러그 상에 배치되는 패드를 구비하고, 상기 컨택 플러그는 귀금속인 반도체 소자.
  14. 제 13 항에 있어서,
    상기 하부배선은 구리(Cu)를 포함하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 컨택 플러그는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나를 포함하는 반도체 소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 패드는 귀금속을 포함하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 패드는 로듐(Rh), 팔라듐(Pd), 백금(Pt), 및 루세듐(Ru)으로 이루어진 귀금속 군(群)으로부터 선택된 하나를 포함하는 반도체 소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 패드 구조체와 상기 하부배선 사이에 배치되는 확산방지막을 더 포함하는 반도체 소자.
  19. 제 12 항에 있어서,
    상기 패드 구조체 및 상기 절연막 상에 배치된 페시베이션막(Passivation layer)을 더 포함하되, 상기 페시베이션막은 상기 패드 구조체를 노출시키는 패드 개구부를 갖는 반도체 소자.
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