KR100539221B1 - 반도체장치의 전기적 배선 제조방법 - Google Patents

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Abstract

반도체 장치의 전기적 배선 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 층간 절연층을 형성하고, 콘택홀(contact hole)을 형성한다. 콘택홀을 채우는 도전성 플러그(conductive plug)를 형성한다. 도전성 플러그의 인근하는 층간 절연층 부분을 식각하여 도전성 플러그의 측벽을 노출하며 길게 연장되는 홈을 형성한다. 홈을 채워 도전성 플러그에 전기적으로 연결되는 도전성 라인(conductive line)을 형성한다. 도전성 플러그 및 도전성 라인은 구리로 이루어질 수 있다.

Description

반도체 장치의 전기적 배선 제조 방법{Method of manufacturing electrical interconnection for semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 반도체 기판 상에 전기적 배선을 제조하는 방법에 관한 것이다.
반도체 장치의 전기적 상호 연결을 포함하는 배선을 형성할 때, 비저항이 알루미늄(Al)에 비해 대략 40% 정도 낮은 구리(Cu)를 사용하는 방안이 제시되고 있다. 이러한 구리를 배선으로 이용할 경우, 구리층을 건식 식각 방법으로 패터닝하기가 어렵다. 이에 따라, 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다)를 이용한 다마신 공정(damascene process)으로 구리 배선을 형성하는 공정이 제시되고 있다.
이러한 다마신 공정 중 단일 다마신 공정(single damascene process)의 경우, 배선의 구리 원소가 층간 절연층으로 확산되는 것을 방지하기 위해서, 실리콘 질화물로 이루어지는 캐핑층(capping layer)의 도입이 수반된다. 이러한 실리콘 질화물의 캐핑층은 다층으로 이루어지는 층간 절연층들의 계면에 도입된다. 상세하게 설명하면, 단일 다마신 공정은, 제1층간 절연층을 식각하여 비아 콘택홀(via contact hole)을 형성함으로써 도전성 플러그를 형성한다. 이후에, 제1층간 절연층을 덮는 캐핑층을 실리콘 질화물로 형성한 후, 제2층간 절연층을 형성한다. 다음에, 제2층간 절연층을 패터닝하여 도전성 라인을 패터닝한다.
한편, 이중 다마신 공정(dual damascene process)의 경우 포토레지스트층의 두께 증가에 따라, 안정적인 현상(exposure)이 어려운 문제가 발생할 수 있다. 또한, CBDD(Count-Border Dual Damascene) 공정 또는 SADD(Self-Align Dual Damascene) 공정 등과 같은 이중 다마신 공정에는 실리콘 질화물로 이루어지는 식각 종료층(etching stopping layer)이 다층으로 이루어지는 층간 절연층들의 계면에 도입되고 있다.
다층의 층간 절연층들의 계면에 도입되는 식각 종료층 또는 캐핑층은 다마신 공정 이후에도 전체 층간 절연층 구조 내에 잔존하여 전체 층간 절연층 구조의 유전율을 증가시키는 단점을 유발시킬 수 있다. 즉, 실리콘 질화물은 7 이상의 비교적 높은 절연 상수 k 값을 가지므로, 이들의 잔류는 층간 절연층의 전체 유전율을 높이게 된다. 이에 따라, 층간 절연층의 높은 유전율에 의한 반도체 장치의 동작 불량을 유발할 수 있다. 예를 들어, 논리 장치(logic device)에서의 RC 지연(Register-Capacitor delay)을 유발할 수 있다. 따라서, 상기한 바와 같은 실리콘 질화물의 식각 종료층 또는 캐핑층의 도입을 억제하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘 질화물의 식각 종료층 또는 캐핑층의 도입을 억제하여 층간 절연층의 유전율을 낮게 유지할 수 있는 반도체 장치의 전기적 배선 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 층간 절연층을 형성한다. 상기 층간 절연층에 콘택홀을 형성한다. 상기 콘택홀을 채우는 도전성 플러그를 형성한다. 상기 도전성 플러그에 인근하는 상기 층간 절연층 부분을 식각하여 상기 도전성 플러그의 측벽을 노출하며 길게 연장되는 홈을 형성한다. 상기 홈을 채워 상기 도전성 플러그에 전기적으로 연결되는 도전성 라인을 형성한다. 상기 도전성 플러그 및 상기 도전성 라인은 구리, 알루미늄, 은 또는 백금 등으로 이루어질 수 있다. 바람직하게는 상기 도전성 플러그 및 상기 도전성 라인은, 구리로 이루어질 수 있다.
본 발명에 따르면, 다마신 공정을 이용하여 전기적 배선을 형성할 때, 식각 종료 또는 캐핑층의 역할을 하는 실리콘 질화물 등의 별도의 물질층을 도입하는 것을 억제할 수 있다. 따라서, 층간 절연층의 유전율을 낮은 상태로 유지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1 및 도 2는 반도체 기판(100) 상에 층간 절연층(500)을 형성하는 단계를 개략적으로 나타낸다.
도 1 및 도 2를 참조하면, 도 2는 도 1에 대해 수직인 단면을 나타내고 있다. 하부 구조물(도시되지 않음)이 형성된 반도체 기판(100) 상에 실리콘 산화물 등과 같은 절연 물질로 층간 절연층(500)을 형성한다. 이때, 층간 절연층(500)의 하부에 하부 절연층(200)을 더 형성할 수 있다.
또한, 하부 절연층(200)에 다마신 공정 등을 이용하여 하부 도전성 라인(300)을 길게 형성하여 하부 배선으로 이용할 수 있으나, 필요에 따라서는 형성되지 않을 수 있다. 한편, 이러한 하부 배선은 도시되지는 않았으나 반도체 기판(100) 상에 전기적으로 연결될 수 있다. 이러한 하부 도전성 라인(300)은 구리(Cu), 알루미늄(Al), 은(Au) 또는 백금(Pt) 등과 같은 금속 물질로 형성될 수 있다. 바람직하게는 구리층으로 형성될 수 있다. 구리층으로 형성될 경우, 상부의 층간 절연층(500)으로의 구리 원자의 확산을 방지하기 위하여 하부 절연층(200)을 덮는 캐핑층(400)이 더 형성될 수 있다. 이러한 캐핑층(400)은 실리콘 질화물 등으로 형성될 수 있다.
도 3 및 도 4는 콘택홀(550)을 채우는 제1도전층(700)을 형성하는 단계를 개략적으로 나타낸다.
도 3 및 도 4를 참조하면, 도 4는 도 3에 대해 수직인 단면을 나타낸다. 구체적으로, 층간 절연층(500)을 패터닝하여 콘택홀(550)을 형성한다. 이때, 콘택홀(500)은 하부 도전성 라인(300)의 상측 표면을 노출하도록 형성된다.
이후에, 층간 절연층(500) 상에 상기 콘택홀(550)의 측벽을 덮고, 노출되는 하부 도전성 라인(300)의 상측 표면으로 연장되는 제1확산 장벽층(600)을 형성한다. 이때, 제1확산 장벽층(600)은 탄탈륨(Ta), 텅스텐(W) 또는 이들의 질화물인 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등과 같은 금속 질화물로 이루어질 수 있다. 또한, 티타늄 질화물(TiN)과 같은 금속 질화물로 이루어질 수 있다. 또는, 이러한 금속 질화물에 실리콘 원자 등이 함유된 티타늄 실리콘 질화물(TiSiN) 또는 탄탈륨 실리콘 질화물(TaSiN) 등과 같은 삼원계 화합물로 상기한 제1확산 장벽층(600)을 형성할 수 있다. 더하여, 티타늄 텅스텐 질화물(TiWN) 등과 같은 삼원계 화합물로 제1확산 장벽층(600)을 형성할 수 있다.
이후에, 층간 절연층(500) 상에, 보다 상세하게는 제1확산 장벽층(600) 상에 콘택홀(550)을 매몰하여 채우는 제1도전층(700)을 구리, 알루미늄, 은 또는 백금 등과 같은 금속 물질로 형성한다. 바람직하게는 구리로 제1도전층(700)을 형성한다. 이때, 제1도전층(700)은 전기 도금(electro-plating)법 또는 화학적 기상 증착(chemical vapor deposition)법, 물리적 기상 증착(physical vapor deposition)법, 리플로우(reflow)법 또는 이러한 방법들을 혼용한 방법 등으로 증착될 수 있다. 이러한 제1도전층(700)은 콘택홀(500)을 채움으로써, 하부의 반도체 기판(100) 또는 하부 도전성 라인(300)에 전기적으로 연결될 수 있다.
도 5 및 도 6은 제1도전층(700)을 연마하여 도전성 플러그(conductive plug;701)를 형성하는 단계를 개략적으로 나타낸다.
도 5 및 도 6을 참조하면, 도 6은 도 4에 대해 수직인 단면을 나타낸다. 층간 절연층(500)의 상측 표면을 덮는 제1도전층(700) 부분을 제거한다. 예를 들어, 제1도전층(700)의 전면을 CMP하여 하부의 층간 절연층(500)의 표면을 노출시킨다. 이에 따라, 제1도전층(700)은 콘택홀(550)을 채우는 부분만이 잔존하여 도전성 플러그(701)가 형성된다.
이러한 도전성 플러그(701)는 후속의 배선으로 이용되는 도전성 라인의 높이를 모두 포함하는 높이로 설계될 수 있다. 즉, 콘택홀(550)은 도전성 라인의 높이 및 CMP에 의해서 침식되어 제거될 양을 고려한 높이로 설정된다.
도 7 및 도 8은 도전성 플러그(701)의 측벽을 노출하는 홈(570)을 형성하는 단계를 개략적으로 나타낸다.
도 7 및 도 8을 참조하면, 도 8은 도 7에 대해 수직인 단면을 나타낸다. 구체적으로, 도전성 플러그(701) 인근의 층간 절연층(500) 부분을 선택적으로 식각하여 도전성 플러그(701)의 측벽을 일부 노출하는 홈(570)을 형성한다. 이러한 홈(570)은 층간 절연층(500)의 표면에 길게 연장되어 배선이 형성될 위치를 설정한다.
상기한 선택적 식각은 사진 공정(photo lithography process) 및 건식 식각을 수행함으로써 이루어질 수 있다. 이러한 사진 공정에 도입되는 포토레지스트 패턴(도시되지 않음)은 층간 절연층(500) 상에 도전성 플러그(701)의 상측 표면을 노출하고 도전성 플러그(701)에 인근하는 층간 절연층(500)의 일부 표면을 노출한다. 그리고, 배선이 형성될 위치를 설정하기 위해서 층간 절연층(500)의 표면을 길게 선택적으로 노출한다.
이후에, 상기한 포토레지스트 패턴을 식각 마스크로 노출되는 층간 절연층(500) 부분을 건식 식각함으로써, 상기한 홈(570)을 형성할 수 있다. 이때, 도전성 플러그(701)가 구리 등으로 이루어질 경우, 상기한 구리 등은 상기한 건식 식각에 대해서 식각 선택비가 높다고 알려져 있어 선택적 건식 식각을 저해하지 않는다.
한편, 노출되는 도전성 플러그(701)의 측벽에 잔존하는 제1확산 장벽층(600) 부분은 필요에 따라, 건식 식각 또는 습식 식각 등으로 추가로 제거될 수 있다.
도 9 및 도 10은 홈(570)을 채우는 제2도전층(900)을 형성하는 단계를 개략적으로 나타낸다.
도 9 및 도 10을 참조하면, 도 10은 도 9에 대해 수직인 단면을 나타낸다. 구체적으로, 홈(570)이 형성된 층간 절연층(500) 상에 제2확산 장벽층(800)을 형성한다. 이때, 제2확산 장벽층(800)은 상기 홈(570)의 측벽 및 바닥을 덮도록 연장될 수 있다. 제2확산 장벽층(800)은 탄탈륨, 텅스텐 또는 이들의 질화물인 탄탈륨 질화물 또는 텅스텐 질화물 등과 같은 금속 질화물로 이루어질 수 있다. 또한, 티타늄 질화물과 같은 금속 질화물로 이루어질 수 있다. 또는 이러한 금속 질화물에 실리콘 원자 등이 함유된 티타늄 실리콘 질화물 또는 탄탈륨 실리콘 질화물 등과 같은 삼원계 화합물로 상기한 제2확산 장벽층(800)을 형성할 수 있다. 더하여, 티타늄 텅스텐 질화물 등과 같은 삼원계 화합물로 제2확산 장벽층(800)을 형성할 수 있다.
이후에, 홈(570)이 형성된 층간 절연층(500) 상에, 보다 상세하게는 제2확산 장벽층(800) 상에 홈(570)을 매몰하여 채우는 제2도전층(900)을 구리, 알루미늄, 은 또는 백금 등과 같은 금속 물질로 형성한다. 이때, 제2도전층(900)은 상기한 도전성 플러그(701)를 이루는 금속 물질과 동일한 금속 물질로 형성될 수 있다. 바람직하게는 구리로 제2도전층(900)을 형성한다. 이때, 제2도전층(900)은 전기 도금법 또는 화학적 기상 증착법, 물리적 기상 증착법, 리플로우법 또는 이러한 방법들을 혼용한 방법 등으로 증착될 수 있다.
도 11 및 도 12는 제2도전층(900)을 연마하여 도전성 라인(901)을 형성하는 단계를 개략적으로 나타낸다.
도 11 및 도 12를 참조하면, 도 12는 도 11에 대해 수직인 단면을 나타낸다. 구체적으로, 층간 절연층(500)의 상측 표면을 덮는 제2도전층(900) 부분을 제거한다. 예를 들어, 제2도전층(900)의 전면을 CMP하여 하부의 층간 절연층(500)의 표면을 노출시킨다. 이에 따라, 제2도전층(900)은 홈(570)을 채우는 부분만이 잔존하여 도전성 라인(901)이 형성된다.
이와 같은 도전성 라인(901)은 도전성 플러그(701)와 전기적으로 연결되므로, 전체적으로 전기적 배선을 이루게 된다.
상술한 바와 같이 본 발명의 실시예에서는 CMP를 적용하는 다마신 공정을 이용하여 하부의 반도체 기판(100) 또는 하부 도전성 라인(300) 등의 하부 배선 등에 전기적으로 연결되는 전기적 배선을 형성하는 방법을 제시하고 있다.
이때, 다마신 공정을 수행하기 위해서 식각 종료를 위한 별도의 실리콘 질화물층 또는 층간 절연층(500)의 상측 표면을 덮는 별도의 실리콘 질화물층을 도입하지 않음이 명백하다. 보다 상세하게는, 도전성 플러그(701)를 형성한 후, 식각 종료 등을 위한 별도의 질화물층 또는 산화물층의 증착을 생략할 수 있다. 이에 따라, 도전성 플러그(701) 및 도전성 라인(901)으로 이루어지는 전기적 배선을 절연시키는 층간 절연층(500)에는 실리콘 질화물층이 포함되지 않음이 명백하다.
이와 같이 층간 절연층(500)에 실리콘 질화물 등과 같은 비교적 높은 k 유전 상수 물질이 포함되지 않으므로, 상대적으로 전체 층간 절연층(500)의 k 유전 상수값을 낮게 유지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 전기적 배선을 CMP를 적용한 다마신 공정으로 형성할 때, 식각 종료 또는 캐핑층의 역할을 하는 별도의 실리콘 질화물층을 도입하는 것을 억제할 수 있다. 이에 따라 층간 절연층의 유전율을 낮게 유지할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따르는 반도체 기판 상에 층간 절연층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 및 도 4는 본 발명의 실시예에 따르는 콘택홀을 채우는 제1도전층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5 및 도 6은 본 발명의 실시예에 따르는 도전성 플러그를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7 및 도 8은 본 발명의 실시예에 따르는 홈을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9 및 도 10은 본 발명의 실시예에 따르는 제2도전층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11 및 도 12는 본 발명의 실시예에 따르는 도전성 라인을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100; 반도체 기판, 500; 층간 절연층,
550; 콘택홀, 570; 홈,
701; 도전성 플러그, 901; 도전성 라인.

Claims (3)

  1. 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 도전성 플러그를 형성하는 단계;
    상기 도전성 플러그에 인근하는 상기 층간 절연층 부분을 식각하여 상기 도전성 플러그의 측벽을 노출하며 길게 연장되는 홈을 형성하는 단계; 및
    상기 홈을 채워 상기 도전성 플러그에 전기적으로 연결되는 도전성 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 배선 제조 방법.
  2. 제1항에 있어서, 상기 도전성 플러그 및 상기 도전성 라인은
    구리, 알루미늄, 은 또는 백금으로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 배선 제조 방법.
  3. 제2항에 있어서, 상기 도전성 플러그 및 상기 도전성 라인은
    구리로 이루어지는 것을 특징으로 하는 반도체 장치의 전기적 배선 제조 방법.
KR10-1999-0037314A 1999-09-03 1999-09-03 반도체장치의 전기적 배선 제조방법 KR100539221B1 (ko)

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