KR20150012251A - 구리 배선 구조체들을 위한 그래핀 캡 - Google Patents

구리 배선 구조체들을 위한 그래핀 캡 Download PDF

Info

Publication number
KR20150012251A
KR20150012251A KR1020147031472A KR20147031472A KR20150012251A KR 20150012251 A KR20150012251 A KR 20150012251A KR 1020147031472 A KR1020147031472 A KR 1020147031472A KR 20147031472 A KR20147031472 A KR 20147031472A KR 20150012251 A KR20150012251 A KR 20150012251A
Authority
KR
South Korea
Prior art keywords
diffusion barrier
graphene
barrier material
copper
cap
Prior art date
Application number
KR1020147031472A
Other languages
English (en)
Other versions
KR102051517B1 (ko
Inventor
그리셀다 보닐라
크리스토스 디 디미트라코-폴로스
알프레드 그릴
제임스 비 하논
칭후왕 린
드보라 에이 노이마이어
사토시 오이다
존 에이 오트
디크 파이퍼
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20150012251A publication Critical patent/KR20150012251A/ko
Application granted granted Critical
Publication of KR102051517B1 publication Critical patent/KR102051517B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

구리 구조체의 노출된 표면 위에 배치된 그래핀 캡을 포함하는 배선 구조들이 제공된다. 어떤 실시들에 따르면, 상기 그래핀 캡은 상기 구리 구조체의 최상면 위에만 배치되고, 반면 다른 실시예들에 따르면, 상기 그래핀 캡은 상기 구리 구조체의 최상면 및 수직 측벽들을 따라서 배치된다. 상기 구리 구조체는 유전성 물질 안에 배치된다.

Description

구리 배선 구조체들을 위한 그래핀 캡{GRAPHENE CAP FOR COPPER INTERCONNECT STRUCTURES}
본 개시서는 반도체 구조체와 그것을 형성하는 방법에 관한 것이다. 보다 상세하게는, 본 개시서는 내장된 구리 구조체의 최상면 중 적어도 하나에 위치한 그래핀 캡을 포함하는 마이크로 집적 전자회로를 위한 상호 연결구조체에 관한 것이다.
하나의 기술노드(즉, 생성)으로부터 다음 것 까지의 활동적인 반도체 소자 크기의 연속적인 감소는 인접한 장치들 사이에 비슷한 크기의 배선 구조체를 필요로 한다(예를 들면, 로컬 전선 및 비아들(vias)). 배선 단면 크기가 줄어듬에 따라 반도체 산업이 마주하는 문제점 중 하나는 선폭이 감소함에 따라 구리,Cu 배선의 명백한 저항증가이다. 이러한 저항증가는 표면 및 결정립계 산란에 부분적으로 기여한다, 그리고 구리 안에서 전자의 평균자유행로에 필적하는 크기에서 시작하는 날카로운 저항증가가 있다.
또한 배선 구조체의 구리 몸체를 둘러싼 고저항 확산 베리어(들)은 크기가 작아질 수록 높은 비율로 전체 배선 저항에 크게 기여한다. 확산 베리어의 도체의 효과적인 저항 목표를 달성하기 위해 금속 폭으로 축소 될 때, 구리 봉쇄 문제가 증가하게되고, 결국 새로운 구리 패시베이션 기술 및/또는 확산 저항하는 유전체들이 필요하다. 그렇지 않으면, 확산 베리어 두께는 스케일링 피치와 함께 더이상 스케일링 할 수 없을 것이다. 명백하게, 이것은 라인, 특히 비아 저항들에 불리한 효과를 가질 것이다.
구리 구조체의 노출면 위에 마련된 그래핀 캡을 포함하는 배선 구조체들이 제공된다. 본 개시서의 실시예들에 따르면, 상기 그래핀 캡은 구리 구조체의 최상면 위에만 배치된다. 반면, 다른 본 개시서의 다른 실시예들에 따르면, 상기 그래핀 캡은 구리 구조체의 수직 측벽과 최상면 위를 따라 배치된다. 상기 구리 구조체는 유전성 물질 안에 배치된다.(즉, 내장된다.)
본 개시서의 일 실시예에 따르면, 유전성 물질 안의 적어도 하나의 개구부 내에 들어있는 적어도 하나의 구리 구조체를 포함하는 배선 구조체가 제공된다. 상기 적어도 하나의 구리 구조체는 상기 유전성 물질의 최상면과 동일 평면에 있는 최상면을 가진다. 본 개시서의 본 실시예에 따른 배선 구조체는, 상기 적어도 하나의 구리 구조체의 최상면 위에 배치된 그래핀 캡을 더 포함한다. 여기서, 상기 그래핀 캡은 적어도 하나의 구리 구조체의 가장자리(edge)와 수직으로 일치하는 가장자리를 가진다.
본 개시서의 다른 실시예에 따르면, 유전성 물질 부분 사이에 배치된 적어도 하나의 구리 구조체를 포함하는 배선 구조체가 제공된다. 상기 적어도 하나의 구리 구조체는 측벽들과, 최상면 및 최하면을 가진다. 본 개시서의 본 실시예에 따른 상기 구조체는, 상기 적어도 하나의 구리 구조체의 최하면과 접촉하는 최상면을 가진 적어도 하나의 확산 베리어 물질을 더 포함한다. 상기 적어도 하나의 확산 베리어 물질은 상기 구리 구조체의 측벽들과 수직으로 일치하는 가장자리리들을 가진다. 또한 본 개시서의 본 실시예에 따른 상기 구조체는 적어도 하나의 구리 구조체의 최상면 위와, 적어도 하나의 구리 구조체의 측벽 위에 배치된 그래핀 캡을 포함한다.
본 개시서의 또 다른 실시예에 따르면, 유전성 물질 안에 있는 적어도 하나의 개구부에 안에 포함된 적어도 하나의 구리 구조체를 포함하는 구조체를 마련하는 단계; 및 상기 구리 구조체의 최상면 위에 그래핀 캡을 형성하되, 상기 그래핀 캡이 상기 적어도 하나의 구리 구조체의 가장자리와 수직으로 일치하는 가장자리를 가지도록 하는 단계;를 포함하는 배선 구조체 형성방법이 제공된다.
본 개시서의 추가적인 실시예에 따르면, 적어도 하나의 확산 베리어 물질의 블랭킷 층(blanket layer) 및 구리 또는 구리합금의 블랭킷 층이 바닥에서 상부로 적층된 적층물을 제공하는 단계; 상기 적층물을 패터닝하여, 적어도 하나의 확산 베리어 물질 부분 위에 배치되는 적어도 하나의 구리 구조체를 형성하며, 상기 적어도 하나의 구리 구조체가 상기 적어도 하나의 확산 베리어 물질 영역의 가장자리와 수직으로 일치하는 가장자리를 가지도록 하는 단계; 상기 적어도 하나의 구리 구조체의 최상면 및 측벽면 위에 그래핀 캡을 형성하는 단계; 및 증착 및 에칭에 의해 상기 적어도 하나의 구리 구조체 각면에 인접한 유전성 물질 부분을 형성하는 단계를 포함하며, 유전성 물질의 각 부분은 적어도 그래핀 캡에 의해 상기 적어도 하나의 구리 구조체의 측벽면 중 하나로부터 분리되는, 배선 구조체를 형성하는 방법이 제공된다.
도 1은, 본 개시서의 일 실시예에서 채용될 수 있는 기판, 제1 유전성 물질, 및 제2 유전성 물질을 포함하는 구조체를 (단면도를 통해)도시한 도면이다.
도 2는, 적어도 하나의 개구부를 상기 제2 유전성 물질 안에 형성한 후의, 도 1의 구조체를 (단면도를 통해)도시한 도면이다.
도 3은, 상기 적어도 하나의 개구부에 있고, 상기 제2 유전성 물질의 최상면 위에 있는 제1 확산 베리어 물질을 형성한 후의, 도 2이 구조체를 (단면도를 통해)도시한 도면이다.
도 4는, 제2 확산 베리어 물질을 상기 제1 확산 베리어 물질 위에 형성한 후의, 도 3의 구조체를 (단면도를 통해)도시한 도면이다.
도 5는, 구리 또는 구리합금 층을 상기 제2 확산 베리어 물질 위에 형성한 후의, 도 4의 구조체를 (단면도를 통해)도시한 도면이다.
도 6은, 평탄화 및 내장된 구리 구조체 위에 그래핀 캡을 형성한 후의, 도 5의 구조체를 (단면도를 통해)도시한 도면이며, 여기에서 상기 그래핀 캡은 상기 내장된 구리 구조체의 가장자리와 수직으로 일치하는 가장자리를 가진다.
도 7은, 평탄화, 금속함유 캡 형성, 및 내장된 구리 구조체 위에 그래핀 캡을 형성한 후의, 도 5의 구조체를 (단면도를 통해)도시한 도면이며, 여기에서 상기 그래핀 캡, 및 금속함유 캡은 상기 구리 구조체의 가장자리와 수직으로 일치하는 가장자리를 가진다.
도 8은, 바닥에서부터 상부로, 본 개시서의 다른 실시예에서 채용될 수 있는 기판, 제1 유전성 물질, 제1 확산 베리어 물질의 블랭킷 층, 및 제2 확산 베리어 물질의 블랭킷 층을 포함하는 구조체를 (단면도를 통해)도시한 도면이다.
도 9는 상기 제2 확산 베리어 물질의 블랭킷 층 위에 구리 또는 구리합금의 블랭킷 층을 형성한 후의, 도 8의 구조체를 (단면도를 통해)도시한 도면이다.
도 10은 구리 또는 구리합금의 블랭킷 층, 제2 확산 베리어 물질의 블랭킷 층, 및 제1 확산 베리어 물질의 블랭킷 층을 패터닝 한 후의, 도 9의 구조체를 (단면도를 통해)도시한 도면이다.
도 11은 구리 구조체를 형성하고 상기 구리 구조체의 노출된 표면 전부에 그래핀 캡을 형성한 후의, 도 10의 구조를 (단면도를 통해)도시한 도면이다.
도 12는 그래핀이 씌워진 구리 구조체에 인접한 유전성 물질 부분들을 형성한 후의, 도 11의 구조체를 (단면도를 통해)도시한 도면이다.
구리 구조체의 최상면 중 적어도 하나에 위치한 그래핀 캡을 포함하는 마이크로 집적 전자회로를 위한 상호 연결구조체를 개시서하는 본 개시서는 본 출원에 수반된 아래 설명과 도면을 참고하여, 더 상세하게 기술될 것이다. 본 출원의 도면은 설명의 목적에 제공되고 그 자체가 크기를 나타내도록 도시되지 않은 것을 명심해야 한다. 아래 도면 및 설명에서 구성요소와 같은 것들은 참조번호와 같은 것들에 의해 참조된다. 설명을 위해서 이하에, 본 출원에 수반된 도면에 맞추어진 것 처럼 '"상위", "낮은", "우측", "좌측", "수직 ", "수평", "상단", "바닥" 및 그것들로부터 유도되는 것들은 성분, 층 및/또는 구성요소들에 관한 것일 것이다.
다음 설명에서, 다양한 상세한 설명은 본 개시서의 충분한 이해를 제공하기 위해, 특별한 구조체, 성분, 물질, 크기, 처리 단계 및 테크닉과 같은 것들로 설명된다. 그러나, 본 개시서가 이러한 세부 사항 없이 가용 대안 공정 옵션으로 실행될 수 있다는 것이 본 기술분야에서 통상의 지식을 가진 자에 의해 이해될 것이다. 다른 예에서, 공지의 구조체 또는 처리 공정은 본 개시서의 다양한 실시예를 모호하게 하는 것을 피하기 위해 상세히 기술되지 않았다.
본 개시서에서, 그래핀은 구리 기반의 배선 구조체에서 확산 베리어 및/또는 캡으로 사용되었다. 본 개시서 전반에 걸쳐 사용되는 용어 "그래핀"은 빽빽하게 벌집형 결정 격자에 패킹되는 sp2-결합 탄소원자들의 1원자 두께 평면 판을 의미한다. 본 개시서에서 채용된 상기 그래핀은 2차원(2D)의 6각형 결정 본딩 구조체를 가진다. 실시예들에 따르면, 본 개시서의 배선 구조체는, 그래핀을 확산 장볍 및/또는 구리 배선 구조체들을 위한 캡으로 이용한 결과로 향상된 일렉트로마이그레이션(electromigration: EM) 저항을 가질 수 있다. 일렉트로마이그레이션은 전도성 전자와 확산 금속 원자 사이의 운동량 전달에 의한 도체 안의 이온들의 점진적인 운동에 의해 야기된 물질 수송이다. 그 효과는 마이크로전자공학 및 관련된 구조체들과 같이 고직류(high direct) 전류밀도가 사용되는 응용분야에 있어서 매우 중요하다. 상기 구조체의 크기가 감소함에 따라 EM의 실용성은 상당히 증가한다.
참고는 지금 본 명세의 일 실시예에 따라서 그리고 똑같은 것을 형성하는 여러 가지 단계를 통하여 상호 접속 구조체물을 도해하는 도 1-7으로 이루어진다.
이제 레퍼런스가 본 개시서의 일 실시예에 따른 배선 구조체 및 그 것을 형성하는 여러가지 단계를 도시하는 도 1내지 도 7로 만들어진다. 본 실시예에 따른 배선 구조체(예를들면, 도 6 및 도 7에 도시된 바와 같은)는 유전성 물질(14L, 14R로 참조된 유전성 물질 부분들)에 마련된 개구부(16)에 들어있는 적어도 하나의 구리 구조체(22')를 포함한다. 상기 적어도 하나의 구리 구조체(22')는 상기 유전성 물질의 최상면과 동일 평면인 최상면을 가진다. 본 실시예에 따른 상기 배선 구조체는 상기 적어도 하나의 구리 구조체(22') 최상면 위에 배치된 그래핀 캡(24)를 더 포함하는바, 여기에서 상기 그래핀 캡(24)은 상기 적어도 하나의 구리 구조체(22')의 가장자리와 수직으로 일치하는 가장자리를 가진다. 상기 적어도 하나의 구리 구조체(22')의 최상면은 본 출원의 도면들에 나타낸 바와 같이 수평으로 배향된다는 점을 유의해야 한다. 이와 같이, 상기 그래핀 캡은, 상기 적어도 하나의 구리 구조체(22')의 최상면에 대해 수직으로 있고, 상기 적어도 하나의 구리 구조체(22')의 가장자리(역시 수직으로 배향된)와 일치하는 측벽(즉, 가장자리)를 가진다.
첫번째로 도 1을 참조하면, 본 개시서의 일 실시예로 채용될 수 있는 기판(10), 제1 유전성 물질(12), 및 제2 유전성 물질(14)를 포함하는 구조체가 도시되어 있다.
본 개시서에서 채용된 상기 기판(10)은 예를 들어, Si, SiGe, SiGeC, SiC, Ge alloys, GaAs, InAs, InP 및 다른 III/V족 or II/VI족 반도체 화합물과 같은 반도체 물질을 포함할 수 있다. 상기 기판은 단일 반도체층 기판이거나 다수층(multi-layered) 반도체 기판일 수 있다.
일 실시예에서, 상기 기판(10)은 적어도 하나의 반도체 물질이 연속적으로 안에 존재하는 벌크(bulk) 반도체 기판을 포함할 수 있다. 다른 실시예에서, 상기 기판(10)은 예를 들어, 실리콘-온-절연체(silicon-on-insulator : SOI) 또는 실리콘 게르마늄-온-절연체(silicon germanium-on-insulator : SGOI)와 같은 반도체-온-절연체를 포함할 수 있다. 상기 기판(10)은 진성(intrinsic), 즉 비 도핑된(non-doped) 반도체 물질일 수 있다. 대안적으로, 기판(10)은 도핑된 반도체 물질일 수도 있다. 일 실시예에서, 상기 기판(10)은, 예를 들어 단결정 실리콘과 같은 단결정 반도체 물질로 구성될 수 있다.
상기 기판(10)은, 예를 들어, 그 위에 있는 저항들, 다이오드들, 커패시터들 및/또는 트랜지스터들과 같은 반도체 장치들(도면에는 나타나지 않음)을 하나 또는 그 이상 포함할 수 있다. 상기 하나 또는 그 이상의 반도체 장치는 당업자에게 잘알려진 기술을 이용하여 형성될 수 있다. 예를 들어, 트랜지스터는 게이트 우선 공정(gate first process) 또는 게이트 마지막 공정(gate last process)을 이용하여 형성될 수 있다.
도 1에 도시된 상기 구조체의 제1 유전성 물질(12)는, 예를 들어, 산화 규소, 탄소 도핑된(C-doped) 산화물(즉, 유기 실리케이트), silsequioxanes, 비도핑 실리케이트 유리 (undoped silicate glass: USG), 플루오로 실리케이트 유리 (fluorosilicate glass: FSG), 보로 포스 포 실리케이트 유리(borophosphosilicate glass: BPSG), 스핀 온 저 -k 유전체 층(a spin-on low-k dielectric layer), 또는 플라즈마 강화 화학 기상 증착 (plasma enhanced chemical vapor deposited: PECVD) 저 -k 유전체 층을 포함하는 중간 라인(middle-of-the-line (MOL)) 유전성 물질중 어떤 것이나 포함한다. "저 -k"는 산화 규소 미만의 유전 상수 (k)를 갖는 유전성 물질을 의미한다. 제 1 유전성 물질(12)는, 예를 들면, 화학적 기상 증착 (chemical vapor deposition: CVD), 플라즈마 강화 화학 기상 증착 (plasma enhanced chemical vapor deposition: PECVD), 증발 및 스핀 - 온 코팅(evaporation and spin-on coating)를 포함하는 종래의 증착 공정을 이용하여 형성 될 수 있다.
콘택트 비아들(contact vias)(도시되지 않음)은 상기 제1 유전성 물질(12) 안에 일반적으로 존재하고 상기 기판(10) 및/또는 안에 존재하는 전도성 표면과 접촉한다. 상기 콘텍트 비아들(도시되지 않음)은 구리, 티타늄, 알리미늄 또는 합금들과 같은 금속을 포함한다. 콘텍트 비아들은 전형적으로 상기 제1 유전성 물질(12) 전체를 통해 연장된다.
본 개시서의 실시예들에 다르면, 상기 제1 유전성 물질(12)는 도 1에 나타낸 구조체에서 생략될 수 있다.
상기 제2 유전성 물질(14)는 무기 유전체 및/또는 유기 유전체를 포함하는 임의의 레벨간(interlevel) 또는 레벨내(intralevel) 유전성 물질을 포함한다. 일 실시예에서, 상기 제2 유전성 물질(14)는 다공성(porus)이다. 다른 실시예에서, 상기 제2 유전성 물질(14)는 비다공성(non-porus)이다. 일반적으로, 다공성 유전성 물질들은 비다공성 유전성 물질들보다 낮은 유전상수를 가진다. 제2 유전성 물질(14)는 제1 유전성 물질(12)와 같거나 다른 유전성 물질을 포함할 수 있다. 제2 유전성 물질(14)로 사용될 수 있는 적합한 유전체의 예로는 실리콘 산화물, 실세스퀴옥산(silsesquioxanes), 실리콘, 탄소, 산소 및 수소 원자들을 포함하는 C 도핑 산화물(즉, 유기 실리케이트(organosilicates)), 또는 그것들의 다수층들을 포함하나, 이에 제한되지 않는다. 본 출원에서 사용된 용어 "폴리 아릴렌(polyarylene)"은 아릴 잔기(aryl moieties) 또는 결합에 의해 서로 연결되어 비활성(inertly)으로 치환된 아릴 잔기, 축합고리(fused rings), 또는 예를 들어, 산소, 황, 술폰(sulfone), 술폭시화물(sulfoxide), 카르보닐 등과 같은 비활성 연결 그룹들(inert linking groups)을 나타낸다.
제1 유전성 물질(12) 및 제2 유전성 물질(14)는, 일반적으로, 4.0 이하, 더 일반적으로는, 대략 2.8 또는 그 이하의 유전상수를 가진다. 여기서 언급된 유전상수는 다른 설명이 없는 한 진공을 기준으로 한 것이다. 이러한 유전체들은 일반적으로 유전상수 4.0 이상을 가지는 유전성 물질들과 비교하여, 더 낮은 기생 크로스토크(parasitic cross talk)를 가진다. 제1 및 제2 유전성 물질의 두께는, 사용된 유전성 물질 뿐만 아니라 제 1 및 제2 유전성 물질에 있는 유전체 층의 정확한 개수에 의존하여 바뀔 수 있다. 일반적으로, 정상 배선 구조체에 대해, 상기 제1 유전성 물질(12) 및 제2 유전성 물질(14) 각각은 50nm 내지 1000nm의 두께를 가진다.
이제 도 2를 참조하면, 원래의 제2 유전성 물질(14)에 적어도 하나의 개구부(16)을 형성한 후의 도 1에서 나타낸 구조체가 도시되어 있다. 도면들에서, 참조번호 14L 및 14R은 상기 적어도 하나의 개구부(16)을 형성한 뒤의 제2 유전성 물질(14)의 부분들을 나타낸다.
실시예에 따르면, 적어도 하나의 패드 물질(pad material)이, 상기 적어도 하나의 개구부(16)을 형성하기 전에 제2 유전성 물질(14) 위에 형성될 수 있다. 상기 적어도 하나의 패드 물질은, 이어지는 상기 적어도 하나의 개구부(16) 형성의 패턴 마스크로 사용될 수 있다. 상기 적어도 하나의 패드 물질이 존재하는 경우, 상기 적어도 하나의 패드 물질은 산화물, 질화물, 산질화물(oxynitride) 또는 이들의 다수층(예를 들어, 산화물 패드 및 질화물 패드를 포함하는 패드 스택)일 수 있다. 상기 적어도 하나의 패드 물질은 산화물 반도체, 질화물 반도체 및/또는 산 질화물 반도체를 포함한다. 일 실시예에서, 상기 적어도 하나의 패드 물질은 실리콘 산화물 및/또는 실리콘 질화물을 포함한다.
실시예에 따르면, 상기 적어도 하나의 패드 물질은, 예컨데, CVD, PECVD, 증착(evaporation), 화학 용액 퇴적(chemical solution deposition), 물리 증착법(physical vapor deposition (PVD)) 및 원자층 증착(atomic layer deposition)을 포함하는, 임의의 종래 증착공정을 이용하여 형성될 수 있다. 다른 실시예에 따르면, 상기 적어도 하나의 패드 물질은, 예를 들어 열 산화 공정 및/또는 열 질화 처리와 같은 열처리에 의해 형성 될 수있다. 또 다른 실시예에 따르면, 상기 적어도 하나의 패드 재료는, 증착 및 열처리 공정의 조합을 이용하여 형성될 수 있다. 상기 적어도 하나의 패드 물질의 두께는 상기 패드 재료의 개수 뿐만 아니라 이를 형성하기 위해 사용된 기술에 따라서 바뀔 수 있다. 일반적으로, 상기 적어도 하나의 패드 물질은 10nm 내지 80nm의 두께를 가진다.
상기 적어도 하나의 패드 물질이 채용되는지, 채용되지 않는지 여부에 불구하고, 상기 적어도 하나의 개구부(16)는 리고스래피(lithography) 및 에칭에 의해 상기 제2 유전성 물질(14) 안에 형성될 수 있다. 리소그래피 단계는, 예를들어 CVD, PECVD 및 스핀온 코팅(spin-on coating)과 같은 종래의 증착공정을 이용하여 제2 유전성 물질(14) 위에 포토레지스트(유기, 무기 또는 혼성)를 형성하는 단계를 포함한다. 포토레지스트를 형성하고서, 상기 포토레지스트는 원하는 패턴의 방사선(radiation)에 노출된다. 다음으로, 상기 노출된 포토레지스트는 종래 레지스트 성장공정을 통해 성장될 수 있다.
상기 성장 공정 후, 패터닝된 포토 레지스트로부터 제2 유전성 물질(14)에 패턴을 전사하기 위해 에칭 단계가 수행된다. 상기 적어도 하나의 패드 물질이 존재할 때, 상기 에칭 단계는, 패터닝된 포토레지스트로부터 상기 적어도 하나의 패드 물질에 패턴을 전사한다. 이러한 실시예에서, 일반적으로, 패터닝된 포토레지스트는, 상기 적어도 하나의 패드 물질에 패턴을 전사한 후, 예를들어 애슁(ashing)과 같은 종래의 레지스트 스트라이핑(resist stripping) 공정에 의해 상기 구조체의 표면으로부터 제거된다. 다른 실시예에서, 상기 패터닝된 포토레지스트는, 상기 패턴이 상기 제2 유전성 물질(14)에 완전히 전사된 후 제거된다. 상기 적어도 하나의 개구부(16)을 형성하기 위해 사용되는 상기 에칭 단계는 건식에칭(dry etching) 공정(반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭또는 레이저 어블레이션(lasor ablation)을 포함), 습식 화학 에칭 공정 또는 이들의 임의의 조합을 포함한다. 일반적으로, 활성 이온 에칭은 상기 적어도 하나의 개구부(16)을 형성하기 위해 이용된다.
상기 적어도 하나의 개구부(16)을 형성한 후, 상기 패드 물질의 남은 부분들은, 예를 들어 화학적 기계연마(chemical mechanical polishing) 및/또는 그라이딩(grinding)과 같은 종래 평탄화 공정(planarization process)에 의해 본 개시서의 지금 시점 구조체로부터 제거된다. 대안적으로, 상기 패드 물질의 남은 부분들은 제2 유전성 물질 부분들(14L, 14R) 위에 남아있고, 이어지는 제2 유전성 물질에 내장된(embedded) 구리 구조체의 평탄화 과정에서 제거될 수 있다.
상기 적어도 하나의 개구부(16)는 비아(via) 개구부, 라인(line) 개구부 및 비아 및 라인이 조합된 개구부, 또는 이들의 임의의 조합을 포함할 수 있다. 비아 및 라인이 조합된 개구부가 형성되는 경우, 리소그래피(lithography) 및 에칭의 두번째 반복이 전형적으로 동일한 것을 형성하는데 사용된다. 비아 개구부들은 전형적으로 라인 개구부들 보다 좁은 폭을 가진다.
이제 도 3을 참조하면, 상기 적어도 하나의 개구부(16) 및 상기 제2 유전성 물질 부분(14L, 14R)의 최상면을 라이닝(lining)하는 제1 확산 베리어 물질(18)를 형성한 후의, 도 2에서 나타낸 상기 구조체가 도시되어 있다. 상기 제1 확산 베리어 물질(18)은, 예를들어 TaN, TiN, RuN, RuTaN, IrTaN, WN 또는 전도성 물질이 거기에서 확산되는 것을 방지하는 베리어을 제공할 수 있는 임의의 다른 금속 질화물 같은 금속 질화물을 포함한다. 상기 제1 확산 베리어 물질(18)는, 예를들어 CVD, PECVD, PVD, 스퍼터링(sputtering) 및 도금(plating)을 포함하는 임의의 종래 증착공정을 통해 형성될 수 있다. 상기 제1 확산 베리어(18)의 두께는 증착공정 뿐만 아니라 사용된 물질에 따라 바뀔 수 있다. 일반적으로, 상기 제1 확산 베리어 물질(18)은 4nm 내지 40nm의 두께를 가진다.
이제 도 4를 참조하면, 제2 확상 방지 물질(20)을 상기 제1 확산 베리어 물질(18) 위에 형성한 후의, 도 3의 상기 구조체가 도시되어 있다. 상기 제2 확상 방지 물질(20)은, 예를들어 Ta, Ti, Ru, RuTa, IrTa, W 또는 전도성 물질이 거기에서 확산되는 것을 방지하는 베리어을 제공할 수 있는 임의의 다른 금속과 같은 금속을 포함할 수 있다. 상기 제2 확산 베리어 물질(20)는, 예를들어 CVD, PECVD, PVD, 원자 층 증착(atomic layer deposition (ALD)), 스퍼터링 및 도금을 포함하는 임의의 종래 증착 공정에 의해 형성될 수 있다. 상기 제2 확산 베리어(20)의 두께는 증착공정 뿐만 아니라 사용된 물질에 따라 바뀔 수 있다. 일반적으로, 상기 제2 확산 베리어 물질(20)은 4nm 내지 40nm의 두께를 가진다.
실시예에 따르면, 위에서 언급된 금속 또는 금속 질화물 확산 베리어 물질들 중 어느 하나를 포함하는 단일층 확산 베리어은, 본 개시서의 도면들에서 도시된 제1 및 제2 확산 베리어 물질(18,20)을 포함하는 다수층 확산 베리어 대신 사용될 수도 있다.
다른 실시예에 따르면, 선택적 도금 시드 층(도시되지 않음)이 구리 또는 구리 합금 층을 형성하기 전에 상기 제2 확산 베리어 물질(20) 위에 형성될 수 있다. 상기 선택적 도금 시드 층은, 이어지는 구리 또는 구리합금 층의 전기도금(electroplating)을 선택적으로 촉진하기 위해 채용된다. 상기 선택적 도금 시드층은 구리, 구리합금, 이리듐(Ir), 이리듐 합금, 루테늄(Ru), 루테늄 합금(예를 들어, TaRu 합금) 또는 낮은 금속도금 과전압(metal-plating overpotential)을 가지는 임의의 다른 적당한 귀금속을 포함할 수 있다. 일반적으로, 구리 또는 구리합금 도금 시드 층이 채용된다. 상기 선택적 시드 층의 두께는 상기 선택적 도금 시드 층의 물질 뿐만 아니라 그것을 형성하는 테크닉에 의존하여 달라질 수 있다. 일반적으로, 상기 선택적 도금 시드 층은 2nm 내지 80nm의 두께를 가진다. 상기 선택적 도금 시드 층은, 예를들어 CVD, PECVD, ALD 및 PVD를 포함하는 종래 증착 공정에 의해 형성될 수 있다.
이제 도 5를 참조하면, 구리 또는 구리합금 층을 상기 제2 확산 베리어 물질(20)위에 형성한 후의, 도 4의 상기 구조체가 도시되어 있다. 도면들에서 요소 22로 라벨링된 상기 구리 또는 구리합금 층은, 상기 적어도 하나의 개구부의 나머지 부분을 채우고, 상기 적어도 하나의 개구부(16) 바깥에 있는 제2 확산 베리어 물질(20) 최상면 위에까지 확장된다. 용어 "구리합금"은 구리 및 예를들어, Al과 같은 적어도 하나의 다른 요소를 포함하는 화합물을 가르킨다. 구리 또는 구리합금 층(22)은, 예를들어 CVD, PECVD, PVD, 스퍼터링, 도금, 화학 용액 침전(chemical solution deposition) 및 무전해 도금을 포함하는 임의의 종래 증착공정을 이용하여 형성될 수 있다. 나타낸 바와 같이, 상기 구리 또는 구리합금 층(22)는 상기 적어도 하나의 개구부(16)의 나머지 부분을 채우고, 상기 제2 유전성 물질 부분(16L, 16R) 각각의 최상면 위에 있는 제2 확산 베리어 물질(20)의 노출된 최상면 위까지 확장된다.
이제 도 6을 참조하면, 평탄화 및 제2 유전성 물질 부분들(14L 및 14R) 사이 원래 제2 유전성 물질(14) 안에 내장된 구리 구조체(22')위에 그래핀 캡(24)를 형성한 후의, 도 5의 상기 구조체가 도시되어 있다. 따라서 상기 구리 구조체(22')은 여기서 내장된 구리 구조체(22')으로 언급될 수 있다. 본 개시서의 상기 그래핀 캡(24)은 높은 전도율(서스펜디드 그래핀(suspended graphene)에서는 10?6 Ω?cm 정도, 기판 위 증착된 그래핀에서는 더 낮은 정도 크기)을 가지고, 무엇보다도 중요하게, 구리의 확산을 방지할 수 있다.
도 6에서 나타낸 상기 구조체를 제공하는데 사용된 상기 평탄화 공정은 화학적 기계연마(CMP) 및/또는 그라이딩을 포함할 수 있다. 상기 평탄화 공정은, 제2 유전성 물질 부분들(14L, 14R)의 최상면, 남은 제2 확산 베리어 물질(20')(이제 U자형), 남은 제1 확산 베리어 물질(18')(이제 U자형) 및 내장된 구리 구조체(22')(즉, 구리 또는 구리합금 층(22)의 남은 부분)들이 실질적으로 서로 동일 평면인 평면 구조체를 제공한다. 용어 "U자형"은 수평 접속부로부터 위로 확장된 두개의 수직부를 포함하는 층을 가르킨다. 아직 이루어지지 않았으면, 남은 상기 적어도 하나의 패드 물질 부분들이 본 개시서의 이번 평탄화 공정에서 제거될 수 있다.
이번 실시예에서, 상기 그래핀 캡(24)는 상기 구리 구조체(22')의 최상면 바로 위에 형성된다. 상기 그래핀 캡(24)는 상기 내장된 구리 구조체(22)의 가장자리와 수직으로 일치하는 가장자리를 가진다. 이와 같이, 상기 그래핀 캡(24)은, 제2 유전성 물질 부분들(14L, 14R), 상기 남은 제2 유전성 물질(20')(이제 U자형) 및 상기 남은 제1 유전성 물질(18')중 어느 것의 최상면 위로도 확장되지 않는다. 따라서 상기 그래핀 캡(24)은 상기 구리 구조체(22')의 노출된 최상면 위에 선택적으로 배치될 수 있다.
상기 그래핀 캡(24)은 단층 그래핀(보통 0.34nm 두께), 소수층의 그래핀(2-10 그래핀 층들), 다수층 그래핀(10개 이상의 그래핀 층), 단일층, 소수층, 및 다수층 그래핀, 또는 저온(200°C 와 900° C 사이)에서 이루어진 그래핀 형성의 결과물인 무결정 및/또는 무질서한 탄소상들(carbon phases)로 혼합된 그래핀 층들의 임의의 조합으로 구성될 수 있다. 또한, 필요하다면, 상기 그래핀 캡(24)은, 치환(그래핀 안의 탄소 원자들이 가장 가까운 이웃자리에 공유결합된 도판트(dopant), nnn, 원자들로 대체된다), 및 그래핀이 소수층 또는 다수층으로 삽입된 경우 그래핀 층들 사이 또는 그래핀 층 꼭대기에 놓인 그래핀과 공유결합 할 수 없는 도판트 원자들 또는 분자들을 포함할 수 있다.
일 실시예에 따르면, 상기 그래핀 캡(24)은, 화학 기상증착(CVD), 플라즈마 강화 화학 기상증착(PECVD), 또는 자외선(UV)의 도움을 받은 CVD와 같은 선택적 증착공정을 이용하여 형성될 수 있다. 본 개시서에서 채용될 수 있는 상기 선택적 증착공정은, 예를들어 Cu, Ru, Ir, Rh, Pt, Co 및 이들의 합금과 같은, 그래핀 성장을 촉진하는 금속표면 위에서 일어날 수 있다. 상기 선택적 증착, 즉, 금속 표면위의 그래핀 성장촉진은 400° C를 초과하지 않는 온도범위에서 수행될 수 있다. 일 실시예에서, 상기 선택적 그래핀 성장은 200° C와 400° C 사이에서 일어난다. 다른 실시예에서, 상기 선택적 그래핀 성장은 350° C 와 400° C 사이에서 일어난다. 400° C가 넘는 성장온도는 사용되지 않는 것이 주의되는데, 이는 이러한 고온에서 구리 배선의 보전 및 서비스 수명에 부정적인 영향을 받을 수 있기 때문이다. 본 개시서에서 사용될 수 있는, 그래핀 성장을 위한 상기 증착공정은, 예를들어 벤젠,프로판(propane), 에탄(ethane) 및 다른 탄화수소, 및 다른 탄소 함유가스를 포함하는 임의의 알려진 탄소원을 이용하는 단계를 포함한다.
만약 효과적인 캡 층을 형성하기 위해 고품질 그래핀이 필요하다면, 처음 구리 호일에서 성장된 그래핀이 캡(capped)되는데 필요한 배선 레벨의 표면까지 전사될 수 있으며, 따라서 상기 그래핀 캡은 내장된 구리 구조체의 가장자리와 일치하는 가장자리를 가진다. 단일 스텝 또는 여러 스텝의 전사 공정을 통해, 하나 또는 그 이상의 그래핀 층들이 차례로 전사될 수 있다. 상기 구리 호일 뿐 만 아니라 상기 구리 호일이 배치되는 임의의 베이스 기판은 상기 전사공정동안 제거될 수 있다.
상기 그래핀 캡(24)를 형성하는데 선택적 증착 공정이 사용될 때, 상기 그래핀 캡(24)의 성장은 구리 구조체(22')에 존재하는 구리 또는 구리 합금에 의해 촉진된다. 하지만, 그래핀의 성장은, 상기 제2 유전성 물질 부분들(14L, 14R)의 노출된 최상면과 같은 유전성 표면위에서는 일어나지 않는다.
도 6에 도시된 구조체에서는, 상기 구리 구조체의 최하면이 남아있는 제1 및 제2 확산 베리어 물질 부분들(18'및 20')의 수평 연결부에 의해 상기 구리 구조체의 최하면이 상기 제1 유전성 물질(12)의 최상면으로부터 분리되는 점을 유의해야 한다.
이제 도 7을 참조하면, 평탄화 공정, 금속함유 캡(26)을 내장된 구리 구조체(22')위에 형성하고 상기 금속함유 캡 위에 그래핀 캡(24)를 형성한 후의, 도 5의 상기 구조체가 도시되어 있으며, 여기에서 상기 그래핀 캡(24) 및 금속함유 캡(26)은 상기 구리 구조체(22')의 가장자리와 수직으로 일치하는 가장자리를 가진다. 도 7에 도시된 상기 구조체는, 그래핀 형성 전에 금속함유 캡이 선택적으로 상기 구리 구조체(22') 위에 형성되는 것을 제외하고, 도 6에서 나타낸 구조체를 형성하는데 사용된 것과 동일한 공정 단계를 이용하여 형성된다. 만약 저온 그래핀 성장 방법이 사용되었다면, 이러한 금속은 그래핀 형성 촉진 특성을 가지고 있어야 한다. 그렇지 않으면, 상기 그래핀 캡을 상기 금속함유 캡(26) 위에 형성하기 위해, 그래핀 전사 및 패터닝을 위한 대안적인 방법이 사용될 필요가 있다.
상기 금속함유 캡(26)은 구리 또는 구리 합금보다 부식 또는 산화에 더 내성이있는 임의의 금속을 포함한다. 일 실시예에 따르면, 상기 금속함유 캡(26)은 예컨대 Ru, Ir, Pt, Co, Rh, 또는 CoW나 CoWP 같이 이들의 합금과 같은 potential graphenization 촉매를 포함할 수 있다. 실시예에 따르면, 상기 금속함유 캡(26)은 다수층 금속 및/또는 금속 합금 적층체로 구성될 수 있다. 상기 금속 함유캡(26)의 두께는 캡에 존재하는 금속 및/또는 금속합금, 사용된 증착 기술 및 환경 뿐만 아니라 캡에 들어있는 금속 및/또는 금속합금들의 개수에 의존하여 바뀔 수 있다. 일반적으로, 상기 금속함유 캡(26)은 1 Å 내지 100 Å 의 두께를 가진다. 상기 금속함유 캡(26)은, 예컨대, CVD, PECVD, 저압 CVD 및 ALD와 같은 화학 증착 공정을 이용하여 상기 구리 구조체(22') 위에 선택적으로 형성될 수 있다. 일반적으로, 상기 금속함유 캡(26)은 그래핀 캡(24) 성장에서와 같은 온도범위(즉, 400° C를 넘지 않는)에서 형성될 수 있다.
실시예에 따르면, 상기 그래핀 캡(24)의 성장은 금속함유 캡(26)에 있는 금속 또는 금속합금에 의해 촉진된다. 하지만 그래핀 성장은, 상기 제2 유전성 물질 부분들(14L, 14R)의 노출된 최상면과 같은 유전성 표면위에서는 일어나지 않는다.
이제 본 개시서의 다른 실시예에 따른 배선 구조체 및 그것을 형성하는 여러 단계들을 도시하는 도 8내지 도12를 통해 설명이 이루어진다. 이번 실시예에 따른 배선 구조(예를 들어, 도12에 도시된 바와 같은)는 유전성 물질 부분들(14L 및 14R) 사이에 배치된 적어도 하나의 구리 구조체(28')를 포함한다. 상기 적어도 하나의 구리 구조체(28')는 측벽면들과 최상면 및 최하면을 가진다. 이번 실시예에 따른 상기 구조는, 상기 적어도 하나의 구리 구조체(28')의 최하면과 접촉하는 최상면을 가진 적어도 하나의 확산 베리어 물질(제2 확산 베리어 물질 부분 20'에 의해 참조됨)을 더 포함한다. 상기 적어도 하나의 확산 베리어 물질(제1 및 제2 유전성 물질 부분들 18' 및 20'에 의해 참조됨)은 상기 적어도 하나의 구리 구조체(28')의 측벽과 수직으로 일치하는 가장자리를 가진다. 이번 실시예에 따른 상기 구조체는 상기 적어도 하나의 구리 구조체(28')의 최상면 및 상기 구리 구조체(28')의 측벽면 위에 배치되는 그래핀 캡(24')을 포함한다.
이제 도 8을 참조하면, 바닥에서 상부로 기판(10), 제1 유전성 물질(12), 제1 확산 베리어 물질(18)의 블랭킷 층, 및 본 개시서의 다른 실시예에서 채용될 수 있는 제2 확산 베리어 물질(20)의 블랭킷 층을 포함하는 구조가 나타나 있다. 기판(10), 제1 유전성 물질(12), 상기 제1 확산 베리어 물질(18) 및 상기 제2 확산 베리어 물질(20)은 이전 실시예에서 언급한 물질 및 두께들을 포함한다.
상기 제1 유전성 물질(12), 상기 제1 확산 베리어 물질(18) 및 제2 확산 베리어 물질(20)은 본 개시서의 이전 실시예에서 언급된 기술들 가운데 어느 하나를 이용하여 형성될 수 있다.
(도시되지 않은)실시예들에 따르면, 하나의 확산 베리어 물질이 도 8에 도시된 두개의 확산 베리어 물질들이 있는 자리에 사용될 수 있고, 다른 실시예들에 따르면, 선택적 도금 시드층(상술된 바와 같은)이 본 개시서의 이번 실시예에서 사용될 수 있다.
이제 도 9를 참조하면, 상기 제2 확산 베리어 물질의 블랭킷 층(20) 위에 구리 또는 구리합금의 블랭킷 층(28)을 형성한 후의, 도 8에서 나타낸 구조체가 나타나 있다. 구리 또는 구리합금의 블랭킷 층(28)은, 위에서 언급된 구리 또는 구리합금 층(22)를 형성하는 기술들 중 어느 하나를 이용하여 형성될 수 있다.
이제 도 10을 참조하면, 구리 또는 구리합금의 블랭킷 층(28), 제2 확산 베리어 물질의 블랭킷 층(20), 및 제1 확산 베리어 물질의 블랭킷 층(18)을 패터닝 한 후의, 도 9의 상기 구조체가 도시되어 있다. 도 10에서, 참조번호 28'은 구리 구조체(즉, 구리 또는 구리합금 블랭킷 층의 남은 부분)를 나타내고, 참조번호 20'은 제2 확산 베리어의 블랭킷 층(20)의 남은 부분들을 나타내고, 참조번호 18'은 제1 확산층의 블랭킷 층(18)을 나타낸다. 도 10에서 나타낸 구조체에서, 상기 구리 구조체(28'), 상기 제2 확산 베리어의 블랭킷 층의 남은부분(20') 및 상기 제1 확산층의 블랭킷 층의 남은 부분(18')은 서로 수직으로 일치하는 가장자리들을 가진다. 도 10에서 나타낸 구조체는, 포토리소그래피(photolithography) 및 에칭을 이용하여 형성될 수 있다. 단일 에칭, 또는 여러번의 에칭과정이 도 10에서 나타낸 구조체를 형성하는데 이용될 수 있다. 상기 에칭은 제1 유전성 물질(12)의 최상면 위에서 정지한다.
이제 도 11을 참조하면, 그래핀 캡(24')을 상기 구리 구조체(28')의 노출된 모든 표면에 형성한 후의, 도 10의 구조체가 도시되어 있다. 이번 실시예에서, 상기 그래핀 캡(24')은 상기 구리 구조체(28')의 노출된 수직 측벽(즉, 측벽면) 및 최상면 위에 인접하게 배치된다. 이번 실시예의 상기 그래핀 캡(24')은 상기 그래핀 캡(24)이 상기 구리 구조체(22')의 최상면 위에만 형성되었던 본 개시서의 이전 실시예에서 언급된 것과 동일한 공정들(즉, 선택적 증착 또는 전사)을 이용하여 형성될 수 있다.
실시예들에 따르면, 그래핀 캡(24')을 형성하기 전에, 금속함유 캡(도시되지 않음)이 상기 구리 구조체(28')의 노출된 수직면들(즉, 측벽면들) 및 상기 구리 구조체(28')의 최상면 위에 형성될 수 있고, 그 후에 상기 그래핀 캡(24')이 이전 실시예들에서 기술된 방법들로 상기 금속함유 캡 위에 형성될 수 있다. 상기 금속함유 캡은 상기 적어도 하나의 구리 구조체(28')의 측벽 및 최상면에 인접하여 존재할 수 있다. 금속함유 캡이 형성될 때, 상기 금속함유 캡은 위에서 언급된 금속함유 캡(26)을 위한 금속들을 포함하고, 금속함유 캡(26)을 형성하는 상술된 기술들 중 어느 하나 또한 본 개시서의 이번 실시예에서 사용될 수 있다.
이제 도 12를 참조하면, 그래핀이 씌워진 구리 구조체에 인접한 유전성 물질 부분들(14L, 14R)을 형성한 후의, 도 11의 구조체가 도시되어 있다. 상기 유전성 물질 부분들(14L, 14R)은, 위에서 제2 유전성 물질(14)로 언급된 상기 제2 유전성 물질들을 증착하고 종래의 에치 백(etch back) 공정을 이용하여 증착된 제2 유전성 물질을 에칭백함으로써 형성된다.
본 개시서가 바람직한 실시예들에 대해 상세하게 나타내고 기술했지만, 세부사항 및 형태들에서의 변경이 본 개시서의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것을 통상의 기술자가 이해할 것이다. 그러므로, 본 개시서는 기술되고 도시된 정확한 형태 및 세부사항에 한정되지 않으며 첨부된 청구항 범위로 의도된다..

Claims (27)

  1. 적어도 하나의 유전성 물질에 마련된 적어도 하나의 개구부에 내장되며, 상기 유전성 물질의 최상면과 동일평면인 최상면을 가지는 적어도 하나의 구리 구조체; 및
    상기 적어도 하나의 구리 구조체 최상면 위에 배치되는 것으로, 상기 적어도 하나의 구리 구조체의 가장자리와 수직으로 일치하는 가장자리를 가지는 그래핀 캡을 포함하는 배선 구조체.
  2. 제 1 항에 있어서,
    상기 그래핀 캡 및 상기 구리 구조체의 최상면 사이에 금속함유 캡이 배치되며, 상기 금속함유 캡은 상기 그래핀 캡의 가장자리 및 상기 구리 구조체의 가장자리와 수직으로 일치하는 가장자리를 가지는 배선 구조체.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 개구부에 내장된 적어도 하나의 U자형 확산 베리어(diffusion barrier) 물질을 더 포함하여 상기 구리 구조체의 가장자리 각각이 상기 유전성 물질로부터 분리되도록 하는 배선 구조체.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 U자형 확산 베리어 물질은 제1 확산 베리어 물질 및 제2 확산 베리어 물질을 포함하며, 상기 제1 확산 베리어 물질은 금속 질화물(metal nitride)에서 선택되고, 상기 제2 확산 베리어 물질은 금속에서 선택되는 배선 구조체.
  5. 제 1 항에 있어서,
    상기 다른 유전성 물질이 상기 구리 구조체를 포함하는 상기 유전성 물질의 아래 배치되는바, 여기에서 상기 구리 구조체의 최하면은, 적어도 하나의 U자형 확산 베리어 물질의 수평 연결부에 의해 상기 다른 유전성 물질의 최상면으로부터 분리되는 배선 구조체.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 U자형 확산 베리어 물질은, 제1 확산 베리어 물질 및 제2 확산 베리어 물질을 포함하며, 상기 제1 확산 베리어 물질은 금속 질화물에서 선택되고, 상기 제2 확산 베리어 물질은 금속에서 선택되는 배선 구조체.
  7. 제 5 항에 있어서,
    상기 다른 유전성 물질 아래에, 적어도 하나의 반도체 물질을 포함하는 기판이 배치되는 배선 구조체.
  8. 제 1 항에 있어서,
    상기 그래핀 캡은 단층 그래핀, 적은 층수의 그래핀, 많은 층수의 그래핀, 또는 무결정 및/또는 무질서한 탄소상들(carbon phases)로 혼합된 그래핀 층들의 임의의 조합을 포함하는 배선 구조체.
  9. 유전성 물질 부분들 사이에 배치되며, 측벽면, 최상면 및 최하면을 가지는 구조체의 적어도 하나의 구리 구조체;
    상기 적어도 하나의 구리 구조체의 상기 최하면과 접촉하는 최상면을 가지며, 상기 적어도 하나의 구리 구조체의 측벽면과 수직으로 일치하는 가장자리를 가지는 적어도 하나의 확산 베리어 물질; 및
    상기 적어도 하나의 구리 구조체의 최상면 위와, 상기 적어도 하나의 구리 구조체의 측벽면 위에 위치한 그래핀 캡을 포함하는 배선 구조체.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 확산 베리어 물질은 제1 확산 베리어 물질 및 제2 확산 베리어 물질을 포함하며, 상기 제1 확산 베리어 물질은 금속 질화물에서 선택되고 상기 제2 확산 베리어 물질은 금속에서 선택되는 배선 구조체.
  11. 제 9 항에 있어서,
    상기 적어도 하나의 확산 베리어 물질 아래에 배치되는 다른 유전성 물질을 더 포함하는 배선 구조체.
  12. 제 11 항에 있어서,
    상기 다른 유전성 물질 아래에 배치되며, 적어도 하나의 반도체 물질을 포함하는 기판을 더 포함하는 배선 구조체.
  13. 제 9 항에 있어서,
    상기 그래핀 캡은 단층 그래핀, 소수층 그래핀, 다수층 그래핀, 또는 무결정 및/또는 무질서한 탄소상들로 혼합된 그래핀 층들의 임의의 조합을 포함하는 배선 구조체.
  14. 제 9 항에 있어서,
    상기 그래핀 캡 및 상기 적어도 하나의 구리 구조체 사이에 배치되며, 상기 적어도 하나의 구리 구조체의 최상면 및 측벽면에 인접하여 존재하는 금속함유 캡을 더 포함하는 배선 구조체.
  15. 유전성 물질 안에 존재하는 적어도 하나의 개구부에 내장되며, 상기 유전성 물질의 최상면과 동일평면인 최상면을 가지는 적어도 하나의 구리 구조체를 포함하는 구조체를 제공하는 단계; 및 상기 적어도 하나의 구리 구조체 최상면 위에 그래핀 캡을 형성하는 단계;를 포함하며, 상기 그래핀 캡은 상기 적어도 하나의 구리 구조체의 가장자리와 수직으로 일치하는 가장자리를 가지는 배선 구조체 형성방법.
  16. 제 15 항에 있어서,
    상기 그래핀 캡을 형성하는 단계는, 400°C를 초과하지 않는 온도에서 수행되는 선택적 증착 공정을 포함하는 배선 구조체 형성방법.
  17. 제 16 항에 있어서,
    상기 선택적 증착 공정은, 탄소원을 선택하는 단계 및 상기 탄소원(C source)을 이용하여 그래핀 층을 성장시키는 단계를 포함하는 배선 구조체 형성방법.
  18. 제 15 항에 있어서,
    상기 그래핀 캡을 형성하는 단계는, 그래핀을 구리 호일로부터 전사하는 단계 및 상기 그래핀을 패터닝 하는 단계를 포함하여, 상기 그래핀의 가장자리가 상기 적어도 하나의 구리 구조체의 수직 측벽면과 일치하는 배선 구조체 형성방법.
  19. 제 15 항에 있어서,
    상기 구조체는, 상기 적어도 하나의 개구부에 내장된 적어도 하나의 U자형 확산 베리어 물질을 더 포함하여 상기 구리 구조체의 가장자리 각각이 상기 유전성 물질로부터 분리되도록 하는 배선 구조체 형성방법.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 U자형 확상 베리어 물질은 제1 확산 베리어 물질 및 제2 확산 베리어 물질을 포함하며, 상기 제1 확산 베리어 물질은 금속 질화물(metal nitride)에서 선택되고, 상기 제2 확산 베리어 물질은 금속에서 선택되는 배선 구조체 형성방법.
  21. 적어도 하나의 확산 베리어 물질의 블랭킷 층(blanket layer) 및 구리 또는 구리합금의 블랭킷 층이 바닥에서 상부로 적층된 적층물을 제공하는 단계;
    상기 적층물을 패터닝하여, 적어도 하나의 확산 베리어 물질 부분 위에 배치되는 적어도 하나의 구리 구조체를 형성하며, 상기 적어도 하나의 구리 구조체가 상기 적어도 하나의 확산 베리어 물질 영역의 가장자리와 수직으로 일치하는 가장자리를 가지도록 하는 단계;
    상기 적어도 하나의 구리 구조체의 최상면 및 측벽면 위에 그래핀 캡을 형성하는 단계; 및
    증착 및 에칭에 의해 상기 적어도 하나의 기 적어도 하나의 구리 구조체 각면에 인접한 유전성 물질 부분을 형성하는 단계를 포함하며, 유전성 물질의 각 부분은 적어도 그래핀 캡에 의해 상기 적어도 하나의 구리 구조체의 측벽면 중 하나로부터 분리되는 배선 구조체 형성방법.
  22. 제 21 항에 있어서,
    상기 그래핀 캡을 형성하는 단계는, 400°C를 초과하지 않는 온도에서 수행되는 선택적 증착 공정을 포함하는 배선 구조체 형성방법.
  23. 제 22 항에 있어서,
    상기 선택적 증착 공정은, 탄소원을 선택하는 단계 및 상기 탄소원을 이용하여 그래핀 층을 성장시키는 단계를 포함하는 배선 구조체 형성방법.
  24. 제 21 항에 있어서,
    상기 그래핀 캡을 형성하는 단계는, 그래핀을 구리 호일로부터 전사하는 단계 및 상기 그래핀을 패터닝 하는 단계를 포함하는 배선 구조체 형성방법.
  25. 제 21 항에 있어서,
    적어도 하나의 확산 베리어 물질의 상기 블랭킷 층은 제1 확산 베리어 물질 및 제2 확산 베리어 물질을 포함하며, 상기 제1 확산 베리어 물질은 금속 질화물에서 선택되고, 상기 제2 확산 베리어 물질은 금속에서 선택되는 배선 구조체 형성방법.
  26. 제 21 항에 있어서,
    적어도 하나의 확산 베리어 물질의 상기 블랭킷 층은 다른 유전성 물질 위에 배치되는 배선 구조체 형성방법.
  27. 제 25 항에 있어서,
    적어도 하나의 반도체 물질을 포함하며 상기 다른 유전성 물질 아래에 배치되는 기판을 더 포함하는 배선 구조체 형성방법.
KR1020147031472A 2012-05-10 2013-04-08 구리 배선 구조체들을 위한 그래핀 캡 KR102051517B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/468,693 US9472450B2 (en) 2012-05-10 2012-05-10 Graphene cap for copper interconnect structures
US13/468,693 2012-05-10
PCT/US2013/035552 WO2013169424A1 (en) 2012-05-10 2013-04-08 Graphene cap for copper interconnect structures

Publications (2)

Publication Number Publication Date
KR20150012251A true KR20150012251A (ko) 2015-02-03
KR102051517B1 KR102051517B1 (ko) 2019-12-03

Family

ID=49548021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147031472A KR102051517B1 (ko) 2012-05-10 2013-04-08 구리 배선 구조체들을 위한 그래핀 캡

Country Status (6)

Country Link
US (3) US9472450B2 (ko)
EP (1) EP2847792B1 (ko)
JP (1) JP6250037B2 (ko)
KR (1) KR102051517B1 (ko)
CN (1) CN104428893B (ko)
WO (1) WO2013169424A1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101633039B1 (ko) * 2015-03-10 2016-06-23 한국과학기술원 표면 개질된 그래핀 캡핑층을 포함한 구리 배선 소자 및 그 제조 방법
KR20170127742A (ko) * 2016-05-12 2017-11-22 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
US10971451B2 (en) 2018-07-24 2021-04-06 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US11094538B2 (en) 2018-10-01 2021-08-17 Samsung Electronics Co., Ltd. Method of forming graphene
US11149346B2 (en) 2018-07-25 2021-10-19 Samsung Electronics Co., Ltd. Method of directly growing carbon material on substrate
US11180373B2 (en) 2017-11-29 2021-11-23 Samsung Electronics Co., Ltd. Nanocrystalline graphene and method of forming nanocrystalline graphene
US11217531B2 (en) 2018-07-24 2022-01-04 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US11626282B2 (en) 2019-04-30 2023-04-11 Samsung Electronics Co., Ltd. Graphene structure and method of forming graphene structure

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472450B2 (en) 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures
US20140145332A1 (en) * 2012-11-26 2014-05-29 Globalfoundries Inc. Methods of forming graphene liners and/or cap layers on copper-based conductive structures
US8962473B2 (en) * 2013-03-15 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming hybrid diffusion barrier layer and semiconductor device thereof
US9209136B2 (en) 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
WO2015126139A1 (en) 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
KR102402545B1 (ko) * 2014-02-19 2022-05-27 삼성전자주식회사 배선 구조 및 이를 적용한 전자소자
CN103943562A (zh) * 2014-05-09 2014-07-23 浙江大学 一种具有石墨烯的互连线及其制备方法
US9754823B2 (en) * 2014-05-28 2017-09-05 International Business Machines Corporation Substrate including selectively formed barrier layer
JP6246676B2 (ja) * 2014-08-20 2017-12-13 株式会社東芝 半導体装置
KR102371295B1 (ko) * 2015-02-16 2022-03-07 삼성전자주식회사 확산 방지층을 포함하는 층 구조물 및 그 제조방법
US9412654B1 (en) * 2015-04-27 2016-08-09 International Business Machines Corporation Graphene sacrificial deposition layer on beol copper liner-seed for mitigating queue-time issues between liner and plating step
CN106409755B (zh) * 2015-07-31 2019-07-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9640430B2 (en) 2015-09-17 2017-05-02 Nxp Usa, Inc. Semiconductor device with graphene encapsulated metal and method therefor
US10514357B2 (en) 2016-03-25 2019-12-24 Honda Motor Co., Ltd. Chemical sensor based on layered nanoribbons
CN106025033A (zh) * 2016-06-30 2016-10-12 大连德豪光电科技有限公司 一种led倒装芯片及其制备方法
US10269706B2 (en) 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107680932B (zh) * 2016-08-01 2022-05-13 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
JP2018152413A (ja) 2017-03-10 2018-09-27 株式会社東芝 半導体装置及びその製造方法
KR102422422B1 (ko) * 2017-06-01 2022-07-19 삼성전자주식회사 그래핀을 포함하는 반도체 소자 및 그 제조방법
US10510657B2 (en) 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
US10347529B2 (en) * 2017-10-04 2019-07-09 Globalfoundries Inc. Interconnect structures
US10651083B2 (en) 2018-03-05 2020-05-12 International Business Machines Corporation Graded interconnect cap
KR20200012237A (ko) * 2018-07-26 2020-02-05 삼성전자주식회사 배선 구조체 및 이를 적용한 전자소자
CN110776319A (zh) * 2018-07-31 2020-02-11 天津大学 一种全碳导热复合材料及其制备方法
CN109003985B (zh) * 2018-08-07 2024-03-29 长江存储科技有限责任公司 存储器结构及其形成方法
US10916505B2 (en) 2018-08-11 2021-02-09 Applied Materials, Inc. Graphene diffusion barrier
CN109148417A (zh) * 2018-09-03 2019-01-04 长江存储科技有限责任公司 一种晶圆的混合键合结构及方法
US10978342B2 (en) 2019-01-30 2021-04-13 International Business Machines Corporation Interconnect with self-forming wrap-all-around barrier layer
KR20210087823A (ko) * 2020-01-03 2021-07-13 삼성전자주식회사 선택적 그래핀 성장 방법
WO2021262527A1 (en) * 2020-06-23 2021-12-30 Lam Research Corporation Selective deposition using graphene as an inhibitor
KR20220007984A (ko) 2020-07-13 2022-01-20 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220028934A (ko) * 2020-08-31 2022-03-08 삼성전자주식회사 탄소층의 형성방법 및 인터커넥트 구조체의 형성방법
US11424198B2 (en) * 2020-09-01 2022-08-23 Nanya Technology Corporation Semiconductor device with graphene layers and method for fabricating the same
KR20220034498A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
KR20230000208A (ko) * 2021-06-24 2023-01-02 삼성전자주식회사 인터커넥트 구조체 및 이를 포함하는 전자 소자
US20220415818A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Integrated circuit interconnect structures with graphene cap
US20230045140A1 (en) * 2021-08-05 2023-02-09 Tokyo Electron Limited Barrier Schemes for Metallization Using Manganese and Graphene

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084302A (en) * 1995-12-26 2000-07-04 Micron Technologies, Inc. Barrier layer cladding around copper interconnect lines
JP2007109736A (ja) * 2005-10-11 2007-04-26 Nec Electronics Corp 半導体装置およびその製造方法
US20080251928A1 (en) * 2007-04-11 2008-10-16 Hui-Lin Chang Carbonization of metal caps
US20110201201A1 (en) * 2010-01-26 2011-08-18 Wisconsin Alumni Research Foundation Methods of fabricating large-area, semiconducting nanoperforated graphene materials
KR20120035857A (ko) * 2010-10-05 2012-04-16 가부시끼가이샤 도시바 그라핀 배선 및 그 제조 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695810A (en) 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US6342733B1 (en) 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6383917B1 (en) * 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
JP2004327561A (ja) 2003-04-22 2004-11-18 Ebara Corp 基板処理方法及び基板処理装置
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
WO2006020566A1 (en) 2004-08-09 2006-02-23 Blue29, Llc Methods for forming a barrier layer with periodic concentrations of elements and structures resulting therefrom and systems and method affecting profiles of solutions dispensed across microelectronic topographies during electroless plating processes
US7396759B1 (en) 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
US7977798B2 (en) * 2007-07-26 2011-07-12 Infineon Technologies Ag Integrated circuit having a semiconductor substrate with a barrier layer
US7858989B2 (en) 2008-08-29 2010-12-28 Globalfoundries Inc. Device and process of forming device with device structure formed in trench and graphene layer formed thereover
JP5395542B2 (ja) * 2009-07-13 2014-01-22 株式会社東芝 半導体装置
US8753468B2 (en) 2009-08-27 2014-06-17 The United States Of America, As Represented By The Secretary Of The Navy Method for the reduction of graphene film thickness and the removal and transfer of epitaxial graphene films from SiC substrates
US8426309B2 (en) 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
EP2521165B1 (en) * 2009-12-28 2018-09-12 Fujitsu Limited Method for forming a wiring structure
WO2011156749A2 (en) 2010-06-10 2011-12-15 Applied Materials, Inc. Graphene deposition
JP5242643B2 (ja) 2010-08-31 2013-07-24 株式会社東芝 半導体装置
US8344358B2 (en) 2010-09-07 2013-01-01 International Business Machines Corporation Graphene transistor with a self-aligned gate
CN102054869B (zh) 2010-09-17 2012-12-19 中国科学院微电子研究所 一种石墨烯器件及其制造方法
JP5637795B2 (ja) * 2010-10-05 2014-12-10 株式会社東芝 装置
US8476765B2 (en) * 2010-12-06 2013-07-02 Stmicroelectronics, Inc. Copper interconnect structure having a graphene cap
US8916851B2 (en) 2011-01-20 2014-12-23 Kurt Eaton Graphene-based device and methods of forming the same
US8440999B2 (en) 2011-02-15 2013-05-14 International Business Machines Corporation Semiconductor chip with graphene based devices in an interconnect structure of the chip
JP2012199520A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
US8501531B2 (en) 2011-04-07 2013-08-06 The United States Of America, As Represented By The Secretary Of The Navy Method of forming graphene on a surface
US8420531B2 (en) * 2011-06-21 2013-04-16 International Business Machines Corporation Enhanced diffusion barrier for interconnect structures
US9472450B2 (en) 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084302A (en) * 1995-12-26 2000-07-04 Micron Technologies, Inc. Barrier layer cladding around copper interconnect lines
JP2007109736A (ja) * 2005-10-11 2007-04-26 Nec Electronics Corp 半導体装置およびその製造方法
US20080251928A1 (en) * 2007-04-11 2008-10-16 Hui-Lin Chang Carbonization of metal caps
US20110201201A1 (en) * 2010-01-26 2011-08-18 Wisconsin Alumni Research Foundation Methods of fabricating large-area, semiconducting nanoperforated graphene materials
KR20120035857A (ko) * 2010-10-05 2012-04-16 가부시끼가이샤 도시바 그라핀 배선 및 그 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101633039B1 (ko) * 2015-03-10 2016-06-23 한국과학기술원 표면 개질된 그래핀 캡핑층을 포함한 구리 배선 소자 및 그 제조 방법
KR20170127742A (ko) * 2016-05-12 2017-11-22 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
US11180373B2 (en) 2017-11-29 2021-11-23 Samsung Electronics Co., Ltd. Nanocrystalline graphene and method of forming nanocrystalline graphene
US10971451B2 (en) 2018-07-24 2021-04-06 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US11217531B2 (en) 2018-07-24 2022-01-04 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US11682622B2 (en) 2018-07-24 2023-06-20 Samsung Electronics Co., Ltd. Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US11149346B2 (en) 2018-07-25 2021-10-19 Samsung Electronics Co., Ltd. Method of directly growing carbon material on substrate
US11094538B2 (en) 2018-10-01 2021-08-17 Samsung Electronics Co., Ltd. Method of forming graphene
US11626282B2 (en) 2019-04-30 2023-04-11 Samsung Electronics Co., Ltd. Graphene structure and method of forming graphene structure

Also Published As

Publication number Publication date
JP2015519749A (ja) 2015-07-09
EP2847792B1 (en) 2022-06-01
WO2013169424A1 (en) 2013-11-14
EP2847792A4 (en) 2016-01-13
KR102051517B1 (ko) 2019-12-03
US20140127896A1 (en) 2014-05-08
JP6250037B2 (ja) 2017-12-20
US8623761B2 (en) 2014-01-07
CN104428893A (zh) 2015-03-18
CN104428893B (zh) 2017-11-28
US9472450B2 (en) 2016-10-18
EP2847792A1 (en) 2015-03-18
US8895433B2 (en) 2014-11-25
US20130299988A1 (en) 2013-11-14
US20130302978A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
KR102051517B1 (ko) 구리 배선 구조체들을 위한 그래핀 캡
US7998864B2 (en) Noble metal cap for interconnect structures
US9000594B2 (en) Use of graphene to limit copper surface oxidation, diffusion and electromigration in interconnect structures
US7834457B2 (en) Bilayer metal capping layer for interconnect applications
US8354751B2 (en) Interconnect structure for electromigration enhancement
US8796853B2 (en) Metallic capped interconnect structure with high electromigration resistance and low resistivity
US9293412B2 (en) Graphene and metal interconnects with reduced contact resistance
US8013446B2 (en) Nitrogen-containing metal cap for interconnect structures
US20080108220A1 (en) Interconnect structure with a barrier-redundancy feature
US8889546B2 (en) Discontinuous/non-uniform metal cap structure and process for interconnect integration
US9558999B2 (en) Ultra-thin metal wires formed through selective deposition
WO2010016958A1 (en) Interconnect structure with metal cap self-aligned to a surface of an embedded conductive material

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant