KR19980040625A - 텅스텐을 콘택플러그로 하였을 때 구리의 배선 방법 - Google Patents

Abstract

낮은 저항의 콘택 및 비어의 배선을 형성하기 위하여 사용되는 텅스텐/알루미늄 배선구조의 일렉트로마이그레이션 취약을 해결할 수 있는 반도체 장치의 배선 방법을 개시한다.

절연막이 형성된 반도체 기판에 2 스텝으로 에치하여 이중 물결 무늬의 콘택홀을 형성하는 단계; 상기 결과물 상에 텅스텐을 증착하는 단계; 상기 증착된 텅스텐을 에치백하여 콘택홀 영역에 리세스되는 부분을 형성하기위해 오버에치하는 단계; 상기 결과물 상에 장벽금속과 알루미늄을 증착하는 단계; 및 화학기계적폴리싱을 이용하여 상기 장벽금속과 알루미늄을 상기 리세스된 부분에 채워지도록 평탄화하는 단계를 포함하여 이루어진 텅스텐을 콘택플러그로 하였을 때 구리를 배선 금속으로 이용하는 반도체 장치의 배선 방법을 제공한다.

따라서, 본 발명에 의하면 텅스텐 플러그 콘택과 구리 배선을 만들게 되어 일렉트로마이그레션과 소자 속도면에서 모두 유리한 배선구조를 얻게 된다.

Description

텅스텐을 콘택플러그로 하였을 때 구리의 배선 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 텅스텐을 콘택플러그로하였을 때 배선 금속으로 신뢰성이 우수한 구리를 이용하는 반도체 장치의 배선 방법에 관한 것이다.

현재, 반도체 제조 공정은 반도체 소자의 집적화를 위하여 각 단위 공정에서의 개선 노력 즉, 수평적 및 수직적인 미세 소자를 동일 면적 내에 집적하기 위한 노력이 진행되고 있다.

이와 병행하여 소자 속도가 주요한 관건이 되는 로직 제품의 경우에는 낮은 저항이 요구되는 콘택 및 비어의 배선에 적용하기 위한 반도체 소자 제조 방법의 꾸준한 개선이 요구되고 있다.

현재 저항을 낮추기위해 사용하는 주된 방법은 아래 도면에서 나타난 것과 같은 텅스텐 플러그/알루미늄 배선구조를 가진다.

도 1a 내지 도 1c는 종래의 콘택 배선 방법에 대하여 설명하기 위하여 나타낸 공정 단면도들이다. 참조 번호 10은 실리콘 기판, 12는 절연막, 13은 콘택홀, 14는 증착된 텅스텐 금속을 나타낸다. 기존의 방법은 콘택홀(13) 혹은 비어홀을 에치한 후 화학기상증착(Chemical Vapour Deposition: 이하 CVD) 텅스텐(14)으로 콘택필(fill)을 한다.(도 1a) 이후, 화학기계적폴리싱(Chemical-Mechanical Polishing : 이하 CMP)를 이용하여 평탄화와 함께 텅스텐과 알루미늄의 반응을 막아주기 위한 Ti/TiN 장벽(16) 증착후에 알루미늄(18) 증착을 하고 패터닝하여 금속 라인을 만든다.

하지만, 이와같은 텅스텐/알루미늄 배선구조는 알루미늄의 일렉트로마이그레이션(Electromigration) 취약이 반도체 소자에 문제가 된다. 따라서 고 전류가 흐르며 고속 소자가 절대적으로 요구되는 로직 소자에 개선이 필요하다.

본 발명이 이루고자 하는 기술적 과제는, 낮은 저항의 콘택 및 비어의 배선을 형성하기 위하여 사용되는 텅스텐/알루미늄 배선구조의 일렉트로마이그레이션 취약을 해결할 수 있는 반도체 장치의 배선 방법을 제공함에 있다.

도 1a 내지 도 1c는 종래의 콘택 배선 방법에 대하여 설명하기 위하여 나타낸 공정 단면도들이다.

도 2a 내지 도 2d는 본 발명에 의한 콘택 배선 방법에 대하여 설명하기 위하여 나타낸 공정 단면도들이다.

도면의 주요 부분에 대한 부호의 설명

40 ... 실리콘 기판 42 ... 절연막

45, 47 ... 이중무늬물결 콘택홀

50 ... 텅스텐 52 ... 장벽금속

54 ... 구리

상기 과제를 달성하기 위한 본 발명은, 절연막이 형성된 반도체 기판에 2 스텝으로 에치하여 이중 물결 무늬의 콘택홀을 성하는 단계;형 상기 결과물 상에 텅스텐을 증착하는 단계; 상기 증착된 텅스텐을 에치백하여 콘택홀 영역에 리세스되는 부분을 형성하기위해 오버에치하는 단계; 상기 결과물 상에 장벽금속과 알루미늄을 증착하는 단계; 및 화학기계적폴리싱을 이용하여 상기 장벽금속과 알루미늄을 상기 리세스된 부분에 채워지도록 평탄화하는 단계를 포함하여 이루어진 텅스텐을 콘택플러그로 하였을 때 구리를 배선 금속으로 이용하는 반도체 장치의 배선 방법을 제공한다.

상기 콘택홀은 텅스텐/구리 배선 구조 채워진다.

따라서, 본 발명에 의하면 텅스텐 플러그 콘택과 구리 배선을 만들게 되어 일렉트로마이그레션과 소자 속도면에서 모두 유리한 배선구조를 얻게 된다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2d는 본 발명에 의한 콘택 배선 방법에 대하여 설명하기 위하여 나타낸 공정 단면도들이다. 참조 번호 40은 실리콘 기판, 42는 절연막, 45은 이중 물결 무늬의 콘택홀 아래부분, 47은 이중 물결 무늬의 콘택홀 윗부분, 50은 증착된 텅스텐 금속을 나타낸다.

본 발명에서는 종래기술의 문제를 해결하기 위하여 콘택 혹은 비어 플러그만 텅스텐을 사용하여 증착 및 에치백한 후, 금속 라인은 저저항이 요구되고 신뢰성이 우수한 구리를 사용하여 형성하는 방법으로 로직 소자에서 요구하는 일렉트로마이그레이션에 강하고 고속 소자를 얻을 수 있는 콘택 혹은 비어 배선 구조를 형성한다.

구체적으로, 우선 콘택과 금속 라인을 2 스텝으로 에치하여 이중 물결무늬(Dual Damascence) 형태의 에치 프로파일(45, 47)을 얻은 후, CVD 텅스텐(50)을 증착한다.(도 2a) 그 후 텅스텐 에치 백을 이용하여 오버에치하면 콘택 부분의 금속 라인 부분에만 리세스가 일어나서 금속 라인(50a)이 형성된다.(도 2b) Ti/TiN 장벽금속(52) 증착 후 PVD 구리(54)를 증착하고(도 2c), 그 후 CMP를 실시하면 결국 텅스텐 플러그 콘택/구리 라인(54a, 52a, 50a)을 만들게 되고 일렉트로 마이그레이션과 소자 속도 측면에서 모두 유리한 배선 구조를 얻게 된다.(도 2d)

본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

따라서, 본 발명에 의하면 텅스텐 플러그 콘택과 구리 배선을 만들게 되어 일렉트로마이그레션과 소자 속도면에서 모두 유리한 배선구조를 얻게 된다.

Claims (2)

1. 절연막이 형성된 반도체 기판에 2 스텝으로 에치하여 이중 물결 무늬의 콘택홀을 형성하는 단계;

   상기 결과물 상에 텅스텐을 증착하는 단계;

   상기 증착된 텅스텐을 에치백하여 콘택홀 영역에 리세스되는 부분을 형성하기위해 오버에치하는 단계;

   상기 결과물 상에 장벽금속과 알루미늄을 증착하는 단계; 및

   화학기계적폴리싱을 이용하여 상기 장벽금속과 알루미늄을 상기 리세스된 부분에 채워지도록 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 텅스텐을 콘택플러그로 하였을 때 구리를 배선 금속으로 이용하는 반도체 장치의 배선 방법.
2. 제1항에 있어서, 상기 콘택홀은 텅스텐/구리 배선 구조 채워지는 것을 특징으로 하는 텅스텐을 콘택플러그로 하였을 때 구리를 배선 금속으로 이용하는 반도체 장치의 배선 방법.