KR20010061017A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선형성방법에 관한 것으로, 특히 텅스텐 증착 공정 후 텅스텐 100% 에치-백 공정을 진행하여 상부 지역의 텅스텐 잔여물을 완전히 제거하고, 에치백 공정에서 필연적으로 형성되는 텅스텐 플러그 리세스(recess) 지역을 포함한 웨이퍼 전면에 PVD 방식의 TiN을 블랭킷으로 증착하고, 이를 후속 CMP 공정을 통해 제거함으로써 텅스텐 플러그의 윗부분에만 TiN 증착층을 형성하고, 이로써 최종 형성된 플러그의 형태가 텅스텐 플러그 위에 TiN 층이 캡 형태로 존재하는 이중막 구조로 되어, 메탈 식각 시 선택도가 우수항 텅스텐 플러그의 손실을 방지하여 후속공정의 데미지에 대해 보호하는 역할을 할 수 있다.

Description

반도체 소자의 금속배선 형성방법{Method for forming a metal line in Semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 텅스텐 플러그의 부식을 방지하기 위하여 텅스텐 증착 공정 후, 100%의 에치-백 공정, TiN 증착공정 그리고 TiN 및 접착층(glue layer)을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 'CMP' 라 함) 공정을 연속적으로 진행함으로써 텅스텐 플러그 상부의 부식 방지층인 캐핑 층을 국부적으로 형성하는 기술로서, 메탈 CMP 공정을 최종적으로 적용함에 의해 종래의 W CMP 공정이 가지는 적은 결점의 평탄화 공정의 장점을 갖는 것과 동시에 일반 Al 금속 식각공정에서 사용되는 식각기에 의한 선택도가 우수하여 식각 공정중 텅스텐 키 홀의 성장을 억제하고 부식을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자가 점점 고집적화 되어 감에 따라 논리 기술(Logic Technology)상에서 금속배선 층간의 연결에 많은 문제점을 가지고 있다.
즉, 메탈라인의 폭 및 공간이 감소됨에 따라 메탈라인과 비아 사이에 발생하는 언랜디드(unlanded) 지역은 비아저항의 증가를 유발시킨다. 특히 언랜디드 메탈의 경우 다음과 같은 몇가지 문제점을 가지고 있다.
첫째, 언랜디드 비아의 경우 하부 메탈라인의 측벽에도 접촉 가능성이 있어 크게 문제가 되지 않으나, 언랜디드 메탈의 경우는 미스 얼라인(misalign)된 부분만큼 비아저항이 증가하게 된다.
둘째, 메탈 식각공정 후 형성된 언랜디드 메탈은 크리닝 공정중 상대적으로 낮은 부식 잠재력(corrosion potential)을 가지고 있는 노출된 텅스텐 플러그 지역의 부식을 유발한다. 이러한 부식은 언랜디드가 심하지 않은 약간의 텅스텐 플러그가 노출되어 있는 지역에서도 발생 가능하므로 신뢰성 특성을 저하시킨다.
셋째, 메탈 식각공정 진행 중 텅스텐 플러그 키 홀의 크기를 증가시킨다.
넷째, 후속 메탈 식각 공정에서 플라즈마 데미지에 의하여 노출된 부분의 w 키 홀이 추가 식각되어 성장한다. 성장된 키 홀은 보이드 형태로 메탈과 비아 연결지역에 존재하므로 후속 열공정에 의하여 소자의 특성을 열화시킬 수 있다.
특히 메탈 식각공정에서 발생하는 텅스텐 플러그 부식의 경우, 분리되어 있는 소자의 신뢰성 측정 패턴 등에서 심각한 불량을 야기함으로써 많은 제조업체 등에서는 새로운 테스트 패턴 형성에 노력을 기울이고 있다.
그러나 상기의 경우 근본적인 문제 해결보다는 분리되어 있는 테스트 패턴을 어서(earth) 시키는 방법을 선택하므로 공정의 안정화 측면에서는 신뢰도가 떨어지게 된다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 텅스텐 증착 공정 후 텅스텐 100% 에치-백 공정을 진행하여 상부 지역의 텅스텐 잔여물을 완전히 제거하고, 에치백 공정에서 필연적으로 형성된 텅스텐 플러그 리세스(recess) 지역을 포함한 웨이퍼 전면에 PVD 방식의 TiN을 블랭킷으로 증착하고, 이를 후속 메탈 CMP 공정을 통해 제거함으로써 텅스텐 플러그의 윗부분에만 TiN 증착층을 형성하고, 이로써 최종 형성된 플러그의 형태가 텅스텐 플러그 위에 TiN 층이 캡 형태로 존재하는 이중막 구조로 되어 메탈 식각 시 선택도가 우수항 텅스텐 플러그의 손실을 방지하여 후속공정의 데미지에 대해 보호하는 역하을 하는 반도체 소자의 금속배선 형성방법을 제공하는 것을 목적으로 한다.
도 1 내지 도 4 는 본 발명의 방법에 따른 금속배선 형성 공정 단계를 도시한 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 하부 메탈층 3 : 층간 절연막
5 : 접착층(glue layer) 7 : 텅스텐(W)
9 : 텅스텐 플러그내의 보이드(void) 11 : 캐핑 층(capping layer)
상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 제조방법은,
하부 금속층의 상부에 절연층을 형성한 후, 상기 절연층을 식각하여 상기 하부 금속층이 노출되는 콘택을 형성하는 단계와;
전체구조의 상부 표면에 접착층을 형성하고, 텅스텐을 증착하여 텅스텐 플러그를 형성하는 단계와;
상기 증착된 텅스텐을 100% 에치-백 하는 단계와;
상기 구조 상부에 소정의 금속물질을 스퍼터링하여 캐핑 증착층을 형성하는 단계와;
메탈 CMP 공정을 행하여 상부의 TiN과 접착층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속배선 형성방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 4 는 본 발명의 방법에 따라 반도체 소자의 금속배선 형성공정 단계를 도시한 단면도이다.
먼저, 도 1을 참조하면, 하부 금속층(1)의 상부에 절연물질(3)을 증착한 후, 소정 영역에 콘택을 형성한 후, 상부 표면에 접착층(glue layer)(5)을 증착하고, 후속 텅스텐(7) 증착 공정을 진행하여 텅스텐 플러그를 형성한다.
도 2를 참조하면, 상기 증착된 텅스텐(7)을 100% 에치-백 하여 웨이퍼 전면에 증착되어 있는 텅스텐 증착층을 제거한다. 이때 텅스텐 증착층 아래에 있는 접착층(5)과의 선택도 차이에 의하여 접착층(5)은 에치-백 공정 후에도 잔존하며, 대신 접착층(5) 상부이 텅스텐 잔류물을 완전히 제거하기 위하여 과도 식각단계에 의하여 플러그 손실이 일반적으로 1500Å 정도 발생한다.
한편, 텅스텐 에치-백 공정 후 일반적으로 행해지는 포스트-크리닝 공정은생략할 수 있다. 이는 파티클 제거를 위해서 행해지는 공정이기 때문에 후속 메탈 CMP 공정에서 충분한 효과를 기대할 수 있기 때문이다.
다음, 도 3을 참조하면, 상기 구조 상부에 소정 금속물질, 예컨데 TiN을 스퍼터링 방법으로 증착하여 캐핑 증착층(11)을 형성한다.
이때, 텅스텐 플러그(7)가 손실되어진 지역의 모폴로지(morphology)가 홀의 크기 0.3㎛, 애스팩 레이셔(aspect ratio)가 0.5 이하 이므로 스퍼터링 방법으로 TiN을 증착하여도 플러그의 윗 부분이 충분히 채워질 수 있다.
다음, 도 4를 참조하면, 메탈 CMP 공정을 행하여 상부의 캐핑 접착층(11)과 접착층(5)인 Ti/TiN을 제거하여 플러그 지역의 플러깅(Plugging) 구조를 W/TiN 이중막 구조로 형성한다.
한편, 상기 본 발명의 공정에 있어서, 상기 텅스텐 에치-백 공정에서 캐핑 증착층을 텅스텐 플러그의 윗부분에만 형성하기 위하여 블랭킷 에치-백 공정으로 텅스텐 플러그 리세스를 유도한다. 이때 상기 텅스텐 플러그 에치-백 공정 중 500∼2,000Å 텅스텐 플러그 리세스를 유도한다.
그리고 상기 캐핑 증착층의 형성물질로는 TiN 외 Cu, Ti3Al, Ti 중 임의의 어느 하나를 사용할 수도 있다. 또한 상기 캐핑 증착층(11)의 증착물질을 이중막 이상으로 할 수도 있으며, 상기 캐핑 증착층(11)의 형성을 위하여는 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법을 사용하여 전면 증착한다.
이상에서 상술한 바와 같이, 본 발명의 방법은 다음과 같은 효과를 갖는다.
첫째, 언랜디드 메탈에 의한 플러그 손실을 막을 수 있으며, 메탈 식각공정에서서 크리닝에 의한 부식을 막을 수 있다.
둘째, EM 특성이 취약한 텅스텐 플러그 윗부분에서의 전류 혼잡(current crowding)에 의한 EM 열화를 억제할 수 있다.
셋째, 메탈 식각공정에서 W 키-홀의 성장을 막을 수 있으며, 플러그 형성시 최종적으로 메탈 CMP 공정을 적용함으로써 결함 밀도를 줄일 수 있다.
넷째, 텅스텐 100% 에치-백 공정 후 일반적으로 시행되는 포스트-크리닝 공정을 생략할 수 있다.

Claims (6)

  1. 하부 금속층의 상부에 절연층을 형성한 후, 상기 절연층을 식각하여 상기 하부 금속층이 노출되는 콘택을 형성하는 단계와;
    전체구조의 상부 표면에 접착층을 형성하고, 텅스텐을 증착하여 텅스텐 플러그를 형성하는 단계와;
    상기 증착된 텅스텐을 100% 에치-백 하는 단계와;
    상기 구조 상부에 소정의 금속물질을 스퍼터링하여 캐핑 증착층을 형성하는 단계와;
    메탈 CMP 공정을 행하여 상부의 TiN과 접착층을 제거하는 단계를 포함하는 반도체 소자의 금속배선 형성방법
  2. 제 1 항에 있어서,
    상기 텅스텐 에치-백 공정에서 캐핑 증착층을 텅스텐 플러그의 윗부분에만 형성하기 위하여 블랭킷 에치-백 공정으로 텅스텐 플러그 리세스를 유도하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  3. 제 2 항에 있어서,
    상기 텅스텐 플러그 에치-백 공정 중 500∼2,000Å 텅스텐 플러그 리세스를 유도하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  4. 제 1 항에 있어서,
    상기 캐핑 증착층의 형성물질로 Cu, Ti3Al, TiN, Ti 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  5. 제 1 항에 있어서,
    상기 캐핑 증착층의 증착물질을 이중막 이상으로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  6. 제 5 항에 있어서,
    상기 캐핑 증착층의 형성을 위하여 PVD 또는 CVD 방법을 사용하여 전면 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911751B2 (en) 2015-12-21 2018-03-06 SK Hynix Inc. Manufacturing method for semiconductor device having hole penetrating stack structure
US10770473B2 (en) 2017-11-27 2020-09-08 Samsung Electronics Co., Ltd. Vertical type semiconductor devices and methods of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922942A (ja) * 1995-07-04 1997-01-21 Sony Corp 配線及びその形成方法
JPH09172017A (ja) * 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
JPH10189592A (ja) * 1996-12-25 1998-07-21 Nippon Steel Corp 半導体装置の製造方法
KR19980040625A (ko) * 1996-11-29 1998-08-17 김광호 텅스텐을 콘택플러그로 하였을 때 구리의 배선 방법
JPH10284601A (ja) * 1997-04-04 1998-10-23 Yamaha Corp 配線形成法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922942A (ja) * 1995-07-04 1997-01-21 Sony Corp 配線及びその形成方法
JPH09172017A (ja) * 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
KR19980040625A (ko) * 1996-11-29 1998-08-17 김광호 텅스텐을 콘택플러그로 하였을 때 구리의 배선 방법
JPH10189592A (ja) * 1996-12-25 1998-07-21 Nippon Steel Corp 半導体装置の製造方法
JPH10284601A (ja) * 1997-04-04 1998-10-23 Yamaha Corp 配線形成法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911751B2 (en) 2015-12-21 2018-03-06 SK Hynix Inc. Manufacturing method for semiconductor device having hole penetrating stack structure
US10770473B2 (en) 2017-11-27 2020-09-08 Samsung Electronics Co., Ltd. Vertical type semiconductor devices and methods of manufacturing the same
US11411024B2 (en) 2017-11-27 2022-08-09 Samsung Electronics Co., Ltd. Vertical type semiconductor devices and methods of manufacturing the same

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