KR100607809B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 239000002184 metal Substances 0.000 title claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000008569 process Effects 0.000 claims abstract description 62
- 239000010410 layer Substances 0.000 claims abstract description 55
- 238000009792 diffusion process Methods 0.000 claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052802 copper Inorganic materials 0.000 claims abstract description 9
- 239000010949 copper Substances 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000009713 electroplating Methods 0.000 claims abstract description 4
- 238000004544 sputter deposition Methods 0.000 claims description 42
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000009736 wetting Methods 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
- E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
- E02B3/12—Revetment of banks, dams, watercourses, or the like, e.g. the sea-floor
- E02B3/14—Preformed blocks or slabs for forming essentially continuous surfaces; Arrangements thereof
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- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
- A01K61/00—Culture of aquatic animals
- A01K61/10—Culture of aquatic animals of fish
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
- E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
- E02B3/12—Revetment of banks, dams, watercourses, or the like, e.g. the sea-floor
- E02B3/129—Polyhedrons, tetrapods or similar bodies, whether or not threaded on strings
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Physics & Mathematics (AREA)
- Life Sciences & Earth Sciences (AREA)
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- Environmental & Geological Engineering (AREA)
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- Mechanical Engineering (AREA)
- Environmental Sciences (AREA)
- Biodiversity & Conservation Biology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Marine Sciences & Fisheries (AREA)
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 제1 금속배선이 형성된 제1 층간 절연막 상에 제1 확산 방지막, 제2 층간 절연막, 제3 층간 절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제3 층간 절연막, 제2 층간 절연막 및 제1 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막, 제3 층간 절연막을 패터닝하여 금속배선 트렌치를 형성하고 비아홀을 오픈하는 단계, 콘택세정후 상기 비아홀 및 금속배선 트렌치에 제2 확산 방지막을 3단계방법으로 순차적으로 형성하는 단계, 상기 제2 확산 방지막의 형성이 완료된 비아홀 및 금속배선 트렌치에 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 금속배선의 형성을 완료하는 단계를 포함한다.
확산방지막, 금속배선
Description
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 제1 층간 절연막 12: 제1 금속배선
14: 제1 확산 방지막 16: 제2 층간 절연막
18: 제3 층간 절연막 20: 캡핑막
22: 금속 산화막 24: 제2 확산 방지막
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 더욱 상세하게는 듀얼 다마신 공정을 통해 형성하는 반도체소자의 금속배선 형성방법에 관한 것 이다.
일반적으로 반도체 소자의 금속배선 형성 공정시, 확산방지막 공정의 역할은 비아홀 및 금속배선 트렌치의 측벽에 확산 방지막을 형성하여 이후 형성되는 금속물질의 확산을 방지하는 역할을 지칭 한다.
그러나 이러한 상기의 확산 방지막은 고밀도 금속플라스마를 이용한 스퍼터링 공정을 통해 형성하는 것이 일반적이며 이때 증착되는 금속 이온들은 직진성을 가진상태로 비아홀 및 금속배선 트렌치에 증착되기 때문에 소자의 디자인룰이 감소할수록 확산 방지막의 스텝 커버리지를 열화시키는 문제점을 가지게 되었다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 비아홀 및 금속배선 트렌치에 증착되는 확산방지막의 스텝 커버리지를 향상시킬 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 제1 금속배선이 형성된 제1 층간 절연막 상에 제1 확산 방지막, 제2 층간 절연막, 제3 층간 절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제3 층간 절연막, 제2 층간 절연막 및 제1 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막, 제3 층간 절연막을 패터닝하여 금속배선 트렌치를 형성하면서 동시에 비아홀을 오픈하는 단계, 콘택 세정후 상기 비아홀 및 금속배선 트렌치에 제2 확산 방지막을 형성하는 단계, 상기 제2 확산 방지막의 형성이 완료된 비아홀 및 금속배선 트렌치에 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 금속배선의 형성을 완료하는 단계를 포함한다.
상기 제2 확산 방지막은 3 단계의 공정을 통해 형성하는 것이 바람직하다.
상기 3 단계의 공정은 이온화된 스퍼터링 공정, 고압 스퍼터링 공정 및 바이어스 스퍼터링 공정을 순차적으로 수행하는 것이 바람직하다.
상기 이온화된 스퍼터링 공정은 3 Torr이하의 저압, 5kW이상의 고전력 및 고자계로 유지하여 수행하는 것이 바람직하다.
상기 고압 스퍼터링 공정은 3 Torr이상의 고압, 5kW이하의 저전력 및 자계가 없도록 유지하여 수행하는 것이 바람직하다.
상기 바이어스 스퍼터링 공정은 3 Torr이하의 저압, 기판에 250~ 500W 정도의 RF를 인가하여 수행하고, 아르곤(Ar)이온을 공급한 리모트 플라즈마를 이용하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 구리 물질과 같은 물질인 제1 금속배선(12)이 형성된 제1 층간 절연막(10) 상에 제1 확산 방지막(14), 저유전막질로 형성된 제2 층간 절연막(16), 제3 층간 절연막(18) 및 캡핑막(20)을 순차적으로 형성한다. 상기 형성된 캡핑막(20) 상부에 비아홀을 정의하기 위한 제1 포토레지스트 패턴(미도시)을 형성한 후 이 패턴을 식각 마스크로 하부의 캡핑막(20), 제3 층간 절연막(18), 제2 층간 절연막(16) 및 제1 확산 방지막(14)까지 식각하여 비아홀(VH)을 형성한다. 상기 제1 포토레지스트 패턴(미도시)을 제거한 후 트렌치 패턴을 정의하기 위한 제2 포토레지스트 패턴(미도시)을 형성한 후 이 패턴을 식각 마스크로 하부의 캡핑막(20), 제3 층간 절연막(18)을 식각하여 트렌치 패턴(MT)을 형성한다. 이때, 상기 비아홀(VH) 및 트랜치 패턴(MT)을 형성하기 위한 상기 식각 공정시 발생된 부산물들이 제1 금속배선(12)의 상부에 잔류되고 또한 상기 식각 공정시 금속표면이 반응하여 금속 산화막(22, 여기서는 제1 금속배선이 구리이므로, 구리산화막 즉, CuO가 형성된다.)이 형성되는 데, 이 금속 산화막과 폴리머성 잔류물들은 제1 금속배선(12)과 상기 형성된 비아홀 및 트렌치 패턴의 매립으로 형성될 제2 금속배선의 특성을 열화시키기 때문에 세정공정 등을 통해 제거되어야 하므로, 상기 결과물 전면에 세정공정을 수행한다.
상기 세정공정은 상기 노출된 비아홀에 형성된 금속 산화막이나 상기 공정 진행 중 발생된 식각 잔류물을 제거하는 공정으로써, 스퍼터 식각 및 반응성 세정공정 중 어느 하나를 이용하여 수행한다.
도 2를 참조하면, 상기 결과물 전면에 금속 산화막(22) 및 식각잔류물이 제거된 비아홀 및 금속배선 트렌치에 제2 확산 방지막(24)을 형성한다.
상기 제2 확산 방지막(24)은 3단계의 스퍼터링 공정을 통해 형성되는 데, 상기 이온화 스퍼터링 공정, 고압 스퍼터링 공정 및 바이어스 스퍼터링 공정의 3가지 단계를 이용하여 형성한다.
우선, 제1 스퍼터링 공정인 이온화된 스퍼터링 공정은 공정이 진행되고자 하는 타겟(target)에 고전력과 강한 자기장을 인가하여 금속을 이온화한 뒤 자기장으로 직진성을 증가시켜 제2- 1 확산 방지막을 형성한다. 이때, 형성되는 제2-1 확산 방지막은 금속배선 트렌치(MT)의 탑(top)과 비아홀(VH)의 바텀(bottom)에 두껍게 증착되며 상대적으로 금속배선 트렌치 및 비아홀(VH) 측벽에서는 얇게 증착된다.
또한, 상기 제1 스퍼터링 공정은 저압(<3 Torr), 고전력(>5kW) 및 고자계로 유지하여 수행한다.
이어서, 제2 스퍼터링 공정인 고압 스퍼터링 공정은 상기 제1 스퍼터링 공정 인 이온화된 공정과 달리 공정이 진행되고자 하는 타겟에 인가되는 전력을 낮추고 챔버에 인가되는 자기장도 줄여 금속이 이온화되지 않고 중성입자의 형태를 띠게 하도록 하여 제2-1의 확산방지막이 형성된 상부에 제2- 2의 확산 방지막을 형성한다. 이때, 형성되는 제2- 2 확산 방지막은 비아홀의 바텀까지 이르지 못하고 주로 금속배선 트렌치의 탑 코너 및 측벽에 증착하게 되므로, 제1 스퍼터링 공정에서 부족했던 측벽에서의 증착을 확보할 수 있다. 이때, 제2 스퍼터링 공정에서는 측벽 뿐만 아니라 금속배선 트렌치 탑 코너에도 확산 방지막의 증착시 사용되는 금속의 증착이 많다.
또한, 상기 제2 스퍼터링 공정은 고압(>3 Torr), 저전력(<5kW) 및 자계가 없도록 유지하여 수행한다.
이어서, 제3 스퍼터 공정인 바이어스 스퍼터링공정은, 제2 스퍼터 공정시 금속배선 트렌치 탑코너에 2D 효과에 의해 식각이 다른 곳보다 많이 되므로 상기 제2 스퍼터 식각에서 많이 증착된 금속을 제거할 수 있으며(패턴의 오버행(overhang)를 감소시킬 수 있다) 또한 부수적인 효과로 기판에 발생하는 셀프 바이어스에 의해 비아홀의 바텀에서의 확산 방지막이 동시에 제거되어, 비아 바텀에 확산 방지막의 두께를 감소시킬 수 있을 뿐만 아니라 비아 바텀에서 재 스퍼터링되는 확산방지막이 비아 바텀의 측벽에 증착되므로 취약했던 비아 바텀의 스텝커버리지 특성을 보상할수 있다.
또한, 상기 제3 스퍼터링 공정은 저압(<3 Torr), 기판에 250~ 500W 정도의 RF를 인가하여 수행하고, 상기 공정은 아르곤(Ar)이온을 공급한 리모트 플라즈마를 이용하여 수행한다.
도 3을 참조하면, 상기 결과물 전면에 구리 시드층(미도시)을 형성하고, 이어서 전기도금공정을 수행하여, 비아홀(VH) 및 트렌치 패턴(MT)에 구리층을 형성한다. 상기 결과물에 제2 확산 방지막(24)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여 비아 플러그(V) 및 금속배선(M)의 형성을 완료한다.
본 발명에 의하면, 3단계의 스퍼터링 공정을 통해 확산 방지막을 형성함으로써, 확산 방지막의 측벽 커버리지를 확보할 수 있다.
또한, 본 발명에 의하면, 제2 스퍼터링 공정인 고압 스퍼터링 공정으로 인해 측벽에서 발생할 수 있는 계면현상(계면에서 확산방지막의 웨팅특성 감소현상)을 고압 스퍼터링 방법으로 개선해 줄 수 있으므로 신뢰성 향상을 도모할 수 있다.
또한, 본 발명에 의하면, 제3 스퍼터링 공정인 바이어스 스퍼터링 공정으로 인해, 비아 바텀에서의 확산 방지막의 두께를 감소시킬 수 있으므로 콘택저항의 감소를 초래할 수 있다.
또한, 본 발명에 의하면, 확산 방지막 공정 뿐만 아니라 금속 시드층 증착 공정에 사용할 경우 비아 바텀에서 금속 시드층의 연속성을 향상시킬 수 있으므로 소자의 디자인룰이 급격히 감소되면서 후속 EP 공정에서 발생할 수 있는 보이드형성을 저감할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 3단계의 스퍼터링 공정을 통 해 확산 방지막을 형성함으로써, 확산 방지막의 측벽 커버리지를 확보할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 제2 스퍼터링 공정인 고압 스퍼터링 공정으로 인해 측벽에서 발생할 수 있는 계면현상(계면에서 확산방지막의 웨팅특성 감소현상)을 고압 스퍼터링 방법으로 개선해 줄 수 있으므로 신뢰성 향상을 도모할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 제3 스퍼터링 공정인 바이어스 스퍼터링 공정으로 인해, 비아 바텀에서의 확산 방지막의 두께를 감소시킬 수 있으므로 콘택저항의 감소를 초래할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 확산 방지막 공정 뿐만 아니라 금속 시드층 증착 공정에 사용할 경우 비아 바텀에서 금속 시드층의 연속성을 향상시킬 수 있으므로 후속 EP 공정에서 발생할 수 있는 보이드 현상을 감소 시킬 수 있어 소자의 신뢰성 향상에 크게 기여할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (6)
- 제1 금속배선이 형성된 제1 층간 절연막 상부에 제1 확산 방지막, 제2 층간 절연막, 제3 층간 절연막 및 캡핑막을 순차적으로 형성하는 단계;상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제3 층간 연막, 제2 층간 절연막 및 제1 확산 방지막을 패터닝하여 비아홀을 형성하는 단계;상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막 및 제3 층간 절연막을 패터닝하여 금속배선 트렌치를 형성하는 단계;상기 형성된 결과물의 비아홀 및 금속배선 트렌치에 3단계 증착 공정을 통해 제2 확산 방지막을 형성하는 단계; 및상기 제2 확산 방지막의 형성이 완료된 비아홀 및 금속배선 트렌치에 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 금속배선의 형성을 완료하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 삭제
- 제1 항에 있어서, 상기 3 단계의 공정은이온화된 스퍼터링 공정, 고압 스퍼터링 공정 및 바이어스 스퍼터링 공정을 순차적으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제3 항에 있어서, 상기 이온화된 스퍼터링 공정은3 Torr이하의 저압, 5kW이상의 고전력 및 고자계로 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제3 항에 있어서, 상기 고압 스퍼터링 공정은3 Torr이상의 고압, 5kW이하의 저전력 및 자계가 없도록 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제3 항에 있어서, 상기 바이어스 스퍼터링 공정은3 Torr이하의 저압, 기판에 250~ 500W 정도의 RF를 인가하여 수행하고, 아르곤(Ar)이온을 공급한 리모트 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021783A KR100607809B1 (ko) | 2004-03-30 | 2004-03-30 | 반도체 소자의 금속배선 형성방법 |
| US11/089,819 US7220675B2 (en) | 2004-03-30 | 2005-03-25 | Method of forming metal wiring of semiconductor device |
| TW094109749A TWI358094B (en) | 2004-03-30 | 2005-03-29 | Method of forming metal wiring of semiconductor de |
| CNB2005100788932A CN100533707C (zh) | 2004-03-30 | 2005-03-30 | 形成半导体器件的金属布线的方法 |
| US12/284,848 USRE41653E1 (en) | 2004-03-30 | 2008-09-25 | Method of forming metal wiring of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021783A KR100607809B1 (ko) | 2004-03-30 | 2004-03-30 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050097062A KR20050097062A (ko) | 2005-10-07 |
| KR100607809B1 true KR100607809B1 (ko) | 2006-08-02 |
Family
ID=35054937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040021783A KR100607809B1 (ko) | 2004-03-30 | 2004-03-30 | 반도체 소자의 금속배선 형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7220675B2 (ko) |
| KR (1) | KR100607809B1 (ko) |
| CN (1) | CN100533707C (ko) |
| TW (1) | TWI358094B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070232060A1 (en) * | 2006-03-29 | 2007-10-04 | Stmicroelectronics, Inc. | Hybrid ionized physical vapor deposition of via and trench liners |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895266A (en) * | 1996-02-26 | 1999-04-20 | Applied Materials, Inc. | Titanium nitride barrier layers |
| EP1034566A1 (en) | 1997-11-26 | 2000-09-13 | Applied Materials, Inc. | Damage-free sculptured coating deposition |
| JPH11340226A (ja) | 1998-05-22 | 1999-12-10 | Sony Corp | 半導体装置の製造方法 |
| KR100373357B1 (ko) | 1999-05-31 | 2003-02-25 | 주식회사 하이닉스반도체 | 다단계 알루미늄 스퍼터링을 이용한 반도체 소자의 금속배선형성방법 |
| JP3562628B2 (ja) * | 1999-06-24 | 2004-09-08 | 日本電気株式会社 | 拡散バリア膜、多層配線構造、およびそれらの製造方法 |
| JP4377040B2 (ja) | 2000-07-24 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体の製造方法 |
| KR100386628B1 (ko) | 2001-06-27 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성방법 |
| KR100474857B1 (ko) * | 2002-06-29 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리 배선 형성방법 |
| DE10308968B4 (de) * | 2003-02-28 | 2006-09-14 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserter Bedeckung innerhalb kritischer Öffnungen |
| DE10319136B4 (de) * | 2003-04-28 | 2008-06-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Metallisierungsschicht mit einer mit Stickstoff angereicherten Barrierenschicht mit kleinem ε |
| JP4339152B2 (ja) * | 2004-03-08 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 配線構造の形成方法 |
-
2004
- 2004-03-30 KR KR1020040021783A patent/KR100607809B1/ko active IP Right Grant
-
2005
- 2005-03-25 US US11/089,819 patent/US7220675B2/en not_active Ceased
- 2005-03-29 TW TW094109749A patent/TWI358094B/zh active
- 2005-03-30 CN CNB2005100788932A patent/CN100533707C/zh active Active
-
2008
- 2008-09-25 US US12/284,848 patent/USRE41653E1/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN100533707C (zh) | 2009-08-26 |
| US7220675B2 (en) | 2007-05-22 |
| US20050221607A1 (en) | 2005-10-06 |
| KR20050097062A (ko) | 2005-10-07 |
| CN1722405A (zh) | 2006-01-18 |
| TWI358094B (en) | 2012-02-11 |
| TW200537623A (en) | 2005-11-16 |
| USRE41653E1 (en) | 2010-09-07 |
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
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