CN106486416B - 金属互联结构的形成方法 - Google Patents

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Abstract

一种金属互联结构的形成方法，包括：提供半导体衬底，所述半导体衬底上具有前层金属和覆盖所述前层金属的介质层；在所述介质层上形成接触孔和沟槽，所述接触孔底部暴露所述前层金属，所述接触孔与所述沟槽连通，所述沟槽位于所述接触孔上方；在所述接触孔的内壁和所述沟槽的内壁形成第一金属阻挡层；在所述接触孔的内壁和所述沟槽的内壁形成金属氮化物阻挡层，所述金属氮化物阻挡层覆盖所述第一金属阻挡层；在形成所述金属氮化物阻挡层后，在所述接触孔内和所述沟槽内填充满后层金属。所述形成方法提高所形成的金属互联结构的性能。

Description

金属互联结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种金属互联结构的形成方法。
背景技术
随着集成电路制造工艺的不断进步，半导体器件的体积正变得越来越小，金属之间的寄生电容越来越大。电阻-电容(resistance-capacitance，RC)延迟问题日益突出，为了解决RC延迟问题，在降低电阻方面，由于铜电阻比铝电阻低，因此业界使用铜互联工艺取代原先的铝互联工艺。
传统铝互联工艺的集成电路中，金属导线是采用金属层的刻蚀方式制作而成，然后进行介质层的填充和介质层的化学机械抛光(Chemical Mechanic Polishing，CMP)等步骤。但当金属导线的材料由铝转换成铜的时候，由于铜的刻蚀较为困难，因此镶嵌技术对铜的制程来说极为关键，镶嵌技术又称为大马士革工艺。
采用镶嵌技术的金属互联结构的形成方法，不需要进行铜的刻蚀工艺，请结合参考图1至图4，其过程包括：如图1所示，首先提供半导体衬底(未示出)，所述半导体衬底上具有前层金属101和覆盖前层金属101的介质层102，在介质层102上形成接触孔103和沟槽104，接触孔103与沟槽104连通，因此接触孔103与沟槽104的整个剖面呈大马士革形貌，并且，接触孔103底部暴露前层金属101；然后，如图2所示，在接触孔103的内壁和沟槽104的内壁形成金属氮化物阻挡层105；之后，如图3所示，在金属氮化物阻挡层105上继续形成铜籽晶层106；随后，如图4所示，采用化学电镀方法(Electro-Chemical Plating，ECP)沉积金属铜层，金属铜层即为后层金属107(通常铜籽晶层106也认为是后层金属107的一部分)，并对所述金属铜层、铜籽晶层106和金属氮化物阻挡层105等结构进行化学机械抛光，形成平坦的表面。
然而，现有方法形成的金属互联结构中，金属氮化物阻挡层的电阻较高，导致后层金属与前层金属间之间的电阻增大，进而造成严重的RC延迟问题。但是如果不设置金属氮化物阻挡层，铜易扩散到介质层中，导致出现电迁移(electromigration，EM)等问题。因此，现有金属互联结构性能有待提高。
发明内容
本发明解决的问题是提供一种金属互联结构的形成方法，以提高金属互联结构的性能。
为解决上述问题，本发明提供一种金属互联结构的形成方法，包括：
提供半导体衬底，所述半导体衬底上具有前层金属和覆盖所述前层金属的介质层；
在所述介质层上形成接触孔和沟槽，所述接触孔底部暴露所述前层金属，所述接触孔与所述沟槽连通，所述沟槽位于所述接触孔上方；
在所述接触孔的内壁和所述沟槽的内壁形成第一金属阻挡层；
在所述接触孔的内壁和所述沟槽的内壁形成金属氮化物阻挡层，所述金属氮化物阻挡层覆盖所述第一金属阻挡层；
在形成所述金属氮化物阻挡层后，在所述接触孔内和所述沟槽内填充满后层金属。
可选的，在所述接触孔的内壁和所述沟槽的内壁形成所述金属氮化物阻挡层后，且在所述接触孔内和所述沟槽内填充满所述后层金属前，所述形成方法还包括：在所述接触孔的内壁和所述沟槽的内壁形成第二金属阻挡层，所述第二金属阻挡层覆盖所述金属氮化物阻挡层。
可选的，在所述接触孔的内壁和所述沟槽的内壁形成所述第二金属阻挡层后，且在所述接触孔内和所述沟槽内填充满所述后层金属前，所述形成方法还包括：对位于所述接触孔底部的所述第二金属阻挡层和所述金属氮化物阻挡层进行离子轰击处理。
可选的，在所述离子轰击处理后，且在所述接触孔内和所述沟槽内填充满所述后层金属前，所述形成方法还包括：在所述接触孔的内壁和所述沟槽的内壁形成在第三金属阻挡层。
可选的，所述离子轰击处理为氩离子轰击处理，所述氩离子轰击处理使用的氩气流量为5sccm～50sccm，使用的交流功率为500W～1000W，使用的处理时间为2s～15s。
可选的，所述后层金属的材料为铜，所述第一金属阻挡层、所述第二金属阻挡层和所述第三金属阻挡层的材料为铊或钛，所述金属氮化物阻挡层的材料为氮化铊或氮化钛。
可选的，所述第一金属阻挡层采用物理气相沉积法形成，所述物理气相沉积法采用的直流功率为10kW～30kW。
可选的，所述第一金属阻挡层的厚度范围为
Figure BDA0000794746550000031
可选的，所述金属氮化物阻挡层的厚度范围为
Figure BDA0000794746550000032
可选的，所述第二金属阻挡层的厚度范围为
Figure BDA0000794746550000033
可选的，所述第三金属阻挡层的厚度范围为
Figure BDA0000794746550000034
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，先在接触孔的内壁和沟槽的内壁直接形成第一金属阻挡层，第一金属阻挡层能够与接触孔底部的杂质反应，从而消除这些杂质，以防止这些杂质对互联结构的导电性能产能不良影响，进而减小后层金属与前层金属之间的电阻，缓解金属互联结构中的RC延迟问题，提高金属互联结构的性能。
进一步，采用离子轰击处理减小位于接触孔底部的金属氮化物阻挡层厚度，位于接触孔底部的金属氮化物阻挡层厚度越小，则金属氮化物阻挡层在后层金属与前层金属之间的电阻越小，从而再次减小后层金属与前层金属之间的电阻，进一步缓解金属互联结构中的RC延迟问题，提高金属互联结构的性能。
附图说明
图1至图4为现有金属互联结构的形成方法各步骤对应结构示意图；
图5至图8为本发明实施例提供的金属互联结构的形成方法各步骤对应结构示意图；
图9至图17为本发明另一实施例提供的金属互联结构的形成方法各步骤对应结构示意图。
具体实施方式
正如背景技术所述，现有半导体的形成方法中，通常形成金属氮化物阻挡层以防止铜扩散到介质层。现有形成方法在形成接触孔和沟槽之后，直接形成金属氮化物阻挡层。然而，形成接触孔和沟槽之后，接触孔底部所暴露的前层金属表面上会存在许多杂质，这些杂质通常由于接触孔和沟槽的形成过程而产生，这些杂质通常为氮元素或者氧元素。当这些杂质存在时，如果直接形成金属氮化物阻挡层，金属氮化物阻挡层会将它们覆盖在前层金属表面。后续在接触孔和沟槽中填充后层金属时，这些杂质仍然存在而无法得到消除。而这些杂质会导致互联结构的导电性能下降，造成电阻的增大。这就使得后层金属与前层金属之间的电阻增大，整个金属互联结构出现严重的RC延迟问题。
为此，本发明提供一种新的金属互联结构的形成方法，所述形成方法在形成接触孔和沟槽后，先在接触孔的内壁和沟槽的内壁形成第一金属阻挡层，第一金属阻挡层能够与上述杂质反应，并形成相应的金属氧化物或金属氮化物，从而将这些杂质消除掉，并且所形成的金属氧化物或金属氮化物对整个互联结构的电阻基本不产生影响。而一旦这些杂质被消除，后续再形成金属氮化物阻挡层和后层金属时，后层金属与前层金属之间的电阻降低，从而缓解RC延迟问题，提高了整个金属互联结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种金属互联结构的形成方法，请结合参考图5至图8。
请参考图5，提供半导体衬底(未示出)，所述半导体衬底上具有前层金属201和覆盖前层金属201的介质层202。
本实施例中，所述半导体衬底可以为硅衬底。其它实施例中，所述半导体衬底可以为其它合适半导体材料制作的衬底，例如可以为锗衬底或锗硅衬底等。图中虽未显示，但是所述半导体衬底上通常形成有各类半导体结构，例如有源半导体器件和无源半导体器件等。
请继续参考图5，在介质层202上形成接触孔203和沟槽204，接触孔203底部暴露前层金属201，接触孔203与沟槽204连通，如图5所示，沟槽204位于接触孔203上方。
本实施例中，形成接触孔203和沟槽204的方法为本领域技术人员所熟知，在此不再赘述。
请参考图6，在接触孔203的内壁和沟槽204的内壁形成第一金属阻挡层205。
本实施例中，第一金属阻挡层205的材料为金属，例如具体可以为铊或者钛。第一金属阻挡层205的厚度通常较小，以保证后续接触孔203和沟槽204易于填充。
请参考图7，在接触孔203的内壁和沟槽204的内壁形成金属氮化物阻挡层206，金属氮化物阻挡层206覆盖第一金属阻挡层205。
请参考图8，在形成金属氮化物阻挡层206后，在接触孔203内和沟槽204内填充满后层金属207。当后层金属207为铜时，可以先形成铜籽晶层(未示出)，然后利用铜籽晶层进行化学电镀方法，以形成后层金属207。
通常，形成接触孔203和沟槽204的过程，会造成接触孔203底部暴露的前层金属201表面存在很多杂质，这些杂质通常为氮元素或氧元素，这些杂质如果不去除，会使得后层金属207与前层金属201之间的电阻增大。本实施例中，在形成接触孔203和沟槽204后，先在接触孔203的内壁和沟槽204的内壁形成第一金属阻挡层205，第一金属阻挡层205能够与这些杂质反应，并形成相应的金属氧化物或金属氮化物，从而将这些杂质消除掉。而一旦这些杂质被消除，后续再形成金属氮化物阻挡层206和后层金属207时，后层金属207与前层金属201之间的电阻降低，从而缓解RC延迟问题，提高了整个金属互联结构的性能。
本发明另一实施例提供另一种金属互联结构的形成方法，请结合参考图9至图17。
请参考图9，提供半导体衬底(未示出)，所述半导体衬底上具有前层金属301和覆盖前层金属301的介质层302。
本实施例中，所述半导体衬底可以为硅衬底。其它实施例中，所述半导体衬底可以为其它合适半导体材料制作的衬底，例如可以为锗衬底或锗硅衬底等。图中虽未显示，但是所述半导体衬底上通常形成有各类半导体结构，例如有源半导体器件和无源半导体器件等。
本实施例中，介质层302的材料可以为低K材料或者超低K材料，例如介质层302的平均K值范围可以为2.0～3.0。
本实施例中，介质层302的厚度范围可以为
Figure BDA0000794746550000061
其它实施例中，介质层302的厚度也可以为其它范围。
本实施例中，介质层302可以采用化学气相沉积法(Chemical Vapor Deposition，CVD)形成。介质层302除了覆盖上述前层金属301，还可以覆盖位于所述半导体衬底上的各类半导体结构。
请继续参考图9，在介质层302上形成接触孔303和沟槽304，接触孔303底部暴露前层金属301，接触孔303与沟槽304连通，呈图9所示的大马士革形貌，沟槽304位于接触孔303上方。
本实施例中，接触孔303和沟槽304的宽度大约可以为30nm～100nm。接触孔303和沟槽304的深度大约可以为100nm～300nm。其它实施例中，接触孔303和沟槽304的宽度和深度可以根据要求确定为其它合适的大小。
本实施例中，形成接触孔303和沟槽304的方法可以包括光刻和刻蚀等步骤，具体过程为本领域技术人员所熟知，在此不再赘述。
请参考图10，在接触孔303的内壁和沟槽304的内壁形成第一金属阻挡层305。接触孔303的内壁包括接触孔303的侧壁和接触孔303的底部。其中接触孔303的底部为前层金属301所暴露的上表面。沟槽304的内壁包括沟槽304的侧壁和底部。沟槽304的底部大部分与接触孔303连通，但有上部分呈台阶状位于接触孔303与沟槽304的交界处。
本实施例中，第一金属阻挡层305的材料可以为铊。其它实施例中，第一金属阻挡层305的材料还可以为钛或者其它适合的金属。钛和铊等金属的活性通常较低，因此，第一金属阻挡层305通常扩散作用非常缓慢。即使第一金属阻挡层305直接形成在接触孔303的内壁和沟槽304的内壁，也不会对金属互联结构造成不利影响。
本实施例中，第一金属阻挡层305采用物理气相沉积法形成，物理气相沉积法采用的直流功率可以为10kW～30kW，即加在所述半导体衬底所在的目标晶圆的直流功率可以为10kW～30kW。在所述直流功率范围内，能够保证第一金属阻挡层305直接覆盖在接触孔303的内壁和沟槽304的内壁。
通常，在形成接触孔303和沟槽304过程中，会在前层金属301表面形成氮元素和氧元素等杂质。而直接在前层金属301表面上形成第一金属阻挡层305时，第一金属阻挡层305能够与这些杂质反应，即第一金属阻挡层305中的金属铊能够与这些杂质反应，从而使这些杂质被消除。后续后层金属310(请参考图17)通常采用铜制作，铜活性高，易扩散。而第一金属阻挡层305也能够起到防止铜扩散的作用。因此，增加形成第一金属阻挡层305之后，后续填充在接触孔303和沟槽304内的后层金属310与前层金属301之间的电阻能够得到减小，相应的RC延迟问题能够得到缓解。
本实施例中，第一金属阻挡层305的厚度范围为
Figure BDA0000794746550000071
由于形成第一金属阻挡层305是为了使第一金属阻挡层305与存在于前层金属301表面的杂质反应，从而使杂质被消耗去除，因此，为了保证所述杂质被完全去除，控制所形成的第一金属阻挡层305在
Figure BDA0000794746550000072
以上。同时，为了不影响后续接触孔303和沟槽304的填充，将第一金属阻挡层305的厚度控制在
Figure BDA0000794746550000073
以下。
请参考图11，在接触孔303的内壁和沟槽304的内壁形成金属氮化物阻挡层306，金属氮化物阻挡层306覆盖第一金属阻挡层305。
本实施例中，金属氮化物阻挡层306的材料可以为氮化铊。其它实施例中，金属氮化物阻挡层306的材料还可以为氮化钛或者其它适合的金属氮化物。
本实施例中，金属氮化物阻挡层306厚度范围可以为
Figure BDA0000794746550000074
金属氮化物阻挡层306主要起到的是防止扩散的作用，即扩散阻挡作用。同时，金属氮化物阻挡层306厚度还影响最终互联结构的电阻。为了保证金属氮化物阻挡层306能够达到相应的扩散阻挡作用，并且保证相应的电阻满足要求，本实施例将所形成的金属氮化物阻挡层306厚度控制在
Figure BDA0000794746550000081
本实施例中，由于物理气相沉积法引入的杂质少，因此可以采用物理气相沉积法形成金属氮化物阻挡层306。但是，物理气相沉积法的台阶覆盖率较低，因此，金属氮化物阻挡层306位于接触孔303侧壁的厚度通常小于金属氮化物阻挡层306位于接触孔303底部的厚度。通常，只需要控制金属氮化物阻挡层306位于接触孔303底部的厚度为
Figure BDA0000794746550000082
此时接触孔303侧壁上的金属氮化物阻挡层306就能够达到所需厚度要求，同时，沟槽304内壁上的金属氮化物阻挡层306也能够达到所需厚度要求。
请参考图12，在形成金属氮化物阻挡层306后，所述形成方法还包括：在接触孔303的内壁和沟槽304的内壁形成第二金属阻挡层307，第二金属阻挡层307覆盖金属氮化物阻挡层306。
本实施例中，设置第二金属阻挡层307能够增加金属氮化物阻挡层306和后续后层金属310之间的连接作用，并且第二金属阻挡层307同样能够起到防止后续后层金属310扩散的作用。由于后续形成的后层金属310(请参考图17)的材料通常为铜，而铜与金属氮化物阻挡层306之间的粘附作用较弱。因此，本实施例在后层金属310形成之前，先形成第二金属阻挡层307。并且，第二金属阻挡层307中金属的种类与金属氮化物阻挡层306中金属的种类相同。例如，本实施例中，金属氮化物阻挡层306对应为氮化铊，则第二金属阻挡层307为铊。这种材料选择能够使金属氮化物阻挡层306和第二金属阻挡层307之间的接触作用良好，并且，后续形成的后层金属310与第二金属阻挡层307之间的粘附作用良好。其它实施例中，金属氮化物阻挡层306对应为氮化钛时，第二金属阻挡层307可以为钛。
本实施例中，第二金属阻挡层307的厚度可以控制为
Figure BDA0000794746550000083
可以采用物理气相沉积法形成第二金属阻挡层307。第二金属阻挡层307位于接触孔303侧壁的厚度通常小于第二金属阻挡层307位于接触孔303底部的厚度，通常只需要控制第二金属阻挡层307位于接触孔303底部的厚度为
Figure BDA0000794746550000084
请参考图13，在接触孔303的内壁和沟槽304的内壁形成第二金属阻挡层307后，所述形成方法还包括：对位于接触孔303底部的第二金属阻挡层307和金属氮化物阻挡层306进行离子轰击处理。
本实施例中，进行所述离子轰击处理，目的是为了对位于接触孔303底部的叠层结构进行减薄，从而降低所述叠层结构的电阻。所述叠层结构包括上述过程形成的第二金属阻挡层307、金属氮化物阻挡层306和第一金属阻挡层305。第二金属阻挡层307和第一金属阻挡层305的材料都为金属，电阻较低。但是金属氮化物阻挡层306本身的电阻较高，因此，对所述叠层结构减薄最重要的是对位于接触孔303底部的金属氮化物阻挡层306减薄，从而降低所述叠层结构的电阻。
所述离子轰击处理可以为氩离子轰击处理(氩离子如图13中小圆圈所示，未标注)，图13中的前头方向表示所述氩离子的轰击方向。氩离子轰击是物理的方式，由于氩离子轰击具有特定方向性，因此不会改变侧壁上各层结构的厚度。
本实施例中，所述氩离子轰击处理使用的氩气流量可以为5sccm～50sccm，使用的交流功率可以为500W～1000W，使用的处理时间可以为2s～15s。轰击时间太长会损伤到介质层302，轰击时间太短会影响减薄效果。具体的，氩离子轰击处理装置中，加在射频(RadioFrequency，RF)线圈上的射频功率可以为1000kW～3000kW，以解离氩气。而加在所述半导体衬底所在目标晶圆上的交流功率可以为500W～1000W，以加速氩离子，从而进行所述离子轰击处理。
本实施例中，所述氩离子轰击处理将第二金属阻挡层307、金属氮化物阻挡层306和第一金属阻挡层305的总厚度减薄到
Figure BDA0000794746550000092
左右。一方面，为了使得后续前层金属301与后层金属310之间的电阻较小，需要将所述叠层结构的总厚度减薄到
Figure BDA0000794746550000091
以下。另一方面，为了能够对位于接触孔303底部的金属氮化物阻挡层306进行减薄，需要完全去除位于接触孔303底部的第二金属阻挡层307。但是，为了避免一些斜坡的地方(所述斜坡的地方主要出现在接触孔303与沟槽304相连接的地方)中，将金属氮化物阻挡层306减至太薄，造成金属氮化物阻挡层306的阻挡作用无法达到要求，并且为避免所述氩离子轰击处理损伤到介质层302，控制所述减薄后，位于接触孔303底部的金属氮化物阻挡层306厚度保留在
Figure BDA0000794746550000101
以上。
本实施例中，所述氩离子轰击处理不对第一金属阻挡层305减薄，否则金属氮化物阻挡层306会被完全去除。
请参考图14，在离子轰击处理后，所述形成方法还包括：在接触孔303的内壁和沟槽304的内壁形成在第三金属阻挡层308。第三金属阻挡层308同样能够起到防止后续后层金属310扩散的作用，并且形成第三金属阻挡层308有利于后续铜籽晶层309(请参考图15)的沉积。
本实施例中，第三金属阻挡层308的材料可以为铊。其它实施例中，第三金属阻挡层308的材料还可以为钛或者其它适合的金属。
本实施例中，第三金属阻挡层308的厚度可以为
Figure BDA0000794746550000102
第三金属阻挡层308的厚度在
Figure BDA0000794746550000103
时，有利于后续铜籽晶层309的沉积，并且有利于后续后层金属310的填充。可以采用物理气相沉积法形成第三金属阻挡层308。第三金属阻挡层308位于接触孔303侧壁的厚度通常小于第三金属阻挡层308位于接触孔303底部的厚度，通常只需要控制第三金属阻挡层308位于接触孔303底部的厚度为
Figure BDA0000794746550000104
请参考图15，在接触孔303的内壁和沟槽304的内壁形成铜籽晶层309，铜籽晶层309覆盖第三金属阻挡层308。
本实施例中，可以采用物理气相沉积法形成铜籽晶层309。并且铜籽晶层309的厚度范围可以为
Figure BDA0000794746550000105
请参考图16，在接触孔303内和沟槽304内填充满后层金属310。可以采用采用化学电镀法填充后层金属310，充满后层金属310之后，通常后层金属310会高出接触孔303和沟槽304，如图16所示。
请参考图17，采用化学机械抛光方法对后层金属310进行平坦化，以去除多余的后层金属310，形成如图17所示的平坦表面。
通过前述内容可知，两个方面的原因导致现有方法形成的金属互联结构中，后层金属与前层金属之间的电阻太大：第一方面，在形成接触孔和沟槽过程中，会在前层金属表面形成氮元素和氧元素等杂质，现有方法直接在接触孔的内壁和沟槽的内壁形成金属氮化物阻挡层，导致这些杂质被金属氮化物阻挡层直接覆盖，而这些杂质不与金属氮化物阻挡层反应，因此，它们始终存在于金属氮化物阻挡层和前层金属之间，导致金属氮化物阻挡层和前层金属之间的电阻增大，亦即导致后层金属与前层金属之间的电阻增大；第二方面，现有方法为了减少杂质，通常采用物理气相沉积法形成金属氮化物阻挡层，金属氮化物阻挡层本身的电阻通常较大，并且物理气相沉积法的台阶覆盖率较低，为了保证位于接触孔侧壁的金属氮化物阻挡层具有足够厚度，通常在接触孔底部会形成较厚的金属氮化物阻挡层，而后续后层金属形成在接触孔底部的金属氮化物阻挡层上，因此，后层金属与前层金属之间的电阻增大。
为了克服上述第二方面的原因，减小金属氮化物阻挡层的厚度是一种减小电阻可行的方法。但是，正如前面所述，物理气相沉积法的台阶覆盖率较小，如果金属氮化物阻挡层的厚度减小太多，则位于接触孔侧壁的金属氮化物阻挡层厚度太小，导致位于接触孔侧壁的金属氮化物阻挡层无法起到良好的扩散阻挡作用，进而使得相应的结构出现电迁移等不良现象。
而本实施例所提供的金属互联结构的形成方法中，同时考虑上述两个方面的原因，一方面，先在接触孔303的内壁和沟槽304的内壁直接形成第一金属阻挡层305，第一金属阻挡层305能够与上述杂质反应，从而消除这些杂质，减小这些杂质对电阻的不良影响，减小后层金属310与前层金属301之间的电阻。之后，本实施例采用离子轰击处理减小位于接触孔303底部的金属氮化物阻挡层306厚度，从而再次减小后层金属310与前层金属301之间的电阻。通过本实施例所提供的金属互联结构的形成方法，能够在保证金属氮化物阻挡层306具有良好阻挡作用的同时，缓解金属互联结构中的RC延迟问题，提高了整个金属互联结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种金属互联结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有前层金属和覆盖所述前层金属的介质层；
在所述介质层上形成接触孔和沟槽，所述接触孔底部暴露所述前层金属，所述接触孔与所述沟槽连通，所述沟槽位于所述接触孔上方；
在所述接触孔的内壁和所述沟槽的内壁形成第一金属阻挡层；
在所述接触孔的内壁和所述沟槽的内壁形成金属氮化物阻挡层，所述金属氮化物阻挡层覆盖所述第一金属阻挡层；
在形成金属氮化物阻挡层后、且在填充满后层金属前，在接触孔的内壁和沟槽的内壁形成第二金属阻挡层，第二金属阻挡层覆盖金属氮化物阻挡层，第二金属阻挡层中金属的种类与金属氮化物阻挡层中金属的种类相同，所述第二金属阻挡层能够增加金属氮化阻挡层和后续后层金属之间的连接作用、并且能够起到防止后续后层金属扩散的作用；
在形成第二金属阻挡层后、且在填充满后层金属前，对位于接触孔底部的第二金属阻挡层和金属氮化物阻挡层进行离子轰击处理，从而对由第一金属阻挡层、金属氮化物阻挡层、第二金属阻挡层所组成的叠层结构进行减薄；
在形成所述金属氮化物阻挡层后，在所述接触孔内和所述沟槽内填充满后层金属。
2.如权利要求1所述的形成方法，其特征在于，在所述离子轰击处理后，且在所述接触孔内和所述沟槽内填充满所述后层金属前，所述形成方法还包括：在所述接触孔的内壁和所述沟槽的内壁形成在第三金属阻挡层。
3.如权利要求1所述的形成方法，其特征在于，所述离子轰击处理为氩离子轰击处理，所述氩离子轰击处理使用的氩气流量为5sccm～50sccm，使用的交流功率为500W～1000W，使用的处理时间为2s～15s。
4.如权利要求2所述的形成方法，其特征在于，所述后层金属的材料为铜，所述第一金属阻挡层、所述第二金属阻挡层和所述第三金属阻挡层的材料为铊或钛，所述金属氮化物阻挡层的材料为氮化铊或氮化钛。
5.如权利要求1所述的形成方法，其特征在于，所述第一金属阻挡层采用物理气相沉积法形成，所述物理气相沉积法采用的直流功率为10kW～30kW。
6.如权利要求1所述的形成方法，其特征在于，所述第一金属阻挡层的厚度范围为
Figure FDF0000007222640000021
7.如权利要求1所述的形成方法，其特征在于，所述金属氮化物阻挡层的厚度范围为
Figure FDF0000007222640000022
8.如权利要求1所述的形成方法，其特征在于，所述第二金属阻挡层的厚度范围为
Figure FDF0000007222640000023
9.如权利要求2所述的形成方法，其特征在于，所述第三金属阻挡层的厚度范围为
Figure FDF0000007222640000024
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153203B2 (en) * 2016-11-29 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming metal layers in openings and apparatus for forming same
KR102521222B1 (ko) * 2017-11-15 2023-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10381307B1 (en) * 2018-05-14 2019-08-13 Nanya Technology Corporation Method of forming barrier layer over via, and via structure formed thereof
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
CN111092050B (zh) * 2019-12-25 2022-08-19 武汉新芯集成电路制造有限公司 金属互连结构及其制作方法
CN113782491B (zh) * 2021-08-31 2024-01-23 上海华虹宏力半导体制造有限公司 接触孔的制作方法和结构
CN117637598A (zh) * 2022-08-12 2024-03-01 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1458679A (zh) * 2002-05-15 2003-11-26 旺宏电子股份有限公司 制造接触插塞的方法
CN1842903A (zh) * 2004-06-03 2006-10-04 松下电器产业株式会社 半导体装置及制造方法
US8771804B2 (en) * 2005-08-31 2014-07-08 Lam Research Corporation Processes and systems for engineering a copper surface for selective metal deposition

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1458679A (zh) * 2002-05-15 2003-11-26 旺宏电子股份有限公司 制造接触插塞的方法
CN1842903A (zh) * 2004-06-03 2006-10-04 松下电器产业株式会社 半导体装置及制造方法
US8771804B2 (en) * 2005-08-31 2014-07-08 Lam Research Corporation Processes and systems for engineering a copper surface for selective metal deposition

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