TW202303712A - 用於線路及通孔之銅摻雜混成金屬化的結構 - Google Patents

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李正周
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Abstract

本發明提供基板上具有低電阻率及高摻雜劑界面的互連結構。在一些實施例中，結構可包括：開口，具有自上表面至下伏銅金屬層的側壁；氮化鉭阻障層，形成於開口的側壁上；鈷或釕襯墊層，形成於阻障層上及下伏金屬層上；第一銅層，具有第一摻雜劑含量的摻雜劑，第一銅層形成於襯墊層上且填充開口的下部以形成通孔，其中第一摻雜劑含量為約百分之0.5至約百分之10；及一第二銅層，具有第二摻雜劑含量的摻雜劑，第二銅層形成於第一銅層上且填充至少一個開口，其中第二摻雜劑含量為摻雜劑的大於零至約百分之0.5，且小於第一摻雜劑含量。

Description

用於線路及通孔之銅摻雜混成金屬化的結構
本發明原理的實施例大體而言係關於半導體基板的半導體處理。
銅常常作為金屬化製程中的低電阻材料用於半導體連接。然而，隨著關鍵尺寸變小，由於界面處出現銅空隙，因此諸如通孔的電通路發生故障。銅空隙導致高電阻，且甚至導致通孔發生故障，使晶圓良率降低。一些試圖解決問題的製程減少了空隙的數量，但代價是互連中的電阻更高。
因此，發明者已提供了改良的製程，改良了通孔的效能，同時維持雙重鑲嵌互連中的較低電阻率。
本文提供在最小化電阻率的同時提高銅界面品質的結構及整合工具。
在一些實施例中，使基板上的半導體電路互連的結構可包括：至少一個開口，具有自上表面至下伏金屬層的側壁；阻障層，形成於至少一個開口的側壁上；襯墊層，形成於阻障層上及下伏金屬層上；一第一銅層，具有第一摻雜劑含量的摻雜劑，第一銅層形成於襯墊層上且填充至少一個開口的下部以形成通孔；及第二銅層，具有第二摻雜劑含量的摻雜劑，第二銅層形成於第一銅層上且填充至少一個開口，其中第二摻雜劑含量小於第一摻雜劑含量。
在一些實施例中，該結構可進一步包括：其中第一摻雜劑含量為約百分之0.5至約百分之10，其中該第二摻雜劑含量為摻雜劑的百分之零至約百分之0.5，其中摻雜劑是錳、鋁、石墨烯、鈷或鎂，其中阻障層是氮化鉭，其中襯墊層是鈷或釕，其中下伏金屬層是銅，其中第二銅層在第二銅層底部的截面比第二銅層頂部的截面窄，其中第一銅層具有比第二銅層更高的摻雜劑含量，且阻障層具有比第一銅層更高的摻雜劑含量，及/或其中第二銅層具有比第一銅層更低的電阻率。
在一些實施例中，使基板上的半導體電路互連的結構可包括：至少一個開口，具有自上表面至下伏金屬層的側壁；阻障層，形成於至少一個開口的側壁上；襯墊層，形成於阻障層上及下伏金屬層上；第一銅層，包含具有第一摻雜劑含量的摻雜劑，第一銅層形成於襯墊層上且填充至少一個開口的下部以形成通孔；及第二銅層，包含具有第二摻雜劑含量的摻雜劑，第二銅層形成於第一銅層上且填充至少一個開口，其中第二摻雜劑含量小於第一摻雜劑含量。
在一些實施例中，該結構可進一步包括：其中第一摻雜劑含量為約百分之0.5至約百分之10，其中第二摻雜劑含量為摻雜劑的百分之零至約百分之0.5，其中摻雜劑是錳、鋁、石墨烯、鈷或鎂，其中阻障層是氮化鉭，其中襯墊層是鈷或釕，其中下伏金屬層是銅，其中第二銅層在第二銅層底部的截面比第二銅層頂部的截面窄，其中阻障層有比第一銅層更高的摻雜劑含量，及/或其中第二銅層有比第一銅層更低的電阻率。
在一些實施例中，使基板上的半導體電路互連的結構可包括：至少一個開口，具有自上表面至下伏銅金屬層的側壁；氮化鉭阻障層，形成於至少一個開口的側壁上；鈷或釕襯墊層，形成於阻障層上及下伏金屬層上；第一銅層，包含具有第一摻雜劑含量的摻雜劑，第一銅層形成於襯墊層上且填充至少一個開口的下部以形成通孔，其中第一摻雜劑含量為約百分之0.5至約百分之10；及第二銅層，包含具有第二摻雜劑含量的摻雜劑，第二銅層形成於第一銅層上且填充至少一個開口，其中第二摻雜劑含量為摻雜劑的百分之零至約百分之0.5，且小於第一摻雜劑含量。
在一些實施例中，該結構可進一步包括：其中摻雜劑是錳、鋁、石墨烯、鈷或鎂，及/或其中阻障層有比第一銅層更高的摻雜劑含量，或其中第二銅層有比第一銅層更低的電阻率。
在一些實施例中，用於製造具有金屬化的基板的整合工具可包括：第一蝕刻腔室，經配置以在通孔中乾式蝕刻並移除蝕刻停止層；預清洗腔室，經配置以清洗基板；第一沉積腔室，經配置以在基板上沉積阻障層；第二沉積腔室，經配置以在基板上沉積襯墊層；第三沉積腔室，經配置以在第一溫度下沉積包含具有第一摻雜劑含量的摻雜劑的第一銅層，並在第二溫度下使第一銅層回流；及第四沉積腔室，經配置以在第一溫度下沉積包含具有第二摻雜劑含量的第二銅層，並在第三溫度下使第二銅層回流，其中第二摻雜劑含量小於第一摻雜劑含量，該整合工具經配置以在腔室之間無真空破壞的情況下處理基板。
在一些實施例中，該整合工具可進一步包括經配置以在退火製程之後蝕刻第一銅層的一部分的第二蝕刻腔室，其中第一摻雜劑含量為約百分之0.5至約百分之10，其中第二摻雜劑含量為百分之零至約百分之0.5，其中第一溫度為攝氏零度至約攝氏200度，其中第二溫度為約攝氏200度至約攝氏400度，及/或其中第三溫度為約攝氏200度至約攝氏400度。
下文揭示其他及另外的實施例。
結構及整合工具提供通孔及線路互連電阻率低的高品質銅界面。方法使用整合工具以首先沉積具有高摻雜劑（例如但不限於錳(Mn)、鋁(Al)、石墨烯或鎂(Mg)）的銅，保持通孔及溝槽界面（阻障界面）處的高摻雜銅。輕微的退火及回流製程使摻雜劑向介电質與阻障層的界面遷移，改良阻障層及電遷移(EM)性質。第二回流製程用純銅或低摻雜的銅（對於溝槽的主體或中心）填充通孔及溝槽，從而得到低電阻率。本發明原理的結構及方法具有以下優點：藉由增加界面處的摻雜劑改進線路EM及時間相依介電崩潰(TDDB)；改進通孔EM，從而可將雙重鑲嵌尺度調整為低於30 nm的間距；通孔及溝槽側壁中的摻雜劑高，允許例如Ta-Mn O-N形成以增強阻障性質；藉由摻雜劑保護調整阻障層厚度（死區）；以及由於將溝槽主體區域中的摻雜劑保持為低而降低線路電阻率。
由於調整造成間隙填充、電遷移及TDDB等出現問題，因此難以調整進階互連的襯墊及阻障層。通孔中的電流密度亦明顯更高，導致銅空隙及開路。對於間隙填充製程期間的銅擴散及可能的微空隙，通孔底部是最薄弱的環節（因為顆粒不均勻且活化能(Ea)較低）。傳統的製程使用純銅填充或銅合金，整個過程中使用相同量的摻雜劑。由此，得到相同的EM及阻障效能需要較高摻雜劑含量，從而造成電阻率較高。發明者發現藉由建立兩部分的銅製程（在前30A至70A具有諸如Mn的摻雜劑），該製程可允許在界面及通孔底部處達成改進的摻雜劑，從而改進EM及阻障性質。後續沉積的純銅（或摻雜劑較低的銅）在互連的其他部分（例如溝槽）允許達成低電阻率。
本文使用的基板上的特徵可包括互連結構、溝槽結構、鑲嵌結構、通孔結構（例如雙重鑲嵌等）及類似者。一些實施例中可使用不同類型的特徵作為實例，但不限於彼特徵類型。第1圖為根據一些實施例之用於基板上之雙重鑲嵌通孔及溝槽結構的雙重金屬化的方法100。方法100可在整合工具（例如第4圖的整合工具400）中進行，製程之間無真空破壞，從而確保高品質界面。參考第2A圖至第2J圖描述方法100。在方塊102中，接收基板，基板上形成至少一個雙重鑲嵌通孔及溝槽。在通孔的底部，通孔可具有蝕刻停止層或可不具有蝕刻停止層。如第2A圖的視圖200A所描繪，基板具有第一介電層202，蝕刻停止層206下方具有金屬材料204。第二介電層208已形成於蝕刻停止層206上。通孔210及第一溝槽212已與第二溝槽214一起在雙重鑲嵌製程中形成。在第2A圖中，已移除通孔的底部216處的蝕刻止擋層的部分，從而曝露金屬材料204的下伏部分。當曝露於空氣/水分時，金屬材料204的曝露部分將立即開始腐蝕及氧化。隨後必須在某一時間段或佇列時限內轉移並處理基板，否則基板可能將損壞過多而無法處理。佇列時間是氫鈍化晶圓在需要處於惰性環境以進行下一步處理之前可曝露於空氣（水分）的時間量。發明者發現可藉由如第2B圖的視圖200B所示接收基板並使蝕刻停止層206完整保持於通孔210的底部218中而消除佇列時間。佇列時間得以消除，因為下伏金屬化材料204保持受保護免於蝕刻停止層206的腐蝕及氧化，從而節省了處理時間，提高了良率，且使得在設備可用的任何時候處理晶圓。
如果接收到的基板具有完整位於通孔210的底部的蝕刻停止層，則執行方塊104的可選的製程，以移除通孔底部中的蝕刻停止層，以曝露下伏金屬層204，如第2C圖的視圖200C所示。可使用乾式定向蝕刻用三氟化氮(NF 3)自由基或三氯化硼(BCl 3)自由基及類似者打開蝕刻停止層206。在蝕刻製程完成之後，在真空中將基板轉移至下一製程，以防止曝露的金屬材料204上發生任何腐蝕或氧化，從而降低通孔210及金屬材料204的界面電阻。在方塊106中，在需要時對基板進行除氣及預清洗。在方塊108中，如第2D圖的視圖200D所描繪，藉由在基板上的通孔210、第一溝槽212及第二溝槽214中的選擇性沉積或反向選擇性沉積來沉積阻障層220。作為選擇性/反向選擇性沉積製程的一部分，不用阻障層220塗佈通孔210的底部216。阻障層220可為氮化鉭(TaN)材料或氮化鈦(TiN)材料及類似者。
在方塊110中，如第2E圖的視圖200E所描繪，在基板上的通孔210、第一溝槽212及第二溝槽214中沉積襯墊層224。在金屬材料204上的通孔210的底部222上沉積襯墊層224。襯墊層224可為諸如但不限於鈷或釕的材料且可包含多個層。在方塊112中，如第2F圖的視圖200F所描繪，在第一溫度下藉由在基板上的通孔210、第一溝槽212及第二溝槽214中定向濺射來沉積第一銅層226。第一銅層226摻雜有諸如但不限於Mn、Al、石墨烯、Co或Mg及類似者的摻雜劑。第一銅層226摻雜有範圍約0.5%至約10%的高濃度的摻雜劑。沉積時，第一銅層226的厚度可為約20埃至約100埃。通孔及溝槽中的水平表面趨向於比通孔及溝槽的側壁厚。沉積第一銅層226期間的第一溫度是低溫，可為攝氏零度至約攝氏200度範圍。
在方塊114中，在第二溫度下使基板退火，以使第一銅層226回流並使摻雜劑向阻障層220及界面遷移，從而提高溝槽及通孔的阻障的TDDB效能。遷移加強阻障，使得在不犧牲阻障效能的情況下使用減小的阻障厚度。退火亦使第一銅層226回流至通孔210中，並用摻雜的第一銅層材料填充通孔210（見第2G圖的視圖200G），從而與單獨的銅材料相比顯著提高通孔的電遷移效能。第二溫度為一高溫，可為約攝氏200度至約攝氏400度。第一銅層226的沉積及退火可為方法100的124所示指示的執行不止一次的循環製程。每次沉積且退火第一銅層226，有更多摻雜劑遷移至阻障，從而提高阻障層220及界面的TDDB效能，並且有更多第一銅層材料填充通孔210，從而提高通孔210的電遷移效能。
在第一銅層226的沉積及退火製程完成之後，視情況執行方塊116，以回蝕第一銅層226的一部分，如第2H圖的視圖220H所描繪。虛線228指示第一溝槽212中及第二溝槽214中的例示性回蝕。回蝕製程並非意欲減少通孔210中的第一銅層材料，而是為了加寬第一溝槽212及第二溝槽214，以允許藉由使第一銅層226的材料的溝槽側壁變薄而為後續的沉積提供更多空間（增加間隙填充以降低電阻）。在方塊118中，藉由在第一溫度下在基板上濺射而沉積第二銅層230。第二銅層230可摻雜有諸如但不限於Mn、Al、石墨烯、Co或Mg及類似者的摻雜劑。第二銅層230無摻雜，或具有百分之零至約百分之0.5範圍的低濃度的摻雜劑。沉積第二銅層230期間的第一溫度是低溫，可為攝氏零度至約攝氏200度範圍。
在方塊120，在第三溫度下使基板退火，以使第二銅層230回流，並填充第一溝槽212及第二溝槽214，如第2I圖的視圖200I所描繪。第三溫度為高溫，可為約攝氏200度至約攝氏400度範圍。在一些實施例中，第三溫度可低於第二溫度。第二銅層230的沉積及退火可為方法100的126所指示的執行不止一次的循環製程。第一銅層226中的高摻雜劑濃度藉由提高通孔的電遷移效能而提高通孔的效能，同時亦提高阻障層220及界面的TDDB效能。如果在第二銅層230中使用相同的高摻雜劑濃度，則第一溝槽212及第二溝槽214的電阻將大幅增大。藉由在第二銅層230中不使用摻雜劑或使用低摻雜劑，將第一溝槽212及第二溝槽214的電阻保持為低。第一銅層226與第二銅層230的中介退火製程有助於提高效能，同時確保空隙得到填充。在第二銅層230的沉積及退火製程完成之後，在方塊122中，對基板執行化學機械拋光(CMP)製程，以移除覆蓋物，如第2J圖的視圖200J所描繪。CMP製程自基板的上表面移除額外的材料，以允許後續的處理。
第3圖為根據一些實施例之用於基板上之雙重鑲嵌通孔及溝槽結構的雙重金屬化的方法300。方法300可在整合工具（例如第4圖的整合工具400）中進行，製程之間無真空破壞，從而確保高品質界面。參考第2A圖至第2J圖描述方法300。在方塊302中，接收基板，基板上形成至少一個雙重鑲嵌通孔及溝槽。在通孔的底部，通孔可具有蝕刻停止層或可不具有蝕刻停止層。如第2A圖的視圖200A所描繪，基板具有第一介電層202，蝕刻停止層206下方具有金屬材料204。第二介電層208已形成於蝕刻停止層206上。通孔210及第一溝槽212已與第二溝槽214一起在雙重鑲嵌製程中形成。在第2A圖中，已移除通孔的底部216處的蝕刻止擋層的部分，從而曝露金屬材料204的下伏部分。當曝露於空氣/水分時，金屬材料204的曝露部分將立即開始腐蝕及氧化。隨後必須在某一時間段或佇列時限內轉移並處理基板，否則基板可能將損壞而無法處理。佇列時間是氫鈍化晶圓在需要處於惰性環境以進行下一步處理之前可曝露於空氣（水分）的時間量。發明者發現可藉由如第2B圖的視圖200B所示接收基板並使蝕刻停止層206完整保持於通孔210的底部218中而消除佇列時間。佇列時間得以消除，因為保護下伏金屬化材料204保持受保護免於蝕刻停止層206的腐蝕及氧化，從而節省了處理時間，提高了良率，且使得在設備可用的任何時候處理晶圓。
如果接收到的基板具有完整位於通孔210的底部的蝕刻停止層，則執行方塊304的可選的製程，以移除通孔底部的蝕刻停止層，以曝露下伏金屬層204，如第2C圖的視圖200C所示。可使用乾式定向蝕刻用三氟化氮(NF 3)自由基或三氯化硼(BCl 3)自由基及類似者打開蝕刻停止層206。在蝕刻製程完成之後，在真空中將基板轉移至下一製程，以防止曝露的金屬材料204上發生任何腐蝕或氧化，從而降低通孔210及金屬材料204的界面電阻。在方塊306中，在需要時對基板進行除氣及預清洗。在方塊308中，如第2D圖的視圖200D所描繪，藉由在基板上的通孔210、第一溝槽212及第二溝槽214中的選擇性沉積或反向選擇性沉積來沉積阻障層220。作為選擇性/反向選擇性沉積製程的一部分，不用阻障層220塗佈通孔210的底部216。阻障層220可為氮化鉭(TaN)材料或氮化鈦(TiN)材料及類似者。
在方塊310中，如第2E圖的視圖200E所描繪，在基板上的通孔210、第一溝槽212及第二溝槽214中沉積襯墊層224。在金屬材料204上的通孔210的底部222上沉積襯墊層224。襯墊層224可為諸如但不限於鈷或釕的材料且可包含多個層。在方塊312中，如第2F圖的視圖200F所描繪，在第一溫度下藉由在基板上的通孔210、第一溝槽212及第二溝槽214中的化學氣相沉積或原子層沉積來沉積金屬層（類似於第一銅層226）。金屬層可為鈷、釕、鉬、鎢或含有摻雜劑（例如方法100中的用於第一銅層226的摻雜劑）的銅基合金。沉積時，金屬層的厚度可為約20埃至約300埃範圍。通孔及溝槽中的水平表面趨向於比通孔及溝槽的側壁厚。沉積第一銅層226期間的第一溫度是低溫，可為攝氏零度至約攝氏200度範圍。
在方塊314中，在第二溫度下使基板退火，以使金屬層回流。退火使溝槽的側壁上的金屬層回流，以提高側壁中及向通孔210中的電遷移，進而用金屬層材料填充通孔210（見第2G圖的視圖200G），並提高通孔的電遷移效能。第二溫度為高溫，可為約攝氏200度至約攝氏400度範圍。金屬層的沉積及退火可為方法300的324所指示的執行不止一次的循環製程。每次金屬層的更多金屬層材料填充通孔210，提高通孔210的電遷移效能。
在金屬層的沉積及退火製程完成之後，執行方塊316以回蝕金屬層的一部分（見例如第2H圖的視圖200H及第一銅層226）。蝕刻製程可為各向同性的金屬蝕刻，使用含有氧氣的三氟化氮或含有氧氣的氯氣蝕刻金屬層。虛線228指示第一溝槽212中及第二溝槽214中的例示性回蝕。回蝕製程並非意欲減少通孔210中的金屬層材料，而是為了加寬第一溝槽212及第二溝槽214，以允許藉由使金屬層的材料的溝槽側壁變薄而為後續的沉積提供更多空間（增加間隙填充以降低電阻）。在方塊318中，藉由在第一溫度下在基板上濺射而沉積一銅層（類似於第二銅層230）。該銅層可摻雜有，諸如但不限於，Mn、Al、石墨烯、Co或Mg及類似者的摻雜劑。該銅層無摻雜，或具有百分之零至約百分之0.5範圍的低濃度的摻雜劑。沉積該銅層期間的第一溫度是低溫，可為攝氏零度至約攝氏200度範圍。
在方塊320中，在第三溫度下使基板退火，以使該銅層回流，並填充第一溝槽212及第二溝槽214，如第2I圖的視圖200I所描繪。第三溫度為高溫，可為約攝氏200度至約攝氏400度範圍。在一些實施例中，第三溫度可低於第二溫度。銅層的沉積及退火可為方法300的326所指示的執行不止一次的循環製程。如果在該銅層中使用高摻雜劑濃度，則第一溝槽212及第二溝槽214的電阻將大幅增大。藉由在該銅層中不使用摻雜劑或使用低摻雜劑，將第一溝槽212及第二溝槽214的電阻保持為低。金屬層與銅層的中介退火製程有助於提高效能，同時確保空隙得到填充。在銅層的沉積及退火製程完成之後，在方塊322中，對基板執行化學機械拋光(CMP)製程，以移除覆蓋物，如第2J圖的視圖200J所描繪。CMP製程自基板的上表面移除額外的材料，以允許後續的處理。
本文描述的產生雙重金屬互連的方法可在個別的製程腔室中進行，此等製程腔室可為獨立的配置或叢集工具（例如下文參考第4圖描述的整合工具400（亦即叢集工具））的一部分。使用整合工具400的優點是無真空破壞，因此不需要在處理之前對基板進行除氣及預清洗。在一些實施例中，可在整合工具中有利地執行上文討論的方法，使得製程之間真空破壞有限或無真空破壞。舉例而言，減少真空破壞可諸如在移除通孔底部中的蝕刻停止層的部分之後限制或防止基板汙染。如果在整合工具中而非在整合工具接收基板之前移除蝕刻停止層，則可消除佇列時間，並且不需要任何清洗及準備來去除通孔底部上的腐蝕或氧化物。整合工具400包括真空密封的處理平臺4011、工廠介面404以及系統控制器402。處理平臺401包含諸如414A、414B、414C、414D、414E及414F的多個製程腔室，此等製程腔室可操作地耦接至真空基板轉移腔室（轉移腔室403A、403B）。藉由一或多個裝載閘腔室（諸如第4圖中所示的406A及406B的兩個裝載閘腔室）將工廠介面404可操作地耦接至轉移腔室403A。
在一些實施例中，工廠介面404包含至少一個對接站407、至少一個工廠介面機器人438，以便於轉移半導體基板。對接站407經設置以容納一或多個前開式晶圓傳送盒(FOUP)。第4圖中的實施例展示四個FOUP，例如405A、405B、405C及405D。工廠介面機器人438經設置以藉由諸如406A及406B的裝載閘腔室將基板自工廠介面404轉移至處理平臺401。裝載閘腔室406A及406B中的每一者具有耦接至工廠介面404的第一口以及耦接至轉移腔室403A的第二口。裝載閘腔室406A及406B耦接至壓力控制系統（未圖示），此壓力控制系統抽氣並且通風裝載閘腔室406A及406B，以便於在轉移腔室403A的真空環境與工廠介面404的基本上周圍（例如大氣）環境之間傳遞基板。轉移腔室403A、403B有分別位於轉移腔室403A、403B中的真空機器人442A、442B。真空機器人442A能在裝載閘腔室406A、406B，處理腔室414A及414F與冷卻站440或預清洗站442之間轉移基板421。真空腔室442B能在冷卻站440或預清洗站442與處理腔室414B、414C、414D及414E之間轉移基板421。
在一些實施例中，將處理腔室414A、414B、414C、414D、414E及414F耦接至轉移腔室403A、403B。處理腔室414A、414B、414C、414D、414E及414F至少包括：第一蝕刻腔室，經配置以乾式蝕刻且移除通孔中的蝕刻停止層；第一沉積腔室，經配置在基板上沉積阻障層；第二沉積腔室，經配置以在基板上沉積襯墊層；第三沉積腔室，經配置以在第一溫度下沉積具有約百分之0.5至約百分之10的摻雜劑的第一銅層並在第二溫度下使第一銅層回流；第四沉積腔室，經配置以在第三溫度下沉積具有百分之零至約百分之0.5的摻雜劑的第二銅層並在第四溫度下使第二銅層回流；及第二沉積腔室，經配置以在退火製程之後蝕刻第一銅層的一部分。亦可提供其他腔室，例如化學氣相沉積(CVD)腔室、退火腔室、原子層沉積(ALD)腔室、電漿氣相沉積(PVD)腔室或類似者。ALD及PVD腔室可包括上文討論的適於執行本文描述的所有方法或部分方法的任何腔室。在一些實施例中，可將一或多個可選服務腔室（如416A及416B所示）耦接至轉移腔室403A。服務腔室416A及416B可經配置以執行其他基板製程，例如除氣、定向、基板計量、冷卻及類似者。
系統控制器402藉由直接控制製程腔室414A、414B、414C、414D、414E及414F，或替代地藉由控制與製程腔室414A、414B、414C、414D、414E及414F及整合工具400相關聯的電腦（或控制器）來控制整合工具400的操作。在操作中，系統控制器402實現自各別的腔室及系統收集資料並且獲得回饋，以最佳化整合工具400的效能。系統控制器402大體上包括中央處理單元(CPU)430、記憶體434及支援電路432。CPU 430可為任何形式的可用於工業環境中的通用電腦處理器。支援電路432以習知方式耦接至CPU 430，並且可包含快取記憶體、時鐘電路、輸入/輸出子系統、電源及類似者。諸如上文所描述之方法的軟體常式可儲存於記憶體434中，且當由CPU 430執行時，將CPU 430轉變為專用電腦（系統控制器402）。亦可藉由相對於整合工具400遠程定位的第二控制器（未圖示）儲存及/或執行軟體常式。
記憶體434是電腦可讀儲存媒體的形式，包含指令，當由CPU 430執行時，指令促進半導體製程及設備的操作。記憶體434中的指令為程式產品的形式，例如實施本發明原理之方法的程式。程式碼可符合多種不同程式語言中之任一者。在一個實例中，可將揭示案實施為用於電腦系統的電腦可讀儲存媒體上儲存的程式產品。程式產品的程式定義多個態樣（包括本文描述的方法）的功能。例示性的電腦可讀儲存媒體包括但不限於：非可寫儲存媒體（例如電腦中的唯讀記憶體器件，例如CD-ROM驅動器可讀的CD-ROM碟、快閃記憶體、ROM晶片或任何類型的固態非揮發性半導體記憶體），其上永久儲存資訊；及可寫儲存媒體（例如磁片驅動器或硬碟機或任何類型的固態隨機存取半導體記憶體），其上儲存可變資訊。當攜載電腦可讀指令時引導本文描述的方法的功能的此類電腦可讀儲存媒體是本發明原理的多個態樣。
可將根據本發明原理的實施例實施為硬體、韌體、軟體或其組合。亦可將實施例實施為使用一或多個電腦可讀媒體儲存的指令，該等指令可由一或多個處理器讀取及執行。電腦可讀媒體可包括以機器（例如計算平臺或在一或多個計算平臺上運行的「虛擬機」）可讀的形式儲存或傳送資訊的任何機制。舉例而言，電腦可讀媒體可包括任何合適形式的揮發性或非揮發性記憶體。在一些實施例中，電腦可讀媒體可包括非暫時性電腦可讀媒體。
雖然上文針對本發明原理的實施例，可在不脫離本揭示案的基本範疇的情況下設計本發明原理的其他及進一步的實施例。
100:方法 102:方塊 104:方塊 106:方塊 108:方塊 110:方塊 112:方塊 114:方塊 116:方塊 118:方塊 120:方塊 122:方塊 124:步驟 126:步驟 200A:視圖 200B:視圖 200C:視圖 200D:視圖 200E:視圖 200F:視圖 200G:視圖 200H:視圖 200I:視圖 200J:視圖 202:第一介電層 204:金屬材料 206:蝕刻停止層 208:第二介電層 210:通孔 212:第一溝槽 214:第二溝槽 216:底部 218:底部 220:阻障層 222:底部 224:襯墊層 226:第一銅層 228:虛線 230:第二銅層 300:方法 302:方塊 304:方塊 306:方塊 308:方塊 310:方塊 312:方塊 314:方塊 316:方塊 318:方塊 320:方塊 322:方塊 324:步驟 326:步驟 400:整合工具 401:處理平臺 402:系統控制器 403A:轉移腔室 403B:轉移腔室 404:工廠介面 405A:前開式晶圓傳送盒 405B:前開式晶圓傳送盒 405C:前開式晶圓傳送盒 405D:前開式晶圓傳送盒 406A:負載鎖定腔室 406B:負載鎖定腔室 414A:製程腔室 414B:製程腔室 414C:製程腔室 414D:製程腔室 414E:製程腔室 414F:製程腔室 416A:維修腔室 416B:維修腔室 421:基板 430:中央處理單元 432:支援電路 434:記憶體 438:工廠介面機器人 440:冷卻站 442:預清洗站 442A:真空機器人 442B:真空機器人
本發明原理的實施例在上文簡要概述並且在下文更詳細地討論，可參考附圖中描繪的本發明原理的說明性實施例來理解。然而，附圖僅圖示本發明原理的典型實施例，並且因此不應認為其限制本揭示案的範疇，因為本發明原理可承認其他等效的實施例。
第1圖為根據本發明原理之一些實施例的用於基板上之通孔及線路的雙重金屬化的方法。
第2A圖描繪根據本發明原理之一些實施例之通孔底部無蝕刻停止層的雙重鑲嵌通孔及線路的截面圖。
第2B圖描繪根據本發明原理之一些實施例之通孔底部有蝕刻停止層的雙重鑲嵌通孔及線路的截面圖。
第2C圖描繪從根據本發明原理之一些實施例之從通孔底部移除蝕刻停止層的雙重鑲嵌通孔及線路的截面圖。
第2D圖描繪根據本發明原理之一些實施例之沉積阻障層之後的雙重鑲嵌通孔及線路的截面圖。
第2E圖描繪根據本發明原理之一些實施例之在阻障層上沉積襯墊層之後的雙重鑲嵌通孔及線路的截面圖。
第2F圖描繪根據本發明原理之一些實施例之沉積並退火具有摻雜劑的第一銅層之後的雙重鑲嵌通孔及線路的截面圖。
第2G圖描繪根據本發明原理之一些實施例之沉積並退火具有摻雜劑的第一銅層之後的雙重鑲嵌通孔及線路的截面圖。
第2H圖描繪根據本發明原理之一些實施例之表示在沉積及退火之後視情況回蝕第一銅層的雙重鑲嵌通孔及線路的截面圖。
第2I圖描繪根據本發明原理之一些實施例之沉積並退火第二銅層之後的雙重鑲嵌通孔及線路的截面圖。
第2J圖描繪根據本發明原理之一些實施例之化學機械製程之後的雙重鑲嵌通孔及線路的截面圖。
第3圖為根據本發明原理之一些實施例的用於基板上之通孔及線路的雙重金屬化的方法。
第4圖描繪根據本發明原理之一些實施例之經配置以對雙重鑲嵌通孔及線路執行操作的一整合工具的自上而下的視圖。
為便於理解，在可能的情況下已使用相同的元件符號來標明圖中共同的相同要素。圖示未按比例繪製，並且為了清晰的目的可簡化。一個實施例的要素及特徵可在無進一步敘述的情況下有益地併入至其他實施例中。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200J:視圖
202:第一介電層
204:金屬材料
206:蝕刻停止層
208:第二介電層
210:通孔
212:第一溝槽
214:第二溝槽
220:阻障層
222:底部
224:襯墊層
226:第一銅層
230:第二銅層

Claims (20)

  1. 一種使一基板上的半導體電路互連的結構，包括： 至少一個開口，具有自一上表面至一下伏金屬層的一側壁； 一阻障層，形成於該至少一個開口的該側壁上； 一襯墊層，形成於該阻障層上及該下伏金屬層上； 一第一銅層，具有一第一摻雜劑含量的一摻雜劑，該第一銅層形成於該襯墊層上且填充該至少一個開口的一下部，以形成一通孔；及 一第二銅層，具有一第二摻雜劑含量的該摻雜劑，該第一銅層形成於該第一銅層上且填充該至少一個開口，其中該第二摻雜劑含量低於該第一摻雜劑含量。
  2. 如請求項1所述之結構，其中該第一摻雜劑含量為約百分之0.5至約百分之10。
  3. 如請求項1所述之結構，其中該第二摻雜劑含量為該摻雜劑的百分之零至約百分之0.5。
  4. 如請求項1所述之結構，其中該摻雜劑是錳、鋁、石墨烯、鈷或鎂。
  5. 如請求項1所述之結構，其中該阻障層是氮化鉭。
  6. 如請求項1所述之結構，其中該襯墊層是鈷或釕。
  7. 如請求項1所述之結構，其中該下伏金屬層是銅。
  8. 如請求項1所述之結構，其中該第二銅層在該第二銅層的一底部的一截面比該第二銅層的一頂部的一截面窄。
  9. 如請求項1所述之結構，其中該阻障層具有比該第一銅層高的一摻雜劑含量。
  10. 如請求項1所述之結構，其中該第二銅層具有比該第一銅層低的電阻率。
  11. 一種使一基板上的半導體電路互連的結構，包括： 至少一個開口，具有自一上表面至一下伏銅金屬層的一側壁； 一氮化鉭阻障層，形成於該至少一個開口的該側壁上； 一鈷或釕襯墊層，形成於該阻障層上及該下伏金屬層上； 一第一銅層，具有一第一摻雜劑含量的一摻雜劑，該第一銅層形成於該襯墊層上且填充該至少一個開口的一下部，以形成一通孔，其中該第一摻雜劑含量為約百分之0.5至約百分之10；及 一第二銅層，具有一第二摻雜劑含量的該摻雜劑，該第二銅層形成於該第一銅層上且填充該至少一個開口，其中該第二摻雜劑含量為該摻雜劑的百分之零至約百分之0.5且低於該第一摻雜劑含量。
  12. 如請求項11所述之結構，其中該摻雜劑是錳、鋁、石墨烯、鈷或鎂。
  13. 如請求項11所述之結構，其中該阻障層具有比該第一銅層高的一摻雜劑含量，或其中該第二銅層具有比該第一銅層低的電阻率。
  14. 一種產生具有金屬化的一基板的整合工具，包括： 一第一蝕刻腔室，經配置以在通孔中乾式蝕刻及移除蝕刻停止層； 一預清洗腔室，經配置以清洗基板； 一第一沉積腔室，經配置以在該基板上沉積一阻障層； 一第二沉積腔室，經配置以在該基板上沉積一襯墊層； 一第三沉積腔室，經配置以在第一溫度下沉積包含具有一第一摻雜劑含量的一摻雜劑的一第一銅層，且在一第二溫度下使該第一銅層回流；及 一第四沉積腔室，經配置以在該第一溫度下沉積包含具有一第二摻雜劑含量的該摻雜劑的一第二銅層，且在一第三溫度下使該第二銅層回流，其中該第二摻雜劑含量低於該第一摻雜劑含量， 其中該整合工具經配置以在腔室之間無真空破壞的情況下處理該基板。
  15. 如請求項14所述之整合工具，進一步包括： 一第二蝕刻腔室，經配置以在一退火製程之後蝕刻該第一銅層的一部分。
  16. 如請求項14所述之整合工具，其中該第一摻雜劑含量為約百分之0.5至約百分之10。
  17. 如請求項14所述之整合工具，其中該第二摻雜劑含量為百分之零至約百分之0.5。
  18. 如請求項14所述之整合工具，其中該第一溫度為攝氏零度至約攝氏200度。
  19. 如請求項14所述之整合工具，其中該第二溫度為約攝氏200度至約攝氏400度。
  20. 如請求項14所述之整合工具，其中該第三溫度為約攝氏200度至約攝氏400度。
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US7026244B2 (en) * 2003-08-08 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance and reliable copper interconnects by variable doping
US7169700B2 (en) * 2004-08-06 2007-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Metal interconnect features with a doping gradient
US8372739B2 (en) * 2007-03-26 2013-02-12 Tokyo Electron Limited Diffusion barrier for integrated circuits formed from a layer of reactive metal and method of fabrication
US11101174B2 (en) * 2019-10-15 2021-08-24 Applied Materials, Inc. Gap fill deposition process

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