KR20230006403A - 라인 및 비아에 대한 구리 도핑된 하이브리드 금속화를 이용한 구조들 - Google Patents

라인 및 비아에 대한 구리 도핑된 하이브리드 금속화를 이용한 구조들 Download PDF

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알렉산더 얀센
정 주 이
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

기판 상의 상호연결 구조들은 낮은 저항률 및 높은 도펀트 계면들을 갖는다. 일부 실시예들에서, 구조들은, 상부 표면으로부터 구리의 하부 금속 층까지의 측벽을 갖는 개구, 개구의 측벽 상에 형성된 탄탈륨 질화물의 배리어 층, 배리어 층 상에 그리고 하부 금속 층 상에 형성된 코발트 또는 루테늄의 라이너 층, 라이너 층 상에 형성되고, 개구의 하부 부분을 충전하여 비아를 형성하는, 제1 도펀트 함량을 갖는 도펀트를 가진 제1 구리 층 － 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트임 －, 및 제1 구리 층 상에 형성되고, 적어도 하나의 개구를 충전하는, 제2 도펀트 함량을 갖는 도펀트를 가진 제2 구리 층을 가질 수 있으며, 여기서 제2 도펀트 함량은 도펀트의 0 초과 내지 대략 0.5 퍼센트이고, 제1 도펀트 함량보다 작다.

Description

라인 및 비아에 대한 구리 도핑된 하이브리드 금속화를 이용한 구조들{STRUCTURES WITH COPPER DOPED HYBRID METALLIZATION FOR LINE AND VIA}
[0001] 본 원리들의 실시예들은 일반적으로 반도체 기판들의 반도체 프로세싱에 관한 것이다.
[0002] 구리는 종종 금속화 프로세스들을 위한 낮은 저항 재료로 반도체 연결에서 사용된다. 그러나, 임계 치수들이 작아짐에 따라, 계면들에서 발생하는 구리 공극들로 인해 비아들과 같은 전기 경로들에 장애가 발생한다. 구리 공극들은 높은 저항 및 심지어 비아들의 완전한 장애를 야기하여, 웨이퍼 수율들을 감소시킨다. 이러한 문제들을 해결하려고 시도하는 일부 프로세스들은 공극들의 수를 감소시켰지만, 그 댓가로 상호연결부들에서 더 높은 저항을 발생시켰다.
[0003] 따라서, 본 발명자들은 듀얼 다마신 상호연결부에서 더 낮은 저항률을 유지하면서 비아들의 성능들을 개선시키는 개선된 프로세스들을 제공했다.
[0004] 저항률을 최소화하면서 구리 계면 품질을 개선시키는 구조들 및 통합형 툴들이 본 명세서에서 제공된다.
[0005] 일부 실시예들에서, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조는, 상부 표면으로부터 하부 금속 층까지의 측벽을 갖는 적어도 하나의 개구, 적어도 하나의 개구의 측벽 상에 형성된 배리어 층, 배리어 층 상에 그리고 하부 금속 층 상에 형성된 라이너 층, 라이너 층 상에 형성되고, 적어도 하나의 개구의 하부 부분을 충전하여 비아를 형성하는, 제1 도펀트 함량을 갖는 도펀트를 가진 제1 구리 층, 및 제1 구리 층 상에 형성되고 적어도 하나의 개구를 충전하는, 제2 도펀트 함량을 갖는 도펀트를 가진 제2 구리 층을 포함할 수 있으며, 여기서 제2 도펀트 함량은 제1 도펀트 함량보다 작다.
[0006] 일부 실시예들에서, 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트이고, 제2 도펀트 함량은 도펀트의 0 퍼센트 내지 대략 0.5 퍼센트이고, 도펀트는 망간, 알루미늄, 그래핀, 코발트, 또는 마그네슘이고, 배리어 층은 탄탈륨 질화물이고, 라이너 층은 코발트 또는 루테늄이고, 하부 금속 층은 구리이고, 제2 구리 층은 제2 구리 층의 최상부의 단면보다 좁은, 제2 구리 층의 최하부의 단면을 갖고, 제1 구리 층은 제2 구리 층보다 높은 도펀트 함량을 갖고, 배리어 층은 제1 구리 층보다 높은 도펀트 함량을 가지며, 그리고/또는 제2 구리 층은 제1 구리 층보다 낮은 저항률을 갖는다.
[0007] 일부 실시예들에서, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조는, 상부 표면으로부터 하부 금속 층까지의 측벽을 갖는 적어도 하나의 개구, 적어도 하나의 개구의 측벽 상에 형성된 배리어 층, 배리어 층 상에 그리고 하부 금속 층 상에 형성된 라이너 층, 라이너 층 상에 형성되고, 적어도 하나의 개구의 하부 부분을 충전하여 비아를 형성하는, 제1 도펀트 함량을 갖는 도펀트를 가진 제1 구리 층, 및 제1 구리 층 상에 형성되고 적어도 하나의 개구를 충전하는, 제2 도펀트 함량을 갖는 도펀트를 가진 제2 구리 층을 포함할 수 있으며, 여기서 제2 도펀트 함량은 제1 도펀트 함량보다 작다.
[0008] 일부 실시예들에서, 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트이고, 제2 도펀트 함량은 도펀트의 0 퍼센트 내지 대략 0.5 퍼센트이고, 도펀트는 망간, 알루미늄, 그래핀, 코발트, 또는 마그네슘이고, 배리어 층은 탄탈륨 질화물이고, 라이너 층은 코발트 또는 루테늄이고, 하부 금속 층은 구리이고, 제2 구리 층은 제2 구리 층의 최상부의 단면보다 좁은, 제2 구리 층의 최하부의 단면을 갖고, 배리어 층은 제1 구리 층보다 높은 도펀트 함량을 가지며, 그리고/또는 제2 구리 층은 제1 구리 층보다 낮은 저항률을 갖는다.
[0009] 일부 실시예들에서, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조는, 상부 표면으로부터 구리의 하부 금속 층까지의 측벽을 갖는 적어도 하나의 개구, 적어도 하나의 개구의 측벽 상에 형성된 탄탈륨 질화물의 배리어 층, 배리어 층 상에 그리고 하부 금속 층 상에 형성된 코발트 또는 루테늄의 라이너 층, 라이너 층 상에 형성되고, 적어도 하나의 개구의 하부 부분을 충전하여 비아를 형성하는, 제1 도펀트 함량을 갖는 도펀트를 가진 제1 구리 층 － 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트임 －, 및 제1 구리 층 상에 형성되고, 적어도 하나의 개구를 충전하는, 제2 도펀트 함량을 갖는 도펀트를 가진 제2 구리 층을 포함할 수 있으며, 여기서 제2 도펀트 함량은 도펀트의 0 퍼센트 내지 대략 0.5 퍼센트이고, 제1 도펀트 함량보다 작다.
[0010] 일부 실시예들에서, 도펀트는 망간, 알루미늄, 그래핀, 코발트, 또는 마그네슘이고, 그리고/또는 배리어 층은 제1 구리 층보다 높은 도펀트 함량을 갖거나, 또는 제2 구리 층은 제1 구리 층보다 낮은 저항률을 갖는다.
[0011] 일부 실시예들에서, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴은, 비아들에서 에칭 정지 층들을 건식 에칭하고 제거하도록 구성된 제1 에칭 챔버, 기판을 세정하도록 구성된 사전세정 챔버, 기판 상에 배리어 층을 증착하도록 구성된 제1 증착 챔버, 기판 상에 라이너 층을 증착하도록 구성된 제2 증착 챔버, 제1 온도에서 제1 도펀트 함량을 갖는 도펀트로 제1 구리 층을 증착하고 제2 온도에서 제1 구리 층을 리플로우하도록 구성된 제3 증착 챔버, 및 제1 온도에서 제2 도펀트 함량을 갖는 도펀트로 제2 구리 층을 증착하고 제3 온도에서 제2 구리 층을 리플로우하도록 구성된 제4 증착 챔버를 포함할 수 있으며, 여기서 제2 도펀트 함량은 제1 도펀트 함량보다 작고, 통합형 툴은 챔버들 사이의 진공 파괴 없이 기판을 프로세싱하도록 구성된다.
[0012] 일부 실시예들에서, 통합형 툴은 어닐링 프로세스 이후 제1 구리 층의 일부를 에칭하도록 구성된 제2 에칭 챔버를 더 포함할 수 있으며, 여기서 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트이고, 제2 도펀트 함량은 0 퍼센트 내지 대략 0.5 퍼센트이고, 제1 온도는 섭씨 0도 내지 대략 섭씨 200도이고, 제2 온도는 대략 섭씨 200도 내지 대략 섭씨 400도이며, 그리고/또는 제3 온도는 대략 섭씨 200도 내지 대략 섭씨 400도이다.
[0013] 다른 및 추가적인 실시예들이 아래에서 개시된다.
[0014] 위에서 간략하게 요약되고 아래에서 더 상세히 논의되는 본 원리들의 실시예들은 첨부된 도면들에서 묘사된 원리들의 예시적인 실시예들에 대한 참조에 의해 이해될 수 있다. 그러나, 첨부된 도면들이 원리들의 통상적인 실시예들만을 예시하는 것이므로, 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 상기 원리들이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0015] 도 1은 본 원리들의 일부 실시예들에 따른, 기판 상의 비아 및 라인에 대한 이중 금속화 방법이다.
[0016] 도 2a는 본 원리들의 일부 실시예들에 따른, 비아의 최하부에 에칭 정지 층이 없는 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0017] 도 2b는 본 원리들의 일부 실시예들에 따른, 비아의 최하부에 에칭 정지 층이 존재하는 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0018] 도 2c는 본 원리들의 일부 실시예들에 따른, 비아의 최하부으로부터 에칭 정지 층이 제거된 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0019] 도 2d는 본 원리들의 일부 실시예들에 따른, 배리어 층의 증착 이후의 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0020] 도 2e는 본 원리들의 일부 실시예들에 따른, 배리어 층 상의 라이너 층의 증착 이후의 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0021] 도 2f는 본 원리들의 일부 실시예들에 따른, 도펀트로 제1 구리 층을 증착 및 어닐링한 이후의 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0022] 도 2g는 본 원리들의 일부 실시예들에 따른, 도펀트로 제1 구리 층을 증착 및 어닐링한 이후의 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0023] 도 2h는 본 원리들의 일부 실시예들에 따른, 증착 및 어닐링 이후의 제1 구리 층의 선택적 에칭 백을 표시하는 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0024] 도 2i는 본 원리들의 일부 실시예들에 따른, 제2 구리 층의 증착 및 어닐링 이후의 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0025] 도 2j는 본 원리들의 일부 실시예들에 따른, 화학적 기계적 프로세스 이후의 듀얼 다마신 비아 및 라인의 단면도를 도시한다.
[0026] 도 3은 본 원리들의 일부 실시예들에 따른, 기판 상의 비아 및 라인에 대한 이중 금속화 방법이다.
[0027] 도 4는 본 원리들의 일부 실시예들에 따른, 듀얼 다마신 비아 및 라인에 대한 동작들을을 수행하도록 구성된 통합 툴의 평면도를 도시한다.
[0028] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 도시되지 않으며, 명확화를 위해 간략화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다.
[0029] 구조들 및 통합형 툴들은 비아들 및 라인 상호연결부들에서 낮은 저항률을 갖는 고품질 구리 계면을 제공한다. 방법들은 망간(Mn), 알루미늄(Al), 그래핀, 또는 마그네슘(Mg)과 같은(그러나 이에 제한되지 않음) 높은 도펀트로 도핑된 구리를 먼저 증착하기 위해 통합 툴을 사용하며, 이는 비아 및 트렌치 계면들(배리어 계면들)에서 고도로 도핑된 구리를 유지한다. 약간의 어닐링 및 리플로우 프로세스는 유전체와 배리어 층의 계면을 향해 도펀트를 이동시켜, 배리어 층 및 EM(electro migration) 속성들을 개선시킨다. 리플로우의 제2 프로세스는 트렌치들의 벌크 또는 중심에 대해 순수 또는 낮게 도핑된 구리로 비아들 및 트렌치들을 충전하여, 낮은 저항률을 초래한다. 본 원리들의 구조들 및 방법들은 계면들에서 증가된 도펀트를 갖는 개선된 라인 EM 및 TDDB(time dependent dielectric breakdown), 서브 30 nm 피치로의 듀얼 다마신의 스케일링을 허용하는 개선된 비아 EM, 배리어 속성들을 향상시키기 위해, 예컨대 Ta-Mn O-N 형성을 허용하는 비아 및 트렌치 측벽들 내의 높은 도펀트, 도펀트 보호를 이용한 배리어 층 두께(데드 영역(dead area))의 스케일링, 및 트렌치 벌크 영역들의 도펀트가 낮게 유지됨에 따른 감소된 라인 저항률의 장점들을 갖는다.
[0030] 발전된 상호연결부들을 위해 라이너 및 배리어 층들을 스케일링하는 것은, 스케일링이 갭충전(gapfill), 전자 이주, 및 TDDB에 대한 문제들을 야기하므로 어렵다. 비아들 내의 전류 밀도들은 또한 상당히 더 높으며, 이는 구리 공극들 및 개방 회로들을 유발한다. 비아의 최하부는 (균일하지 않은 입자들 및 더 낮은 활성화 에너지(Ea)로 인해) 갭충전 프로세스들 동안 구리 확산 및 잠재적인 미세 공극들에 대한 가장 약한 링크이다. 종래의 프로세스들은 동일한 양의 도펀트 처리량으로 순수 구리 충전 또는 구리 합금을 사용한다. 따라서, 동일한 EM 및 배리어 성능을 얻기 위해 더 높은 도펀트 함량이 요구되며, 이는 더 높은 저항률을 초래한다. 본 발명자들은, 처음에 30 A 내지 70 A에서 Mn과 같은 도펀트를 갖는 2-부분 구리 프로세스를 생성함으로써, 프로세스가 계면 및 비아 최하부에서 개선된 도펀트를 허용하여, EM 및 배리어 속성들을 개선시킬 수 있다는 것을 발견하였다. 후속하여 증착된 순수 구리(또는 더 낮은 도펀트(lower dopant) 구리)는 상호연결부의 나머지(예컨대, 트렌치들)에서 낮은 저항률을 허용한다.
[0031] 본 명세서에서 사용되는 바와 같이, 기판 상의 피처는 상호연결 구조, 트렌치 구조, 다마신 구조, 비아 구조(예컨대, 듀얼 다마신 비아 등) 등을 포함할 수 있다. 상이한 유형들의 피처들이 일부 실시예들에서 예들로서 사용될 수 있지만 그 피처 유형에만 제한되도록 의도되지 않는다. 도 1은 일부 실시예들에 따른, 기판 상의 듀얼 다마신 비아 및 트렌치 구조들에 대한 이중 금속화 방법(100)이다. 방법(100)은 프로세스들 사이의 진공 파괴 없이, 통합형 툴(예컨대, 도 4의 통합형 툴(400))에서 수행될 수 있으며, 이는 고품질 계면들을 보장한다. 방법(100)은 도 2a 내지 2j를 참조하여 설명된다. 블록(102)에서, 기판이 수용되며, 적어도 하나의 듀얼 다마신 비아 및 트렌치가 기판 상에 형성되어 있다. 비아는 비아의 최하부에 에칭 정지 층을 가질 수 있거나 갖지 않을 수 있다. 도 2a의 도면(200A)에 도시된 바와 같이, 기판은 에칭 정지 층(206) 아래에 금속 재료(204)와 함께 제1 유전체 층(202)을 갖는다. 제2 유전체 층(208)이 에칭 정지 층(206) 상에 형성된다. 비아(210) 및 제1 트렌치(212)는 제2 트렌치(214)와 함께 듀얼 다마신 프로세스로 형성되었다. 도 2a에서, 비아의 최하부(216)에서 에칭 정지 층의 일부가 제거되어, 금속 재료(204)의 하부 부분을 노출시킨다. 금속 재료(204)의 노출된 부분은 공기/수분에 노출될 때 즉시 부식 및 산화를 시작할 것이다. 이어서, 기판은 특정 시간 기간 또는 대기 시간(queue time) 제한 내에 후속하여 이송 및 프로세싱되어야 하고, 그렇지 않으면 기판이 너무 손상되어 프로세싱될 수 없다. 대기 시간은 추가적인 프로세싱을 위해 비활성 환경에 있도록 요구되기 전에 수소 패시베이팅된 웨이퍼들이 공기(수분)에 노출될 수 있는 시간의 양이다. 본 발명자들은 도 2b의 도면(200B)에 도시된 바와 같이, 에칭 정지 층(206)이 비아(210)의 최하부(218)에 온전하게 남아있는 기판을 수용함으로써 대기 시간이 제거될 수 있다는 것을 발견하였다. 하부 금속화 재료(204)가 에칭 정지 층(206)에 의해 부식 및 산화로부터 보호된 상태로 유지되기 때문에 대기 시간이 제거되며, 이는 프로세싱 시간을 절약하고, 수율을 증가시키고, 장비가 이용가능해질 때마다 웨이퍼들이 프로세싱되게 허용한다.
[0032] 수용된 기판이 비아(210)의 최하부에서 온전한 에칭 정지 층(206)을 갖는다면, 블록(104)의 선택적 프로세스는 도 2c의 도면(200C)에 도시된 바와 같이, 하부 금속 층(204)을 노출시키기 위해 비아의 최하부에서 에칭 정지 층을 제거하도록 수행된다. 에칭 정지 층(206)은 질소 삼불화물(NF3) 라디칼들 또는 붕소 삼염화물(BCl3) 라디칼들 등을 이용하는 건식 지향성 에칭을 사용하여 개방될 수 있다. 에칭 프로세스가 완료된 이후, 기판은 노출된 금속 재료(204) 상의 임의의 부식 또는 산화를 방지하기 위해 진공에서 다음 프로세스로 이송되어, 비아(210)와 금속 재료(204)의 계면 저항을 감소시킨다. 블록(106)에서, 기판은 필요에 따라 탈기되고 사전세정된다. 블록(108)에서, 배리어 층(220)은 도 2d의 도면(200D)에 도시된 바와 같이, 비아(210), 제1 트렌치(212), 및 제2 트렌치(214)의 기판 상에 선택적 증착 또는 역 선택적 증착에 의해 증착된다. 비아(210)의 최하부(216)는 선택적/역 선택적 증착 프로세스의 일부로서 배리어 층(220)으로 코팅되지 않는다. 배리어 층(220)은 탄탈륨 질화물(TaN) 재료 또는 티타늄 질화물(TiN) 재료 등일 수 있다.
[0033] 블록(110)에서, 라이너 층(224)은 도 2e의 도면(200E)에 도시된 바와 같이, 비아(210), 제1 트렌치(212), 및 제2 트렌치(214)의 기판 상에 증착된다. 라이너 층(224)은 금속 재료(204) 상의 비아(210)의 최하부(222) 상에 증착된다. 라이너 층(224)은 코발트 또는 루테늄과 같은(그러나 이에 제한되지 않음) 재료일 수 있고, 다수의 층들을 포함할 수 있다. 블록(112)에서, 제1 구리 층(226)은 도 2f의 도면(200F)에 도시된 바와 같이, 제1 온도에서 비아(210), 제1 트렌치(212), 및 제2 트렌치(214)의 기판 상에 지향성 스퍼터링에 의해 증착된다. 제1 구리 층(226)은 Mn, Al, 그래핀, Co, 또는 Mg 등과 같은(그러나 이에 제한되지 않음) 도펀트로 도핑된다. 제1 구리 층(226)은 대략 0.5% 내지 대략 10%의 범위의 고농도 도펀트로 도핑된다. 제1 구리 층(226)의 두께는 증착될 때 대략 20 옹스트롬 내지 대략 100 옹스트롬의 범위일 수 있다. 비아 및 트렌치들 내의 수평 표면들은 비아 및 트렌치들의 측벽들보다 두꺼운 경향이 있다. 제1 구리 층(226)의 증착 동안의 제1 온도는 섭씨 0도 내지 대략 섭씨 200도의 범위일 수 있는 저온이다.
[0034] 블록(114)에서, 기판은 제1 구리 층(226)의 리플로우 및 배리어 층(220) 및 계면을 향한 도펀트의 이주를 야기하도록 제2 온도에서 어닐링되며, 이는 트렌치들 및 비아들에 대한 배리어의 TDDB 성능을 증가시킨다. 이주는 배리어를 강화하여, 배리어 성능을 희생하지 않으면서, 감소된 배리어 두께가 사용되게 허용한다. 어닐링은 또한, 제1 구리 층(226)을 비아(210) 내로 리플로우하고, 도핑된 제1 구리 층 재료로 비아(210)를 충전하며(도 2g의 도면(200G) 참조), 이는 구리 재료 단독에 비해 비아 전자 이주 성능을 상당히 개선시킨다. 제2 온도는 대략 섭씨 200도 내지 대략 섭씨 400도의 범위일 수 있는 고온이다. 제1 구리 층(226)의 증착 및 어닐링은 방법(100)의 124에서 표시된 바와 같이 1회 초과로 수행되는 순환 프로세스일 수 있다. 제1 구리 층(226)이 증착되고 어닐링될 때마다, 더 많은 도펀트가 배리어로 이주하여, 배리어 층(220) 및 계면의 TDDB 성능을 증가시키고, 더 많은 제1 구리 층 재료가 비아(210)를 충전하여, 비아(210)의 전자 이주 성능을 증가시킨다.
[0035] 제1 구리 층(226)의 증착 및 어닐링 프로세스들의 완료 이후, 선택적 블록(116)이 도 2h의 도면(200H)에 도시된 바와 같이 제1 구리 층(226)의 일부를 에칭 백하기 위해 수행될 수 있다. 파선(228)은 제1 트렌치(212) 및 제2 트렌치(214)에서의 예시적인 에칭 백을 표시한다. 에칭 백 프로세스는 비아(210)에서 제1 구리 층 재료를 감소시키려고 의도되는 것이 아니라, 제1 구리 층(226)의 재료의 트렌치 측벽들을 얇게 함으로써 후속 증착을 위한 더 많은 공간(저항을 감소시키기 위한 증가된 갭충전)을 허용하도록 제1 트렌치(212) 및 제2 트렌치(214)를 넓히려고 의도된다. 블록(118)에서, 제2 구리 층(230)은 제1 온도에서 기판 상에 스퍼터링함으로써 증착된다. 제2 구리 층(230)은 Mn, Al, 그래핀, Co, 또는 Mg 등과 같은(그러나 이에 제한되지 않음) 도펀트로 도핑될 수 있다. 제2 구리 층(230)은 도핑되지 않거나 또는 0 퍼센트 초과 내지 대략 0.5 퍼센트의 범위의 낮은 농도의 도펀트를 갖는다. 제2 구리 층(230)의 증착 동안의 제1 온도는 섭씨 0도 내지 대략 섭씨 200도의 범위일 수 있는 저온이다.
[0036] 블록(120)에서, 기판은 도 2i의 도면(200I)에 도시된 바와 같이, 제2 구리 층(230)의 리플로우 및 제1 트렌치(212) 및 제2 트렌치(214)를 충전하는 것을 야기하도록 제3 온도에서 어닐링된다. 제3 온도는 대략 섭씨 200도 내지 대략 섭씨 400도의 범위일 수 있는 고온이다. 일부 실시예들에서, 제3 온도는 제2 온도보다 작을 수 있다. 제2 구리 층(230)의 증착 및 어닐링은 방법(100)의 126에서 표시된 바와 같이 1회 초과로 수행되는 순환 프로세스일 수 있다. 제1 구리 층(226)의 높은 도펀트 농도는 비아의 전자 이주 성능을 증가시키면서 배리어 층(220) 및 계면의 TDDB 성능을 또한 증가시킴으로써 비아의 성능을 증가시킨다. 동일한 높은 도펀트 농도가 제2 구리 층(230)에서 사용되었다면, 제1 트렌치(212) 및 제2 트렌치(214)의 저항은 실질적으로 증가될 것이다. 제2 구리 층(230)에서 도펀트를 사용하지 않거나 낮은 도펀트를 사용함으로써, 제1 트렌치(212) 및 제2 트렌치(214)의 저항은 낮게 유지된다. 제1 구리 층(226) 및 제2 구리 층(230)의 중간 어닐링 프로세스들은 공극들이 충전되는 것을 보장하면서 성능을 증가시키는 데 도움이 된다. 제2 구리 층(230)의 증착 및 어닐링 프로세스들이 완료된 이후, 블록(122)에서, 도 2j의 도면(200J)에 도시된 바와 같이, 과도한 부담을 제거하기 위해 기판 상에서 화학적 기계적 연마(CMP) 프로세스가 수행된다. CMP 프로세스는 후속 프로세싱을 허용하기 위해 기판의 최상부 표면으로부터 여분의 재료를 제거한다.
[0037] 도 3은 일부 실시예들에 따른, 기판 상의 듀얼 다마신 비아 및 트렌치 구조들에 대한 이중 금속화 방법(300)이다. 방법(300)은 프로세스들 사이의 진공 파괴 없이, 통합형 툴(예컨대, 도 4의 통합형 툴(400))에서 수행될 수 있으며, 이는 고품질 계면들을 보장한다. 방법(300)은 도 2a 내지 2j를 참조하여 설명된다. 블록(302)에서, 기판이 수용되며, 적어도 하나의 듀얼 다마신 비아 및 트렌치가 기판 상에 형성되어 있다. 비아는 비아의 최하부에 에칭 정지 층을 가질 수 있거나 갖지 않을 수 있다. 도 2a의 도면(200A)에 도시된 바와 같이, 기판은 에칭 정지 층(206) 아래에 금속 재료(204)와 함께 제1 유전체 층(202)을 갖는다. 제2 유전체 층(208)이 에칭 정지 층(206) 상에 형성된다. 비아(210) 및 제1 트렌치(212)는 제2 트렌치(214)와 함께 듀얼 다마신 프로세스로 형성되었다. 도 2a에서, 비아의 최하부(216)에서 에칭 정지 층의 일부가 제거되어, 금속 재료(204)의 하부 부분을 노출시킨다. 금속 재료(204)의 노출된 부분은 공기/수분에 노출될 때 즉시 부식 및 산화를 시작할 것이다. 이어서, 기판은 특정 시간 기간 또는 대기 시간 제한 내에 후속하여 이송 및 프로세싱되어야 하고, 그렇지 않으면 기판이 너무 손상되어 프로세싱될 수 없다. 대기 시간은 추가적인 프로세싱을 위해 비활성 환경에 있도록 요구되기 전에 수소 패시베이팅된 웨이퍼들이 공기(수분)에 노출될 수 있는 시간의 양이다. 본 발명자들은 도 2b의 도면(200B)에 도시된 바와 같이, 에칭 정지 층(206)이 비아(210)의 최하부(218)에 온전하게 남아있는 기판을 수용함으로써 대기 시간이 제거될 수 있다는 것을 발견하였다. 하부 금속화 재료(204)가 에칭 정지 층(206)에 의해 부식 및 산화로부터 보호된 상태로 유지되기 때문에 대기 시간이 제거되며, 이는 프로세싱 시간을 절약하고, 수율을 증가시키고, 장비가 이용가능해질 때마다 웨이퍼들이 프로세싱되게 허용한다.
[0038] 수용된 기판이 비아(210)의 최하부에서 온전한 에칭 정지 층(206)을 갖는다면, 블록(304)의 선택적 프로세스는 도 2c의 도면(200C)에 도시된 바와 같이, 하부 금속 층(204)을 노출시키기 위해 비아의 최하부에서 에칭 정지 층을 제거하도록 수행된다. 에칭 정지 층(206)은 질소 삼불화물(NF3) 라디칼들 또는 붕소 삼염화물(BCl3) 라디칼들 등을 이용하는 건식 지향성 에칭을 사용하여 개방될 수 있다. 에칭 프로세스가 완료된 이후, 기판은 노출된 금속 재료(204) 상의 임의의 부식 또는 산화를 방지하기 위해 진공에서 다음 프로세스로 이송되어, 비아(210)와 금속 재료(204)의 계면 저항을 감소시킨다. 블록(306)에서, 기판은 필요에 따라 탈기되고 사전세정된다. 블록(308)에서, 배리어 층(220)은 도 2d의 도면(200D)에 도시된 바와 같이, 비아(210), 제1 트렌치(212), 및 제2 트렌치(214)의 기판 상에 선택적 증착 또는 역 선택적 증착에 의해 증착된다. 비아(210)의 최하부(216)는 선택적/역 선택적 증착 프로세스의 일부로서 배리어 층(220)으로 코팅되지 않는다. 배리어 층(220)은 탄탈륨 질화물(TaN) 재료 또는 티타늄 질화물(TiN) 재료 등일 수 있다.
[0039] 블록(310)에서, 라이너 층(224)은 도 2e의 도면(200E)에 도시된 바와 같이, 비아(210), 제1 트렌치(212), 및 제2 트렌치(214)의 기판 상에 증착된다. 라이너 층(224)은 금속 재료(204) 상의 비아(210)의 최하부(222) 상에 증착된다. 라이너 층(224)은 코발트 또는 루테늄과 같은(그러나 이에 제한되지 않음) 재료일 수 있고, 다수의 층들을 포함할 수 있다. 블록(312)에서, (제1 구리 층(226)과 유사한) 금속 층은 도 2f의 도면(200F)에 도시된 바와 같이, 제1 온도에서 비아(210), 제1 트렌치(212), 및 제2 트렌치(214)의 기판 상에 화학 기상 증착 또는 원자 층 증착에 의해 증착된다. 금속 층은 코발트, 루테늄 몰리브덴, 텅스텐, 또는 도펀트(예컨대, 제1 구리 층(226)에 대해 방법(100)에서 발견된 바와 같은 도펀트들)를 갖는 구리계 합금일 수 있다. 금속 층의 두께는 증착될 때 대략 20 옹스트롬 내지 대략 300 옹스트롬의 범위일 수 있다. 비아 및 트렌치들 내의 수평 표면들은 비아 및 트렌치들의 측벽들보다 두꺼운 경향이 있다. 제1 구리 층(226)의 증착 동안의 제1 온도는 섭씨 0도 내지 대략 섭씨 200도의 범위일 수 있는 저온이다.
[0040] 블록(314)에서, 기판은 금속 층의 리플로우를 야기하도록 제2 온도에서 어닐링된다. 어닐링은 측벽들에서의 그리고 비아(210) 내로의 전자 이주를 개선시키기 위해 트렌치들의 측벽들 상에서 금속 층을 리플로우하여, 금속 층 재료로 비아(210)를 충전하고(도 2g의 도면(200G) 참조), 비아 전자 이주 성능을 또한 개선시킨다. 제2 온도는 대략 섭씨 200도 내지 대략 섭씨 400도의 범위일 수 있는 고온이다. 금속 층의 증착 및 어닐링은 방법(300)의 324에서 표시된 바와 같이 1회 초과로 수행되는 순환 프로세스일 수 있다. 더 많은 금속 층 재료가 비아(210)를 충전할 때마다, 비아(210)의 전자 이주 성능을 증가시킨다.
[0041] 금속 층의 증착 및 어닐링 프로세스들의 완료 이후, 금속 층의 일부를 에칭 백하기 위해 블록(316)이 수행된다(예컨대, 도 2h의 도면(200H) 및 제1 구리 층(226) 참조). 에칭 프로세스는 금속 층을 에칭하기 위해 산소 가스와 함께 질소 삼불화물 가스 또는 산소 가스와 함께 염소 가스를 사용하는 등방성 금속 에칭일 수 있다. 파선(228)은 제1 트렌치(212) 및 제2 트렌치(214)에서의 예시적인 에칭 백을 표시한다. 에칭 백 프로세스는 비아(210)에서 금속 층 재료를 감소시키려고 의도되는 것이 아니라, 금속 층의 재료의 트렌치 측벽들을 얇게 함으로써 후속 증착을 위한 더 많은 공간(저항을 감소시키기 위한 증가된 갭충전)을 허용하도록 제1 트렌치(212) 및 제2 트렌치(214)를 넓히려고 의도된다. 블록(318)에서, (제2 구리 층(230)과 유사한) 구리 층은 제1 온도에서 기판 상에 스퍼터링함으로써 증착된다. 구리 층은 Mn, Al, 그래핀, Co, 또는 Mg 등과 같은(그러나 이에 제한되지 않음) 도펀트로 도핑될 수 있다. 구리 층은 도핑되지 않거나 또는 0 퍼센트 초과 내지 대략 0.5 퍼센트의 범위의 낮은 농도의 도펀트를 갖는다. 구리 층의 증착 동안의 제1 온도는 섭씨 0도 내지 대략 섭씨 200도의 범위일 수 있는 저온이다.
[0042] 블록(320)에서, 기판은 도 2i의 도면(200I)에 도시된 바와 같이, 구리 층의 리플로우 및 제1 트렌치(212) 및 제2 트렌치(214)를 충전하는 것을 야기하도록 제3 온도에서 어닐링된다. 제3 온도는 대략 섭씨 200도 내지 대략 섭씨 400도의 범위일 수 있는 고온이다. 일부 실시예들에서, 제3 온도는 제2 온도보다 작을 수 있다. 구리 층의 증착 및 어닐링은 방법(300)의 326에서 표시된 바와 같이 1회 초과로 수행되는 순환 프로세스일 수 있다. 높은 도펀트 농도가 구리 층에서 사용되었다면, 제1 트렌치(212) 및 제2 트렌치(214)의 저항은 실질적으로 증가될 것이다. 구리 층에서 도펀트를 사용하지 않거나 낮은 도펀트를 사용함으로써, 제1 트렌치(212) 및 제2 트렌치(214)의 저항은 낮게 유지된다. 금속 층 및 구리 층의 중간 어닐링 프로세스들은 공극들이 충전되는 것을 보장하면서 성능을 증가시키는 데 도움이 된다. 구리 층의 증착 및 어닐링 프로세스들이 완료된 이후, 블록(322)에서, 도 2j의 도면(200J)에 도시된 바와 같이, 과도한 부담을 제거하기 위해 기판 상에서 화학적 기계적 연마(CMP) 프로세스가 수행된다. CMP 프로세스는 후속 프로세싱을 허용하기 위해 기판의 최상부 표면으로부터 여분의 재료를 제거한다.
[0043] 본 명세서에 설명된 이중 금속 상호연결부들을 생성하기 위한 방법들은 독립형 구성으로, 또는 클러스터 툴, 예컨대 도 4에 관해 아래에서 설명되는 통합형 툴(400)(즉 클러스터 툴)의 일부로서 제공될 수 있는 개별 프로세스 챔버들에서 수행될 수 있다. 통합형 툴(400)을 사용하는 장점은 진공 파괴가 존재하지 않고, 따라서 처리 전에 기판을 탈기하고 사전-세정하기 위한 요건이 존재하지 않는다는 것이다. 일부 실시예들에서, 위에서 논의된 방법들은 프로세스들 사이에 진공 파괴들이 제한되거나 없도록 통합형 툴에서 유리하게 수행될 수 있다. 예컨대, 감소된 진공 파괴들은 비아의 최하부에서 에칭 정지 층의 부분들을 제거한 이후와 같이 기판의 오염을 제한하거나 방지할 수 있다. 통합형 툴에 의한 기판의 수용 이전(prior) 대신에 통합형 툴에서 에칭 정지 층이 제거되면, 대기 시간 뿐만 아니라, 비아 최하부 상의 부식 또는 산화물을 제거하는 데 필요한 임의의 세정 및 준비가 제거될 수 있다. 통합형 툴(400)은 진공-밀폐된 프로세싱 플랫폼(401), 팩토리 인터페이스(404), 및 시스템 제어기(402)를 포함한다. 프로세싱 플랫폼(401)은 진공 기판 이송 챔버(이송 챔버들(403A, 403B))에 동작가능하게 커플링된 414A, 414B, 414C, 414D, 414E, 및 414F와 같은 다수의 프로세싱 챔버들을 포함한다. 팩토리 인터페이스(404)는 하나 이상의 로드 록(load lock) 챔버들(도 4에 도시된 406A 및 406B와 같은 2개의 로드 록 챔버들)에 의해 이송 챔버(403A)에 동작가능하게 커플링된다.
[0044] 일부 실시예들에서, 팩토리 인터페이스(404)는 적어도 하나의 도킹 스테이션(407), 반도체 기판들의 이송을 용이하게 하기 위한 적어도 하나의 팩토리 인터페이스 로봇(438)을 포함한다. 도킹 스테이션(407)은 하나 이상의 FOUP(front opening unified pod)를 수용하도록 구성된다. 405A, 405B, 405C, 및 405D와 같은 4개의 FOUP들이 도 4의 실시예에 도시되어 있다. 팩토리 인터페이스 로봇(438)은 406A 및 406B와 같은 로드 록 챔버들을 통해 팩토리 인터페이스(404)로부터 프로세싱 플랫폼(401)으로 기판들을 이송하도록 구성된다. 로드 록 챔버들(406A, 406B) 각각은 팩토리 인터페이스(404)에 커플링된 제1 포트 및 이송 챔버(403A)에 커플링된 제2 포트를 갖는다. 로드 록 챔버(406A 및 406B)는 이송 챔버(403A)의 진공 환경과 팩토리 인터페이스(404)의 실질적으로 주변(예컨대, 대기) 환경 사이에서 기판들을 전달하는 것을 용이하게 하기 위해 로드 록 챔버들(406A 및 406B)을 펌핑 다운하고 배기하는 압력 제어 시스템(도시되지 않음)에 커플링된다. 이송 챔버들(403A, 403B)은 개개의 이송 챔버들(403A, 403B)에 배치된 진공 로봇들(442A, 442B)을 갖는다. 진공 로봇(442A)은 로드 록 챔버(406A, 406B), 프로세싱 챔버들(414A 및 414F) 및 냉각 스테이션(440) 또는 사전-세정 스테이션(442) 사이에서 기판들(421)을 이송할 수 있다. 진공 로봇(442B)은 냉각 스테이션(440) 또는 사전-세정 스테이션(442) 및 프로세싱 챔버들(414B, 414C, 414D, 및 414E) 사이에서 기판들(421)을 이송할 수 있다.
[0045] 일부 실시예들에서, 프로세싱 챔버들(414A, 414B, 414C, 414D, 414E, 및 414F)은 이송 챔버들(403A, 403B)에 커플링된다. 프로세싱 챔버들(414A, 414B, 414C, 414D, 414E, 및 414F)은 적어도, 비아들에서 에칭 정지 층들을 건식 에칭하고 제거하도록 구성된 제1 에칭 챔버, 기판 상에 배리어 층을 증착하도록 구성된 제1 증착 챔버, 기판 상에 라이너 층을 증착하도록 구성된 제2 증착 챔버, 제1 온도에서 대략 0.5 퍼센트 내지 대략 10 퍼센트의 도펀트로 제1 구리 층을 증착하고 제2 온도에서 제1 구리 층을 리플로우하도록 구성된 제3 증착 챔버, 제3 온도에서 0 퍼센트 내지 대략 0.5 퍼센트의 도펀트로 제2 구리 층을 증착하고 제4 온도에서 제2 구리 층을 리플로우하도록 구성된 제4 증착 챔버, 및 어닐링 프로세스 이후 제1 구리 층의 일부를 에칭하도록 구성된 제2 에칭 챔버를 포함한다. 화학 기상 증착(CVD) 챔버들, 어닐링 챔버들, 원자 층 증착(ALD) 챔버들, 플라즈마 기상 증착(PVD) 챔버들 등과 같은 부가적인 챔버들이 또한 제공될 수 있다. ALD 및 PVD 챔버들은 위에서 논의된 바와 같이, 본 명세서에 설명된 방법들의 전부 또는 일부를 수행하기에 적합한 임의의 챔버들을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 선택적 서비스 챔버들(416A 및 416B로 도시됨)이 이송 챔버(403A)에 커플링될 수 있다. 서비스 챔버들(416A 및 416B)은 탈기, 배향, 기판 계측, 냉각 등과 같은 다른 기판 프로세스들을 수행하도록 구성될 수 있다.
[0046] 시스템 제어기(402)는 프로세스 챔버들(414A, 414B, 414C, 414D, 414E, 및 414F)의 직접 제어를 사용하여, 또는 대안적으로 프로세스 챔버들(414A, 414B, 414C, 414D, 414E, 및 414F) 및 통합형 툴(400)과 연관된 컴퓨터들(또는 제어기들)을 제어함으로써 통합형 툴(400)의 동작을 제어한다. 동작 시에, 시스템 제어기(402)는 통합형 툴(400)의 성능을 최적화하기 위해 개개의 챔버들 및 시스템들로부터의 데이터 수집 및 피드백을 가능하게 한다. 시스템 제어기(402)는 일반적으로, CPU(Central Processing Unit)(430), 메모리(434), 및 지원 회로(432)를 포함한다. CPU(430)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 지원 회로(432)는 전통적으로 CPU(430)에 커플링되고, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들 등을 포함할 수 있다. 위에서 설명된 바와 같은 방법과 같은 소프트웨어 루틴들은 메모리(434)에 저장될 수 있으며, CPU(430)에 의해 실행될 때, CPU(430)를 특정 목적 컴퓨터(시스템 제어기(402))로 변환할 수 있다. 소프트웨어 루틴들은 또한, 통합형 툴(400)로부터 원격으로 위치된 제2 제어기(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0047] 메모리(434)는, CPU(430)에 의해 실행될 때, 반도체 프로세스들 및 장비의 동작을 용이하게 하기 위한 명령들을 포함하는 컴퓨터-판독가능 저장 매체의 형태로 이루어진다. 메모리(434) 내의 명령들은 본 원리들의 방법을 구현하는 프로그램과 같은 프로그램 제품의 형태로 이루어진다. 프로그램 코드는 다수의 상이한 프로그래밍 언어들 중 임의의 하나를 따를 수 있다. 일 예에서, 본 개시내용은 컴퓨터 시스템과 함께 사용하기 위해 컴퓨터-판독가능 저장 매체들에 저장된 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본 명세서에 설명된 방법들을 포함하는) 양상들의 기능들을 정의한다. 예시적인 컴퓨터-판독가능 저장 매체들은: 정보가 영구적으로 저장되는 비-기입가능 저장 매체들(예컨대, 컴퓨터 내의 판독-전용 메모리 디바이스들, 이를테면 CD-ROM 드라이브에 의해 판독가능한 CD-ROM 디스크들, 플래시 메모리, ROM 칩들, 또는 임의의 타입의 솔리드-스테이트 비-휘발성 반도체 메모리); 및 변경가능한 정보가 저장되는 기입가능 저장 매체들(예컨대, 디스켓 드라이브 내의 플로피 디스크들 또는 하드 디스크 드라이브 또는 임의의 타입의 솔리드-스테이트 랜덤-액세스 반도체 메모리)을 포함한다(그러나 이에 제한되지 않는다). 그러한 컴퓨터-판독가능 저장 매체들은, 본 명세서에 설명된 방법들의 기능들을 지시하는 컴퓨터-판독가능 명령들을 보유할 경우 본 원리들의 양상들이다.
[0048] 본 원리들에 따른 실시예들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 실시예들은 또한, 하나 이상의 프로세서들에 의해 판독 및 실행될 수 있는 하나 이상의 컴퓨터 판독가능 매체들을 사용하여 저장된 명령들로서 구현될 수 있다. 컴퓨터 판독가능 매체는 머신(예컨대, 컴퓨팅 플랫폼, 또는 하나 이상의 컴퓨팅 플랫폼들 상에서 실행되는 "가상 머신")에 의해 판독가능한 형태로 정보를 저장 또는 송신하기 위한 임의의 메커니즘을 포함할 수 있다. 예컨대, 컴퓨터 판독가능 매체는 임의의 적합한 형태의 휘발성 또는 비휘발성 메모리를 포함할 수 있다. 일부 실시예들에서, 컴퓨터 판독가능 매체들은 비-일시적인 컴퓨터-판독가능 매체를 포함할 수 있다.
[0049] 전술한 것이 본 원리들의 실시예들에 관한 것이지만, 본 원리들의 다른 및 추가적인 실시예들은 본 원리들의 기본적인 범위를 벗어나지 않으면서 고안될 수 있다.

Claims (20)

  1. 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조로서,
    상부 표면으로부터 하부 금속 층까지의 측벽을 갖는 적어도 하나의 개구;
    상기 적어도 하나의 개구의 측벽 상에 형성된 배리어 층;
    상기 배리어 층 상에 그리고 상기 하부 금속 층 상에 형성된 라이너 층;
    상기 라이너 층 상에 형성되고, 상기 적어도 하나의 개구의 하부 부분을 충전하여 비아를 형성하는, 제1 도펀트 함량을 갖는 도펀트를 가진 제1 구리 층; 및
    상기 제1 구리 층 상에 형성되고 상기 적어도 하나의 개구를 충전하는, 제2 도펀트 함량을 갖는 상기 도펀트를 가진 제2 구리 층을 포함하며,
    상기 제2 도펀트 함량은 상기 제1 도펀트 함량보다 작은, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  2. 제1항에 있어서,
    상기 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  3. 제1항에 있어서,
    상기 제2 도펀트 함량은 상기 도펀트의 0 퍼센트 내지 대략 0.5 퍼센트인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  4. 제1항에 있어서,
    상기 도펀트는 망간, 알루미늄, 그래핀, 코발트, 또는 마그네슘인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  5. 제1항에 있어서,
    상기 배리어 층은 탄탈륨 질화물인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  6. 제1항에 있어서,
    상기 라이너 층은 코발트 또는 루테늄인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  7. 제1항에 있어서,
    상기 하부 금속 층은 구리인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  8. 제1항에 있어서,
    상기 제2 구리 층은 상기 제2 구리 층의 최상부의 단면보다 좁은, 상기 제2 구리 층의 최하부의 단면을 갖는, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  9. 제1항에 있어서,
    상기 배리어 층은 상기 제1 구리 층보다 높은 도펀트 함량을 갖는, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  10. 제1항에 있어서,
    상기 제2 구리 층은 상기 제1 구리 층보다 낮은 저항률을 갖는, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  11. 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조로서,
    상부 표면으로부터 구리의 하부 금속 층까지의 측벽을 갖는 적어도 하나의 개구;
    상기 적어도 하나의 개구의 측벽 상에 형성된 탄탈륨 질화물의 배리어 층;
    상기 배리어 층 상에 그리고 상기 하부 금속 층 상에 형성된 코발트 또는 루테늄의 라이너 층;
    상기 라이너 층 상에 형성되고, 상기 적어도 하나의 개구의 하부 부분을 충전하여 비아를 형성하는, 제1 도펀트 함량을 갖는 도펀트를 가진 제1 구리 층 － 상기 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트임 －; 및
    상기 제1 구리 층 상에 형성되고 상기 적어도 하나의 개구를 충전하는, 제2 도펀트 함량을 갖는 상기 도펀트를 가진 제2 구리 층을 포함하며,
    상기 제2 도펀트 함량은 상기 도펀트의 0 퍼센트 내지 대략 0.5 퍼센트이고, 상기 제1 도펀트 함량보다 작은, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  12. 제11항에 있어서,
    상기 도펀트는 망간, 알루미늄, 그래핀, 코발트, 또는 마그네슘인, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  13. 제11항에 있어서,
    상기 배리어 층은 상기 제1 구리 층보다 높은 도펀트 함량을 갖거나, 또는 상기 제2 구리 층은 상기 제1 구리 층보다 낮은 저항률을 갖는, 기판 상에서 반도체 회로들을 상호연결시키기 위한 구조.
  14. 금속화를 이용하여 기판을 생성하기 위한 통합형 툴로서,
    비아들에서 에칭 정지 층들을 건식 에칭하고 제거하도록 구성된 제1 에칭 챔버;
    상기 기판을 세정하도록 구성된 사전세정 챔버;
    상기 기판 상에 배리어 층을 증착하도록 구성된 제1 증착 챔버;
    상기 기판 상에 라이너 층을 증착하도록 구성된 제2 증착 챔버;
    제1 온도에서 제1 도펀트 함량을 갖는 도펀트로 제1 구리 층을 증착하고 제2 온도에서 상기 제1 구리 층을 리플로우하도록 구성된 제3 증착 챔버; 및
    상기 제1 온도에서 제2 도펀트 함량을 갖는 상기 도펀트로 제2 구리 층을 증착하고 제3 온도에서 상기 제2 구리 층을 리플로우하도록 구성된 제4 증착 챔버를 포함하며,
    상기 제2 도펀트 함량은 상기 제1 도펀트 함량보다 작고,
    상기 통합형 툴은 챔버들 사이의 진공 파괴 없이 상기 기판을 프로세싱하도록 구성되는, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
  15. 제14항에 있어서,
    어닐링 프로세스 이후 상기 제1 구리 층의 일부를 에칭하도록 구성된 제2 에칭 챔버를 더 포함하는, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
  16. 제14항에 있어서,
    상기 제1 도펀트 함량은 대략 0.5 퍼센트 내지 대략 10 퍼센트인, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
  17. 제14항에 있어서,
    상기 제2 도펀트 함량은 0 퍼센트 내지 대략 0.5 퍼센트인, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
  18. 제14항에 있어서,
    상기 제1 온도는 섭씨 0도 내지 대략 섭씨 200도인, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
  19. 제14항에 있어서,
    상기 제2 온도는 대략 섭씨 200도 내지 대략 섭씨 400도인, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
  20. 제14항에 있어서,
    상기 제3 온도는 대략 섭씨 200도 내지 대략 섭씨 400도인, 금속화를 이용하여 기판을 생성하기 위한 통합형 툴.
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