JP2002184862A - トレンチ及びビアの側壁を滑らかにすることによって銅線の抵抗率を減少する方法 - Google Patents

トレンチ及びビアの側壁を滑らかにすることによって銅線の抵抗率を減少する方法

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JP2002184862A JP2001321849A JP2001321849A JP2002184862A JP 2002184862 A JP2002184862 A JP 2002184862A JP 2001321849 A JP2001321849 A JP 2001321849A JP 2001321849 A JP2001321849 A JP 2001321849A JP 2002184862 A JP2002184862 A JP 2002184862A
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Abstract

(57)【要約】 【課題】 集積回路における銅線の抵抗率を減少するこ
と。 【解決手段】 本発明は、トレンチ及びビアの側壁を滑
らかにすることによって銅線の抵抗率を減少することが
できる。半導体基板１００上に中間レベル誘電体１０２
及び更にその上にイントラメタル誘電体１０４が形成さ
れた後、ビア１０６とトレンチ１０８が形成される。薄
いライナー１１０がトレンチ１０８及び／またはビア１
０６内を含む誘電体層上に堆積される。薄いライナー１
１０はトレンチ１０８及び／またはビア１０６の側壁を
滑らかにし、抵抗率を減少する。薄いライナーは有機ま
たは無機の誘電体１１０を有する。薄いライナーは誘電
体の代わりに金属であってもよい。その後、銅の相互接
続構造１１６が薄いライナー１１０上に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体デバ
イスに銅の相互接続を形成する分野、特に銅線の抵抗率
を減少する分野に関する。
【０００２】
【従来の技術】半導体デバイスの密度が増大するにした
がって、半導体デバイスを互いに接続するための相互接
続層に対する要求が増大する。したがって、アルミニウ
ムに対して銅の著しく下げられた抵抗率によって、従来
のアルミニウム金属の相互接続から銅の相互接続へ切替
える要求がある。銅の抵抗率は、線の幅が０．５μｍよ
り広い銅線に対しては１．８μΩ‐ｃｍより小さい。し
かし、その値は、銅線／ビアの大きさが減少するにした
がって、急激に増大する。０．２０μｍの線の幅では、
銅線の抵抗率は２．１５μΩ‐ｃｍであった。銅の抵抗
率は、サイズが小さくなりつづけるにしたがって、加速
的に増大するようなる。銅の抵抗率は、０．０８μｍの
技術では２．８μΩ‐ｃｍのアルミニウムの抵抗率に勝
ることをシミュレーションが示している。図１は、現在
の銅の相互接続手法を用いて、ラインの幅が減少するに
したがって、如何に急速に抵抗率が上昇するかを示すシ
ミュレーション結果を示している。
【０００３】
【発明の概要】本発明は、トレンチ及びビアの側壁を滑
らかにすることによって銅線の抵抗率を減少する。ビア
及び／またはトレンチをエッチングした後、その粗い側
壁はライナー材料の薄膜を堆積することによって滑らか
にされる。必要に応じて、方向性エッチングが、水平面
からライナー材料を除去するために堆積の後にづづく。
所望のバリア層と銅の相互接続を形成するために処理が
続く。
【０００４】本発明の利点は、深いサブクオータミクロ
ンのデバイス用の減少されたラインの抵抗率を有する銅
の相互接続を提供することである。
【０００５】この、及び他の利点は、図面と共に詳細な
説明を参照することによって当業者に明らかになるであ
ろう。
【０００６】
【発明の実施の形態】狭いトレンチにおいて銅の抵抗率
が増加する１つの主な原因は、側壁から散乱する電子で
ある。銅における電子の平均自由行程(mean free path)
は約４００Åである。狭い銅線の幅が電子の平均自由行
程に匹敵すると、側壁から散乱する電子の効果は著しく
なる。図２は、完全に滑らかな側壁を有する銅線と比較
される非常に粗い側壁を有する銅線の抵抗率の増加割合
を理論値で示す。側壁からの散乱の銅の抵抗率への寄与
は、銅線の幅が減少すると、どんどん大きくなる。側壁
からの散乱の寄与は、０．１μｍのライン幅に対して３
０％高くなる。したがって、全体の銅の抵抗率を低く保
つために、側壁の粗さは制御されなければならない。
【０００７】トレンチ及びビアのエッチング及びアッシ
ングの後は、トレンチ及びビアの側壁は粗い。この問題
は、幾らか低いｋ誘電材料が用いられたとき、より厳し
くなる。粗い側壁は電子の散乱を増進する。電子の散乱
は高い抵抗率を生じる。したがって、トレンチ及びビア
に銅を堆積する前に、粗い側壁を滑らかにすることが必
要である。
【０００８】以下に記載された本発明の実施の形態は、
ライナー材料の薄膜を堆積することによって粗い側壁を
よい状態に直す。本発明の実施の形態は二重のダマシン
プロセスと共に説明される。狭い銅線を形成する場合
に、本発明の利点が得られることは、詳細な説明を参照
すれば当業者にとって明らかであろう。
【０００９】本発明の第１の実施の形態は、図３（Ａ）
‐（Ｄ）を参照して説明される。半導体基体１００は、
トレンチ１０８及びビア１０６の形成のために処理され
る。半導体基体１００は、一般にそこに形成されるトラ
ンジスタ及び他の素子を有するシリコン基板を有する。
【００１０】中間レベルの誘電体(interlevel dielectr
ic: ＩＬＤ)１０２が半導体基体１００上に形成され
る。イントラメタル誘電体(intrametal dielectric：Ｉ
ＭＤ)１０４がＩＬＤ１０２上に形成される。エッチン
グ停止層（図示せず）をＩＬＤ１０２とＩＭＤ１０４間
に任意に設けることができる。ＩＬＤ１０２及びＩＭＤ
１０４に適した誘電体、例えば二酸化シリコン、フッ素
がドープされた珪酸ガラス（ＦＳＧ）、有機珪酸ガラス
（ＯＳＧ）、ハイドロジェンシレスキオキサン(hydroge
n silesquioxane:ＨＳＱ)及び／又は他の低ｋおよび多
孔低ｋ材料がこの分野で知られている。本発明は、低ｋ
および多孔低ｋ材料に対して特に有益で有ると考えられ
る。
【００１１】ビア１０６はＩＬＤ１０２にエッチングさ
れ、またトレンチ１０８はＩＭＤ１０４にエッチングさ
れる。ビア１０６は、例えば銅の相互接続１０５のよう
な下にある金属の接続層に接続されるために用いられ
る。トレンチ１０８は、金属の接続層を形成するために
用いられる。ビア及びトレンチのエッチング及びアッシ
ングは、図３Ａに示されるように、ビア１０６およびト
レンチ１０８の側壁上に粗い表面を残す。
【００１２】薄い誘電体のライナー１１０が、図３Ｂに
示されるようにビア１０６及びトレンチ１０８の側壁上
を含んでＩＭＤ１０４及びＩＬＤ１０２上に堆積され
る。ビア１０６及びトレンチ１０８のサイズは誘電体ラ
イナー１１０の厚さを考慮して調整される必要ある。薄
い誘電体ライナー１１０の厚さは、５‐１００Åの範囲
にある。ライナー１１０は有機誘電体または無機誘電体
の何れかを有することができる。例えば、ライナー１１
０は二酸化シリコンまたは適当な低ｋ誘電体を有するこ
とができる。化学気相堆積（ＣＶＤ）、原子層ＣＶＤ
（ＡＬＣＶＤ）、物理気相堆積（ＰＶＤ）またはスピン
オン(spin-on)のようないろいろな堆積方法を用いるこ
とができる。
【００１３】図３（Ｃ）を参照すると、方向性エッチン
グがビア１０６の底部にある誘電体ライナー１１０の部
分を除去するために行なわれ、下にある金属１０５へビ
アを開けるが、側壁はそのままである。方向性エッチン
グ中にトレンチ１０８の底部に幾らかの荒さが生じるか
もしれない。しかし、これは抵抗率を著しく増加するこ
とにはならない。下にある誘電体１０４に対する高度の
選択性のあるエッチングが望まれる。誘電体ライナー１
１０は、トレンチ１０８とビア１０６上に滑らかな側壁
を与える。
【００１４】方向性エッチングの後、銅の相互接続１１
６を形成するために、標準的なバリア１１２とシード堆
積、銅の充填１１４及び化学的機械研磨の処理が続く。
生じた銅の相互接続構造１１６は図３（Ｄ）に示され
る。
【００１５】図４（Ａ）‐（Ｄ）を参照して、本発明の
第２の実施の形態を説明する。第１の実施の形態におけ
るように、半導体基体１００はトレンチ１０８及びビア
１０６の形成によって処理される。半導体基体１００
は、一般にそこに形成されるトランジスタ及び他の素子
を有するシリコン基板を有する。
【００１６】中間レベルの誘電体（ＩＬＤ）１０２が半
導体基体１００上に形成される。ＩＭＤ(intrametal di
electric)１０４がＩＬＤ１０２上に形成される。エッ
チング停止層（図示せず）をＩＬＤ１０２とＩＭＤ１０
４間に任意に設けることができる。ＩＬＤ１０２及びＩ
ＭＤ１０４に適した誘電体、例えば二酸化シリコン、低
ｋおよび多孔低ｋ材料は、この分野で知られている。
【００１７】ビア１０６はＩＬＤ１０２にエッチングさ
れ、またトレンチ１０８はＩＭＤ１０４にエッチングさ
れる。ビア１０６は、例えば銅の相互接続１０５のよう
な下にある金属の接続層に接続されるために用いられ
る。トレンチ１０８は、金属の接続層を形成するために
用いられる。ビア及びトレンチのエッチング及びアッシ
ング（パターンストリップ）は、図４Ａに示されるよう
に、ビア１０６およびトレンチ１０８の側壁上に粗い表
面を残す。
【００１８】図４（Ｂ）に示されるように、薄い金属の
ライナー２１０が、ビア１０６及びトレンチ１０８の側
壁上を含んでＩＭＤ１０４及びＩＬＤ１０２上に堆積さ
れる。ビア１０６及びトレンチ１０８のサイズは金属ラ
イナー２１０の厚さを考慮して調整される必要ある。薄
い金属ライナー２１０の厚さは、５‐１００Åの範囲に
ある。適切な材料は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ
Ｎ、ＷＣ、ＴｉＳｉＮ、ＴａＳｉＮ等を含む。ＣＶＤ、
ＡＬＣＶＤ、及びＰＶＤのようないろいろな堆積方法を
用いることができる。
【００１９】図４（Ｃ）を参照すると、方向性エッチン
グが水平面に配置された金属ライナー２１０の部分を除
去するために行なわれるが、側壁はそのままである。方
向性エッチング中にトレンチ１０８の底部に幾らかの荒
さが生じるかもしれない。しかし、これは抵抗率を著し
く増加することにはならない。下にある誘電体１０４に
対する良好なエッチングに対する良好なエッチングの選
択性が望まれる。金属ライナー２１０は、トレンチ１０
８とビア１０６上に滑らかな側壁を与える。滑らかな側
壁のために、第１の実施の形態の抵抗率と同様な抵抗率
の減少が期待できる。
【００２０】方向性エッチングの後、銅の相互接続２１
６を形成するために、標準的なバリア１１２とシード堆
積、銅の充填１１４及び化学的機械研磨の処理が続く。
生じた銅の相互接続構造２１６は図４（Ｄ）に示され
る。
【００２１】図５（Ａ）‐（Ｄ）を参照して、本発明の
第３の実施の形態を説明する。第１の実施の形態におけ
るように、半導体基体１００はトレンチ１０８及びビア
１０６の形成によって処理される。半導体基体１００
は、一般にそこに形成されるトランジスタ及び他の素子
を有するシリコン基板を有する。
【００２２】中間レベルの誘電体（ＩＬＤ）１０２が半
導体基体１００上に形成される。ＩＭＤ(intrametal di
electric)１０４がＩＬＤ１０２上に形成される。エッ
チング停止層（図示せず）をＩＬＤ１０２とＩＭＤ１０
４間に任意に設けることができる。ＩＬＤ１０２及びＩ
ＭＤ１０４に適した誘電体、例えば二酸化シリコン、フ
ッ素がドープされた珪酸ガラス（ＦＳＧ）、有機珪酸ガ
ラス（ＯＳＧ）、ハイドロジェンシレスキオキサン(hyd
rogen silesquioxane:ＨＳＱ)及び／又は他の低ｋおよ
び多孔低ｋ材料がこの分野で知られている。
【００２３】ビア１０６はＩＬＤ１０２にエッチングさ
れ、またトレンチ１０８はＩＭＤ１０４にエッチングさ
れる。ビア１０６は、例えば銅の相互接続１０５のよう
な下にある金属の接続層に接続されるために用いられ
る。トレンチ１０８は、金属の接続層を形成するために
用いられる。ビア及びトレンチのエッチング及びアッシ
ング（パターンストリップ）は、図５Ａに示されるよう
に、ビア１０６およびトレンチ１０８の側壁上に粗い表
面を残す。
【００２４】図５（Ｂ）に示されるように、薄い金属の
ライナー３１０が、ビア１０６及びトレンチ１０８の側
壁上を含んでＩＭＤ１０４及びＩＬＤ１０２上に堆積さ
れる。ビア１０６及びトレンチ１０８のサイズは金属ラ
イナー３１０の厚さを考慮して調整される必要ある。薄
い金属ライナー３１０の厚さは、５‐１００Åの範囲に
ある。適切な材料は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ
Ｎ、ＷＣ、ＴｉＳｉＮ、ＴａＳｉＮ等を含む。ＣＶＤ、
ＡＬＣＶＤ、及びＰＶＤのようないろいろな堆積方法を
用いることができる。
【００２５】この実施の形態においては、方向性エッチ
ンは行なわない。ＩＭＤ１０４上の過剰なライナー金属
は、続く銅のＣＭＰプロセスの間に除去される。金属ラ
イナー３１０は、トレンチ１０８とビア１０６上に滑ら
かな側壁を与える。
【００２６】その後、標準のバリア３１１とシード堆積
の処理が続く。しかし、もし、金属ライナー３１０が銅
のバリア基準（良好な、銅の拡散阻止効率、良好な接
着、低い抵抗率など）を満足しないなら、余分なバリア
層を省略することができる。トレンチ１０８とバイア１
０６は、その後、図５（Ｃ）に示されるように例えば、
電気化学堆積(Electrochemical deposition（ＥＣＤ）)
プロセスによって銅で充填される。化学的機械研磨がＩ
ＭＤ１０４の上面から過剰な銅の充填１１４、バリア、
及び金属ライナー３１０を除去するために用い、銅の相
互接続３１６を生じる。その結果生じた銅の相互接続構
造３１６は図５（Ｄ）に示される。
【００２７】第３の実施の形態において、もし、滑らか
さ、接着性、便利さ等が達成されるなら、金属バリア層
及び金属ライナー層を切り替えることができる。必要な
ら、バリア層を、金属ライナー及び銅の充填によって最
初に堆積することができる。
【００２８】図示された実施の形態を参照して本発明を
説明したが、この説明は、限定的に解釈することを意図
していない。本発明の他の実施の形態ばかりでなく、実
施の形態のいろいろな変更及び組合せも上記の説明を参
照すれば、当業者に明らかであろう。したがって、請求
項はこれらの変形または組合せを含むことが意図され
る。
【００２９】以上の説明に関連して、次の各項を開示す
る。 （１）集積回路の製造方法であって、半導体基体上に誘
電体層を形成するステップ、前記誘電体層に、粗い面の
側壁を有する孔をエッチングするステップ、前記孔内の
前記誘電体層上に薄いライナーを堆積するステップ、前
記ライナー上にバリア層を堆積するステップ、及び前記
薄いライナーを堆積するステップ及び前記バリアを堆積
するステップの後、前記孔に銅の接続構造を形成するス
テップ、を有することを特徴とする方法。 （２）前記薄いライナーは有機誘電体を含むことを特徴
とする前記（１）に記載の方法。 （３）前記ライナーは無機誘電体を含むことを特徴とす
る前記（１）に記載の方法。 （４）前記ライナーは二酸化シリコンを含むことを特徴
とする前記（１）に記載の方法。 （５）前記薄いライナーは金属を含むことを特徴とする
前記（１）に記載の方法。 （６）更に、前記薄いライナの側壁はそのままで、前記
薄いライナーを方向性エッチングするステップを有する
ことを特徴とする前記（１）に記載の方法。 （７）前記孔はトレンチを含むことを特徴とする前記
（１）に記載の方法。 （８）前記孔はトレンチ及びビアを含むことを特徴とす
る前記（１）に記載の方法。 （９）前記薄いライナーは５‐１００Åの範囲の厚さを
有することを特徴とする前記（１）に記載の方法。
【００３０】（10）集積回路を製造する方法であって、
半導体基体上に中間レベルの誘電体層を形成するステッ
プ、前記中間レベルの誘電体層上にイントラメタル誘電
体層を形成するステップ、前記イントラメタル誘電体層
にトレンチを、及び前記中間レベル誘電体層にビアをエ
ッチングするステップ、前記トレンチ及び前記ビア内を
含む、前記イントラメタル誘電体層上に薄いライナーを
堆積するステップ、前記ビアの底部から前記薄いナーを
除去するために、水平方向ある前記薄いライナーを方向
性をもってエッチングするステップ、前記薄いライナー
上にバリア層を堆積するステップ、前期薄いライナーを
堆積し、且つ前記バリア層を堆積するステップ後に、前
記トレンチ及びビアに銅の接続構造を形成するステッ
プ、を有することを特徴とする方法。 （11）集積回路を製造する方法であって、半導体基体上
に中間レベルの誘電体層を形成するステップ、前記誘電
体層に孔を形成するステップ、前記孔の側壁は粗い表面
を有しており、前記孔の側壁を滑らかにするために、前
記孔内を含む、前記誘電体層上に薄い金属ライナーを堆
積するステップ、前記薄い金属ライナー上にバリア層を
堆積するステップ、前記バリア層上に銅のシード層を堆
積するステップ、前記孔を銅で充填するステップ、及び
前記銅、バリア層、及び薄い金属ライナーを化学的機械
研磨するステップ、を有することを特徴とする方法。 （12）本発明は、トレンチ及びビアの側壁を滑らかにす
ることによって銅線の抵抗率を減少することができる。
半導体基板１００上に中間レベル誘電体１０２及び更に
その上にＩＭＤ１０４が形成された後、ビア１０６とト
レンチ１０８が形成される。薄いライナー１１０がトレ
ンチ１０８及び／又はビア１０６内を含む誘電体層上に
堆積される。薄いライナー１１０はトレンチ１０８及び
／又はビア１０６の側壁を滑らかにし、抵抗率を減少す
る。薄いライナーは有機または無機の誘電体１１０を有
する。薄いライナーは誘電体の代わりに金属であっても
よい。その後、銅の接続構造１１６が薄いライナー１１
０上に形成される。
【図面の簡単な説明】
【図１】抵抗率の理論値と銅線の幅のグラフである。
【図２】側壁の粗さと銅線の幅による最大％抵抗率の変
化のグラフである。
【図３】（Ａ）−（Ｄ）は、本発明の第１の実施の形態
によって形成された滑らかな側壁を有する銅の相互接続
構造の断面図である。
【図４】（Ａ）−（Ｄ）は、本発明の第２の実施の形態
によって形成された滑らかな側壁を有する銅の相互接続
構造の断面図である。
【図５】（Ａ）−（Ｄ）は、本発明の第３の実施の形態
によって形成された滑らかな側壁を有する銅の相互接続
構造の断面図である。
【符号の説明】
１００ 半導体基体 １０２ 中間レベル誘電体（ＩＬＤ） １０４ イントラメタル誘電体（ＩＭＤ） １０６ ビア １０８ トレンチ １１０ ライナー １１２ バリア １１４ 銅の充填 １１６ 銅の相互接続 ２１０ 金属ライナー ２１６ 銅の相互接続 ３１０ 薄い金属ライナー ３１６ 銅の相互接続
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH18 HH21 HH27 HH30 HH32 HH33 HH34 HH36 JJ11 JJ18 JJ21 JJ27 JJ30 JJ32 JJ33 JJ34 JJ36 KK11 MM02 MM12 MM13 NN05 NN06 PP06 PP14 PP27 QQ09 QQ10 QQ16 QQ23 QQ37 QQ48 RR01 RR04 RR09 RR11 RR25 SS07 SS11 SS21 TT01 TT07 XX10

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 集積回路の製造方法であって、 半導体基体上に誘電体層を形成するステップ、 前記誘電体層に、粗い面の側壁を有する孔をエッチング
    するステップ、 前記孔内の前記誘電体層上に薄いライナーを堆積するス
    テップ、 前記ライナー上にバリア層を堆積するステップ、及び前
    記薄いライナーを堆積するステップ及び前記バリアを堆
    積するステップの後、前記孔に銅の接続構造を形成する
    ステップ、を有することを特徴とする方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324414A (ja) * 2005-05-18 2006-11-30 Toshiba Corp 半導体装置及びその製造方法
JP2007053133A (ja) * 2005-08-15 2007-03-01 Toshiba Corp 半導体装置及びその製造方法
JP2007294854A (ja) * 2006-03-29 2007-11-08 Fujitsu Ltd 界面ラフネス緩和膜、界面ラフネス緩和膜形成材料、これらを用いた配線層および半導体装置ならびに半導体装置の製造方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6759325B2 (en) * 2000-05-15 2004-07-06 Asm Microchemistry Oy Sealing porous structures
US20020102797A1 (en) * 2001-02-01 2002-08-01 Muller David A. Composite gate dielectric layer
US6670717B2 (en) * 2001-10-15 2003-12-30 International Business Machines Corporation Structure and method for charge sensitive electrical devices
US6831363B2 (en) * 2002-12-12 2004-12-14 International Business Machines Corporation Structure and method for reducing thermo-mechanical stress in stacked vias
US7247939B2 (en) * 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
KR100587635B1 (ko) * 2003-06-10 2006-06-07 주식회사 하이닉스반도체 반도체소자의 제조 방법
US7052990B2 (en) * 2003-09-03 2006-05-30 Infineon Technologies Ag Sealed pores in low-k material damascene conductive structures
US7157373B2 (en) 2003-12-11 2007-01-02 Infineon Technologies Ag Sidewall sealing of porous dielectric materials
US7157367B2 (en) * 2004-06-04 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device structure having enhanced surface adhesion and failure mode analysis
US7339274B2 (en) * 2004-08-17 2008-03-04 Agere Systems Inc. Metallization performance in electronic devices
US7229909B2 (en) * 2004-12-09 2007-06-12 International Business Machines Corporation Integrated circuit chip utilizing dielectric layer having oriented cylindrical voids formed from carbon nanotubes
US20060128163A1 (en) * 2004-12-14 2006-06-15 International Business Machines Corporation Surface treatment of post-rie-damaged p-osg and other damaged materials
JP2006190884A (ja) * 2005-01-07 2006-07-20 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7538024B2 (en) * 2005-05-03 2009-05-26 United Microelectronics Corp. Method of fabricating a dual-damascene copper structure
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR100853098B1 (ko) 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
US7696057B2 (en) * 2007-01-02 2010-04-13 International Business Machines Corporation Method for co-alignment of mixed optical and electron beam lithographic fabrication levels
CN101809735B (zh) * 2007-08-15 2012-06-20 泰塞拉公司 具有通过镀敷形成的接线柱的互连元件
TWI405514B (zh) * 2009-12-22 2013-08-11 Unimicron Technology Corp 線路板的線路結構的製造方法
CN102130045B (zh) * 2010-12-31 2015-12-02 上海集成电路研发中心有限公司 通孔加工方法
US8946899B2 (en) * 2012-07-24 2015-02-03 Invensas Corporation Via in substrate with deposited layer
US8871639B2 (en) 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN107611027A (zh) * 2017-08-16 2018-01-19 江苏鲁汶仪器有限公司 一种改善深硅刻蚀侧壁粗糙度的方法
US10529662B2 (en) * 2018-01-29 2020-01-07 International Business Machines Corporation Method and structure to construct cylindrical interconnects to reduce resistance
TWI685040B (zh) * 2019-01-19 2020-02-11 華邦電子股份有限公司 半導體裝置的製造方法
US11508857B2 (en) * 2019-02-04 2022-11-22 University Of Florida Research Foundation, Incorporated Optical scrambler with nano-pyramids
US11764164B2 (en) 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
US11769736B2 (en) * 2021-04-14 2023-09-26 Micron Technology, Inc. Scribe structure for memory device
US11715704B2 (en) * 2021-04-14 2023-08-01 Micron Technology, Inc. Scribe structure for memory device
US11600578B2 (en) 2021-04-22 2023-03-07 Micron Technology, Inc. Scribe structure for memory device
CN115621190A (zh) * 2021-07-12 2023-01-17 长鑫存储技术有限公司 一种半导体结构的形成方法及半导体结构
CN116013898A (zh) * 2021-10-22 2023-04-25 群创光电股份有限公司 电子装置及电子装置的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
US6380628B2 (en) * 1999-08-18 2002-04-30 International Business Machines Corporation Microstructure liner having improved adhesion
US6326297B1 (en) * 1999-09-30 2001-12-04 Novellus Systems, Inc. Method of making a tungsten nitride barrier layer with improved adhesion and stability using a silicon layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324414A (ja) * 2005-05-18 2006-11-30 Toshiba Corp 半導体装置及びその製造方法
JP2007053133A (ja) * 2005-08-15 2007-03-01 Toshiba Corp 半導体装置及びその製造方法
JP2007294854A (ja) * 2006-03-29 2007-11-08 Fujitsu Ltd 界面ラフネス緩和膜、界面ラフネス緩和膜形成材料、これらを用いた配線層および半導体装置ならびに半導体装置の製造方法

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