CN116013898A - 电子装置及电子装置的制造方法 - Google Patents

电子装置及电子装置的制造方法 Download PDF

Info

Publication number
CN116013898A
CN116013898A CN202111233917.2A CN202111233917A CN116013898A CN 116013898 A CN116013898 A CN 116013898A CN 202111233917 A CN202111233917 A CN 202111233917A CN 116013898 A CN116013898 A CN 116013898A
Authority
CN
China
Prior art keywords
insulating layer
opening
electronic device
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111233917.2A
Other languages
English (en)
Inventor
丁景隆
高克毅
王程麒
樊光明
陈俊宏
廖文祥
施铭贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innolux Corp
Original Assignee
Innolux Display Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Innolux Display Corp filed Critical Innolux Display Corp
Priority to CN202111233917.2A priority Critical patent/CN116013898A/zh
Priority to TW111100330A priority patent/TWI834100B/zh
Priority to US17/746,987 priority patent/US20230129218A1/en
Priority to KR1020220075552A priority patent/KR20230057929A/ko
Priority to EP22196757.3A priority patent/EP4170710A1/en
Publication of CN116013898A publication Critical patent/CN116013898A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0236Shape of the insulating layers therebetween
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/141Analog devices
    • H01L2924/142HF devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09063Holes or slots in insulating substrate not used for electrical connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本揭露提供一种电子装置包括连接件。连接件包括第一绝缘层以及第二绝缘层。第一绝缘层具有第一开口,其中第一绝缘层在第一开口的侧壁与第一绝缘层的顶表面具有不同的粗糙度。第二绝缘层设置于第一绝缘层上,且第二绝缘层具有第二开口,其中第二开口暴露第一绝缘层在第一开口的侧壁。本揭露亦提供电子装置的制造方法。

Description

电子装置及电子装置的制造方法
技术领域
本揭露涉及一种电子装置及电子装置的制造方法。
背景技术
在制造电子装置的过程中,由于不同材料的不同物理性质,例如热膨胀系数,不同而导致产品的翘曲是需要克服的问题。
发明内容
本揭露是提供一种电子装置,具有良好的品质。
本揭露是提供一种电子装置的制造方法,可有效降低电子装置制作过程中发生翘曲的情形。
根据本揭露的实施例,一种电子装置包括连接件。连接件包括第一绝缘层以及第二绝缘层。第一绝缘层具有第一开口,其中第一绝缘层在第一开口的侧壁与第一绝缘层的顶表面具有不同的粗糙度。第二绝缘层设置于第一绝缘层上,且第二绝缘层具有第二开口,其中第二开口暴露第一绝缘层在第一开口的侧壁。
根据本揭露的实施例,一种电子装置的制造方法包括以下步骤。提供基板;形成第一绝缘层于基板上;图案化第一绝缘层以形成第一开口;以及形成第二绝缘层于第一绝缘层上,其中第二绝缘层延伸到第一开口且在剖面中,第一开口的下底宽度小于上底宽度。
根据本揭露的实施例,一种电子装置的制造方法包括以下步骤。提供基板;形成第一绝缘层于基板上;图案化第一绝缘层以形成第一开口;形成第二绝缘层于第一绝缘层上;图案化第二绝缘层以形成对应于第一开口的第二开口,其中在剖面中,第一开口的下底宽度小于上底宽度,且第一开口的上底宽度小于第二开口的下底宽度。
为让本揭露的上述特征和优点能更明显易懂,下文特举实施方式,并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本揭露,且附图并入本说明书中并构成本说明书的一部分。附图说明本揭露的实施例,并与描述一起用于解释本揭露的原理。
图1为本揭露一实施例的电子装置的示意图;
图2A至图2E为本揭露一些实施例的电子装置的局部制造方法的示意图;
图3A至图3E为本揭露一些实施例的电子装置的局部制造方法的示意图。
附图标号说明
100、100A、100B:电子装置;
102:元件区;
104:非元件区;
110:基板;
120、240:第一金属层;
130、230:第一绝缘层;
132、232:第一开口;
152、252:第二开口;
172、272:第三开口;
134、230V:第一孔洞;
140、260:第二金属层;
150、250:第二绝缘层;
154:第二孔洞;
160、280:第三金属层;
170、270:第三绝缘层;
174:第三孔洞;
180:第四金属层;
190、290:第四绝缘层;
220:半导体晶片;
292:第四开口;
B130、B230:底表面
B132、B232、B152、B252:下底宽度
RDL1、RDL2:连接件;
S132、S134、S232:侧壁
T130、T230:顶表面
I-I:线;
U132、U232、U152、U252:上底宽度
θ1、θ2:夹角。
具体实施方式
现将详细地参考本揭露的示范性实施例,示范性实施例的实例说明于附图中。只要有可能,相同元件符号在附图和描述中用来表示相同或相似部分。
在下文说明书与权利要求中,“含有”与“包括”等词为开放式词语,因此其应被解释为“含有但不限定为…”之意。
本揭露中所叙述的一结构(或层别、组件、基材)位于另一结构(或层别、组件、基材)之上/上方或一结构(或层别、组件、基材)连接另一结构(或层别、组件、基材),可以指二结构相邻且直接连接,或是可以指二结构相邻而非直接连接,非直接连接是指二结构之间具有至少一中介结构(或中介层别、中介组件、中介基材、中介间隔),一结构的下侧表面相邻或直接连接于中介结构的上侧表面,另一结构的上侧表面相邻或直接连接于中介结构的下侧表面,而中介结构可以是单层或多层的实体结构或非实体结构所组成,并无限制。在本揭露中,当某结构设置在其它结构“上”时,有可能是指某结构“直接”在其它结构上,或指某结构“间接”在其它结构上,即某结构和其它结构间还夹设有至少一结构。
虽然术语“第一”、“第二”、“第三”…可用以描述多种组成元件,但组成元件并不以此术语为限。此术语仅用于区别说明书内单一组成元件与其他组成元件。权利要求中可不使用相同术语,而依照权利要求中元件宣告的顺序以第一、第二、第三…取代。因此,在下文说明书中,第一组成元件在权利要求中可能为第二组成元件。
在本文中,“约”、“大约”、“实质上”、“大致上”的用语通常表示在一给定值或范围的10%内、或5%内、或3%之内、或2%之内、或1%之内、或0.5%之内。在此给定的数量为大约的数量,亦即在没有特定说明“约”、“大约”、“实质上”、“大致上”的情况下,仍可隐含“约”、“大约”、“实质上”、“大致上”的含义。此外,用语“范围为第一数值至第二数值”、“范围介于第一数值至第二数值之间”表示所述范围包含第一数值、第二数值以及它们之间的其它数值。
本揭露中所叙述的电性连接或耦接,皆可以指直接连接或间接连接,在直接连接的情况下,两电路上元件的端点直接连接或以一导体线段互相连接,而在间接连接的情况下,两电路上元件的端点之间具有开关、二极管、电容、电感、电阻、其他适合的元件、或上述元件的组合,但不限于此。
在本揭露中,厚度、长度与宽度的测量方式可以是采用光学显微镜测量而得,厚度则可以由电子显微镜中的剖面图像测量而得,但不以此为限。另外,任两个用来比较的数值或方向,可存在着一定的误差。若第一值等于第二值,其隐含着第一值与第二值之间可存在着约10%或5%或3%的误差。
须知悉的是,以下所举实施例可以在不脱离本揭露的精神下,可将数个不同实施例中的特征进行拆解、替换、重组、混合以完成其他实施例。各实施例间特征只要不违背发明精神或相冲突,均可任意混合搭配使用。
图1为本揭露一实施例的电子装置的示意图。电子装置100具有多个元件区102以及非元件区104。元件区102排列成阵列且彼此分隔而非元件区104分布在元件区102之间。在一些实施例中,元件区102可以至少设置有晶片、布线层以及封装材料。晶片可以是发光晶片、半导体晶片等。在一些实施例中,半导体晶片可定义出主动元件、被动元件或其组合所构成的电子电路,例如逻辑电路、存储器电路等。在一些实施例中,电子装置100可以是高频元件、发光元件、封装元件等。非元件区104可以包括切割道,且电子装置100可以沿着切割道切割而独立出多个独立的电子装置。在一些实施例中,经切割后,非元件区104的结构可能部分保留在独立的电子装置中也可能不存在独立的电子装置中。
在一些实施例中,电子装置100中的个别构件主要由基板110来支撑。此外,可以在基板110上制作需要的连接件以实现各构件所需要的电性连接关系。此处的连接件可以理解为布线层,但不以此为限。基板110可以是玻璃基板、硅基板、蓝宝石基板等,且具有面板级尺寸。举例而言,基板110可以是G3.5代玻璃基板,其尺寸约为610mm×720mm,但不以此为限。在其他实施例中,基板110可以是G3代玻璃基板、G4代玻璃基板、G4.5代玻璃基板、G5代玻璃基板、G5.5代玻璃基板或是更新世代的玻璃基板。本实施例将晶片接附至面板级基板上,且在面板级基板上制作布线层并封装晶片,因此本实施例可以做为扇出型面板级封装(fan out panel level package,FOPLP)的一种应用。扇出型面板级封装由于采用了面板级的基板110,相较于晶圆级封装而言可大幅提升产能。同时,面板级的基板110具有矩形轮廓,这相较于晶圆级封装而言也可大幅提高基板110的利用率。因此,电子装置100可以用于实现高产能的需求。
图2A至图2E为本揭露一些实施例的电子装置的局部制造方法的示意图。图2A至图2E所呈现的结构对应于图1中线I-I的剖面,但电子装置的制造方法不以此为限。在图2A中,先提供基板110,并在基板110上形成第一金属层120以及在第一金属层120上形成第一绝缘层130。第一金属层120可以分布在元件区102中,以在元件区102中建立需要的电性传输路径。在一些实施例中,第一金属层120的制作方法可包括沉积金属材料于基板110上以及图案化金属材料以形成第一金属层120。图案化金属材料的方法可包括微影蚀刻法或是其他可替代的方法。
第一绝缘层130的制作方法可以是将绝缘材料形成于基板110上,使绝缘材料覆盖第一金属层120以及覆盖基板110。第一绝缘层130可以全面覆盖基板110的面积。在一些实施例中,第一绝缘层130的绝缘材料包括ABF(Ajinomoto build-up film)胶、环氧树脂、模制化合物(molding compound)、其他增层材料等,但不以此为限。在一些实施例中,第一绝缘层130可以为预先制作的薄膜,且第一绝缘层130可以贴合的方式附接到基板110上并且覆盖第一金属层120。另外,薄膜状的第一绝缘层130足够柔软而可沿着第一金属层120的轮廓延伸。在一些实施例中,第一绝缘层130可包括基质以及分布于基质中的填充材料,其中填充材料例如包括二氧化硅填料、玻璃纤维等。
在图2B中,接着,图案化第一绝缘层130以形成第一开口132以及第一孔洞134。在本文中,孔洞这样的用语可理解为绝缘层经图案化而形成在元件区102的可被后续膜层填入和/或覆盖的结构,而开口这样的用语可理解为绝缘层经图案化而形成在非元件区104的可在后续步骤中被露出的结构,但不以此为限。图案化第一绝缘层130的方法包括激光钻孔。在一些实施例中,激光钻孔的激光束可以具有266nm至355nm范围内的波长,但补以此为限。具体而言,可依据要图案化的膜层以及预计形成的图案而调整激光钻孔的激光束的能量、焦距等参数。在激光钻孔步骤后可进行清洗步骤以将残余的碎屑清除。清洗步骤例如使用电浆或是合适的清洗剂来清除残余的碎屑。在一些实施例中,执行激光钻孔之前,可以先检视装置的平坦度。例如,采用自动光学检查(Automated Optical Inspection,AOI)系统检视装置整体的平坦度。如此,可以在平坦度较差的区域执行激光钻孔以形成第一开口132。换言之,第一开口132的位置可以依据实际装置状态而调整。另外,第一孔洞134则是位于第一金属层120上以暴露部分第一金属层120。
在一些实施例中,受到激光钻孔的第一绝缘层130可以具有粗糙的表面。因此,第一绝缘层130在第一开口132的侧壁S132以及在第一孔洞134的侧壁S134可以具有不同于第一绝缘层130的顶表面T130的粗糙度。具体而言,侧壁S132以及侧壁S134都比顶表面T130更为粗糙。在一些实施例中,侧壁S132以及侧壁S134的表面粗糙度可以为1500nm(纳米)~6000nm(纳米),而顶表面T130的表面粗糙度可以为600nm(纳米)~1300nm(纳米)。另外,第一开口132以及第一孔洞134的轮廓可以为倒梯形。举例而言,第一开口132的下底宽度B132小于上底宽度U132,且第一孔洞134亦然。第一绝缘层130在第一开口132的侧壁S132以及在第一孔洞134的侧壁S134在剖面中可以略成弧形,但也可以为直线。另外,第一绝缘层130在第一开口132的侧壁S132与第一绝缘层130的底表面B130的夹角θ1可以大于30度且小于或等于75度。同时,第一孔洞134也可以具有类似的倾斜状侧壁。在一些实施例中,由于采用激光钻孔,侧壁S132与侧壁S134的表面可能具有焦化的材料,但焦化的材料也可能在清洗过程中被移除。
在图2C中,于第一绝缘层130上接续的形成第二金属层140及第二绝缘层150。第二金属层150的制造方法大致类似第一金属层140的制造方法,且第二金属层150的布局可以不同于第一金属层140的布局以实现需要的电传输路径。第二金属层150至少部分位于第一孔洞134中,且通过第一孔洞134与第一金属层130电性连接。第二绝缘层150的形成方式大致类似第一绝缘层130的形成方式。第二绝缘层150覆盖第二金属层140且覆盖第二金属层140之外的第一绝缘层130,因此第二金属层140位于第一绝缘层130与第二绝缘层150之间。另外,第二绝缘层150可以延伸到第一绝缘层130的第一开口132,而接触第一绝缘层130下方的基板110。第二绝缘层150的材料可以类似或是相同于第一绝缘层130。
在图2D中,图案化第二绝缘层150以形成第二开口152与第二孔洞154。在一些实施例中,图案化第二绝缘层150的方法可类似图案化第一绝缘层130的方法。第二孔洞154可以暴露部分的第二金属层140以提供第二金属层140与后续形成的金属层彼此电连接的路径。第二开口152与第一开口132对应,且第二开口152将第一开口132暴露出来。
在本实施例中,第二开口152具有类似于第一开口130的倒梯形轮廓,且第二开口152的尺寸大于第一开口132的尺寸。因此,第二开口152可暴露第一绝缘层130在第一开口132的侧壁S132。举例而言,第二开口152的下底宽度B152可以小于第二开口152的上底宽度U152,且第二开口152的下底宽度B152可以大于第一开口132的上底宽度U132。也就是说,第二开口152的最小宽度可以大于第一开口132的最大宽度。如此一来,第一开口132与第二开口152可连通在一起,构成具阶梯状轮廓的贯孔。
图2E表示在图2D的步骤后进一步在第二绝缘层150上依序形成第三金属层160以及第三绝缘层170以构成电子装置100A的连接件RDL1。第三金属层160的制造方法大致类似前述第一金属层120与第二金属层140的制造方法,而第三绝缘层170的制造方法大致类似前述第一绝缘层130与第二绝缘层150的制造方法。举例而言,第三金属层160可以延伸至第二绝缘层150的第二孔洞154,而第三绝缘层170可经图案化而具有第三开口172。第三金属层160通过第二孔洞154电性连接第二金属层140。第三绝缘层170的第三开口172则暴露第二绝缘层150的第二开口152。在本实施例中,第三开口172的尺寸大于第二开口152。举例而言,第三开口172的最小宽度大于第二开口152的最大宽度,且第三开口172暴露第二绝缘层150在第二开口152的侧壁。因此,第一开口132、第二开口152以及第三开口172构成具有阶梯状轮廓的贯孔。
在图2E中,电子装置100A包括连接件RDL1,其中连接件RDL1包括第一绝缘层130以及第二绝缘层150等多层绝缘层。第一绝缘层130具有第一开口132且第一绝缘层130在第一开口132的侧壁S132与第一绝缘层130的顶表面T130具有不同的粗糙度。第二绝缘层150设置于第一绝缘层130上且具有第二开口152。第二开口152暴露第一绝缘层130在第一开口132的侧壁S132。电子装置100A制造过程中,若有应力发生,第一开口132与第二开口152可以提供释放应力的管道,避免制造过程中的应力导致结构上的形变或翘曲。因此,电子装置100A的制程良率因第一开口132与第二开口152的设置而改善。
在一些实施例中,制造电子装置100A时,可以事先设定第一开口132、第二开口152与第三开口172的设置位置。在一些实施例中,第一开口132、第二开口152与第三开口172的设置位置可以依据实际装置的状态来调整。举例而言,制作每一层绝缘层前可以先检视装置整体的平坦度,再依据检视结果来决定第一开口132、第二开口152与第三开口172的设置位置。举例而言,制作绝缘层之前可采用自动光学检查(Automated Optical Inspection,AOI)系统检视装置整体的平坦度。并且,第一开口132、第二开口152与第三开口172可以设置于检视结果呈现翘曲或是翘曲相对较严重的位置。如此一来,后续步骤较不容易因为结构的翘曲而发生定位不准、膜厚不均匀等情形。在一些实施例中,如果平坦度检视结果并无明显翘曲变形的状态,则对应的绝缘层可以不形成缓冲用的开口。
连接件RDL1可以做为元件的布线层以提供需要的导电传输路径。具体来说,连接件RDL1还包括第一金属层120、第二金属层140与第三金属层160。第一金属层120设置于基板110与第一绝缘层130之间,第二金属层140设置于第一绝缘层130与第二绝缘层150之间,而第三金属层160设置于第二绝缘层150与第三绝缘层170之间。第一绝缘层130的第一孔洞134露出部分第一金属层120。第二金属层140可以延伸到第一绝缘层130的第一孔洞134以电性连接第一金属层120。类似的,第三金属层160可以延伸到第二绝缘层150的第二孔洞154以电性连接第二金属层140。另外,第三绝缘层174的第三孔洞174可以露出部分第三金属层160。金属层与绝缘层的层数可以依据需要的布线规划而调整,但图2E以四层金属层以及四层绝缘层为例来说明。
另外,图虽未示,但电子装置100A还可包括电子元件,例如半导体晶片。半导体晶片可以设置于基板110上且与连接件RDL1电性连接。半导体晶片可以在连接件RDL1制作完成之后才接合到基板110上,也就是采用布线层优先(RDL first)的制造方法来制作。在一些实施例中,设置于基板110上的半导体晶片可以是晶封装的晶粒。因此电子装置100A可以还包括未示出的封装材料,例如模制化合物,且封装材料包封半导体晶片。
图3A至图3E为本揭露一些实施例的电子装置的局部制造方法的示意图。图3A至图3E所呈现的结构对应于图1中线I-I的电子装置的剖面,但电子装置的制造方法不以此为限。在图3A中,提供基板110,将半导体晶片220贴附到基板110上,并在基板110上形成第一绝缘层230。半导体晶片220可以通过黏着层(未示出)贴附至基板110上,且对应于图1的布局,半导体晶片220可以位在元件区102中,而相邻元件区102之间存在非元件区104。在一些实施例中,半导体片220可以采主动面朝上的方式贴附至基板110,或是采用主动面朝下的方式贴附至基板110。第一绝缘层230可以包封半导体晶片220。在一些实施例中,第一绝缘层230的材料可包括模制化合物、环氧树脂等封装材料。在一些实施例中,第一绝缘层230可包括基质以及分布于基质中的填充材料。另外,形成第一绝缘层230时,可先使第一绝缘层230的绝缘材料完全覆盖半导体晶片220,再进行研磨步骤使得半导体晶片220上的接合件222露出。因此,第一绝缘层230可以具有第一孔洞230V使且半导体晶片220上的接合件222贯穿第一绝缘层230而露出。不过,第一孔洞230V不须采用额外的步骤来制作。
在图3B中,接着图案化第一绝缘层230以在非元件区104形成第一开口232。在本实施例中,图案化第一绝缘层230的方法可包括激光钻孔。换言之,第一开口232的形成方法大致类似前述实施例中第一开口132的形成方法。因此,本实施例采用激光钻孔图案化第一绝缘层230之后可进一步进行清洗步骤,以将激光钻孔过程中产生的碎屑移除。在本实施例中,激光钻孔所形成的第一开口232可以具有倒梯形的轮廓。第一开口232的下底宽度B232小于上底宽度U232。在本实施例中,第一绝缘层230在第一开口232的侧壁S232的粗糙度可以大于第一绝缘层230的顶表面T230的粗糙度。在一些实施例中,侧壁S232的表面粗糙度可以为1500nm(纳米)~6000nm(纳米),而顶表面T230的表面粗糙度可以为600nm(纳米)~1300nm。另外,第一绝缘层230在第一开口232的侧壁S232与第一绝缘层230的底表面B230的夹角θ2可以大于30度且小于或等于75度。在一些实施例中,由于采用激光钻孔,侧壁S232的表面可能具有焦化的材料,但焦化的材料也可能在清洗过程中被移除。
在图3C中,于第一绝缘层230上依序形成第一金属层240以及第二绝缘层250。第一金属层240的形成方法可参照前述实施例中关于第一金属层120的形成方法。第一金属层240可以通过对应的接合件222电性连接半导体晶片220。第二绝缘层250可以整面形成于基板110上以覆盖第一金属层240以及第一绝缘层130。举例而言,第二绝缘层250在图3C的步骤中可以延伸到第一开口232中,而与基板110接触。
接着,在图3D中,将第二绝缘层250图案化以形成第二开口252以及第二孔洞254,其中第二绝缘层250可以采用类似前述实施例的第一绝缘层130的图案化方式来图案化。在本实施例中,第二开口252可以贯穿第一开口232而形成贯孔。第二开口252的尺寸可以大于第一开口232的尺寸,使得第一绝缘层230在第一开口232的侧壁S232完全露出。举例而言,第二开口252的下底宽度B252可以小于第二开口252的上底宽度U252,且第二开口252的下底宽度B252可以大于第一开口232的上底宽度U232。也就是说,第二开口252的最小宽度可以大于第一开口232的最大宽度。如此一来,第一开口232与第二开口252可连通在一起,构成具阶梯状轮廓的贯孔。
图3E表示在第二绝缘层250上依序形成第二金属层260、第三绝缘层270、第三金属层280以及第四绝缘层290以构成具有连接件RDL2的电子装置100B,其中连接件RDL2可以做为布线层以实现半导体晶片220需要的电传输路径。在本实施例中,连接件RDL2是在半导体晶片220贴附至基板110之后才制作的,因此可理解为采用晶片优先(chip first)的制造方法,但不以此为限。在此,第二金属层260与第三金属层280的制造方法可参照前述实施例,而第三绝缘层270以及第四绝缘层290的制造方法可类似第一绝缘层230与第二绝缘层250。第三绝缘层270可被图案化而具有第三开口272,且第四绝缘层290可被图案化而具有第四开口292。第三开口272贯穿第一开口232与第二开口252,且第四开口292贯穿第一开口232、第二开口252与第三开口272以形成贯孔。另外,由于越远离基板110的开口具有越大的尺寸,因此第四开口292贯穿第一开口232、第二开口252与第三开口272所构成的贯孔具有阶梯状的轮廓。
第一开口232、第二开口252、第三开口272与第四开口292可以做为缓冲结构。举例而言,因为第一开口232、第二开口252、第三开口272与第四开口292的设置,在制造电子装置100B的过程中因温度、压力等变化所产生应力可被释放而不容易造成基板110的翘曲。因此,电子装置100B在制造过程中可保持良好的平坦度,这有助于确保图案化步骤的精准度而提升制程良率。
综上所述,本揭露实施例的电子装置及电子装置的制造方法可使连接件中的绝缘层断开以提供缓冲。因此,电子装置不容易因制作过程中的应力而翘曲,这有助于提升电子装置的制造良率。
最后应说明的是:以上各实施例仅用以说明本揭露的技术方案,而非对其限制;尽管参照前述各实施例对本揭露进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本揭露各实施例技术方案的范围。

Claims (10)

1.一种电子装置,其特征在于,包括:
连接件,所述连接件包括:
第一绝缘层,具有第一开口,其中所述第一绝缘层在所述第一开口的侧壁与所述第一绝缘层的顶表面具有不同的粗糙度;以及
第二绝缘层,设置于所述第一绝缘层上,且所述第二绝缘层具有第二开口,其中所述第二开口暴露所述第一绝缘层在所述第一开口的所述侧壁。
2.根据权利要求1所述的电子装置,其特征在于,所述连接件还包括第一金属层,所述第一绝缘层还包括孔洞,所述第一绝缘层设置于所述第一金属层上且所述孔洞暴露所述第一金属层。
3.根据权利要求2所述的电子装置,其特征在于,所述连接件还包括第二金属层,所述第二金属层设置于所述第一绝缘层上且通过所述孔洞电性连接所述第一金属层。
4.根据权利要求3所述的电子装置,其特征在于,所述第二金属层位于所述第一绝缘层与所述第二绝缘层之间。
5.根据权利要求1所述的电子装置,其特征在于,所述第一绝缘层在所述第一开口的所述侧壁与所述第一绝缘层的底表面的夹角大于30度且小于或等于75度。
6.根据权利要求1所述的电子装置,其特征在于,所述第一绝缘层与所述第二绝缘层包括填充材料。
7.一种电子装置的制造方法,其特征在于,包括:
提供基板;
形成第一绝缘层于基板上;
图案化所述第一绝缘层以形成第一开口;以及
形成第二绝缘层于所述第一绝缘层上,其中所述第二绝缘层延伸到所述第一开口且在剖面中,所述第一开口的下底宽度小于上底宽度。
8.根据权利要求7所述的电子装置的制造方法,其特征在于,图案化所述第一绝缘层的方法包括激光钻孔。
9.一种电子装置的制造方法,其特征在于,包括:
提供基板;
形成第一绝缘层于所述基板上;
图案化所述第一绝缘层以形成第一开口;
形成第二绝缘层于所述第一绝缘层上;
图案化所述第二绝缘层以形成对应于所述第一开口的第二开口,其中在剖面中,所述第一开口的下底宽度小于上底宽度,且所述第一开口的所述上底宽度小于所述第二开口的下底宽度。
10.根据权利要求9所述的电子装置的制造方法,其特征在于,图案化所述第一绝缘层以及图案化所述第二绝缘层的方法包括激光钻孔。
CN202111233917.2A 2021-10-22 2021-10-22 电子装置及电子装置的制造方法 Pending CN116013898A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202111233917.2A CN116013898A (zh) 2021-10-22 2021-10-22 电子装置及电子装置的制造方法
TW111100330A TWI834100B (zh) 2021-10-22 2022-01-05 電子裝置及電子裝置的製造方法
US17/746,987 US20230129218A1 (en) 2021-10-22 2022-05-18 Electronic device and method of fabricating an electronic device
KR1020220075552A KR20230057929A (ko) 2021-10-22 2022-06-21 전자 장치 및 전자 장치의 제조 방법
EP22196757.3A EP4170710A1 (en) 2021-10-22 2022-09-21 Electronic device and method of fabricating an electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111233917.2A CN116013898A (zh) 2021-10-22 2021-10-22 电子装置及电子装置的制造方法

Publications (1)

Publication Number Publication Date
CN116013898A true CN116013898A (zh) 2023-04-25

Family

ID=83400552

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111233917.2A Pending CN116013898A (zh) 2021-10-22 2021-10-22 电子装置及电子装置的制造方法

Country Status (5)

Country Link
US (1) US20230129218A1 (zh)
EP (1) EP4170710A1 (zh)
KR (1) KR20230057929A (zh)
CN (1) CN116013898A (zh)
TW (1) TWI834100B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000076281A1 (fr) * 1999-06-02 2000-12-14 Ibiden Co., Ltd. Carte a circuit imprime multicouche et procede de fabrication d'une telle carte
US6586334B2 (en) * 2000-11-09 2003-07-01 Texas Instruments Incorporated Reducing copper line resistivity by smoothing trench and via sidewalls
TWI395521B (zh) * 2008-08-13 2013-05-01 Unimicron Technology Corp 埋入式結構及其製法
KR20120040892A (ko) * 2010-10-20 2012-04-30 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
JP2017073514A (ja) * 2015-10-09 2017-04-13 イビデン株式会社 プリント配線板およびその製造方法
TWI583265B (zh) * 2015-12-03 2017-05-11 欣興電子股份有限公司 線路板結構及其製作方法

Also Published As

Publication number Publication date
TW202318943A (zh) 2023-05-01
TWI834100B (zh) 2024-03-01
US20230129218A1 (en) 2023-04-27
EP4170710A1 (en) 2023-04-26
KR20230057929A (ko) 2023-05-02

Similar Documents

Publication Publication Date Title
US5055907A (en) Extended integration semiconductor structure with wiring layers
KR102406573B1 (ko) 반도체 소자 및 그 제조 방법
US5192716A (en) Method of making a extended integration semiconductor structure
US7875481B2 (en) Semiconductor apparatus and method for manufacturing the same
US8410615B2 (en) Semiconductor device and method for manufacturing the same
US7781880B2 (en) Semiconductor package
KR20100121447A (ko) 범프 패드 구조 및 그 제조방법
CN112005370A (zh) 用于光子芯片和电气芯片集成的集成电路桥
KR20020091327A (ko) 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법
US20090140393A1 (en) Wafer scribe line structure for improving ic reliability
KR102180746B1 (ko) 반도체 패키지 구조 및 그 제조 방법
TW202145385A (zh) 內埋元件的基板結構及其製造方法
US20210202363A1 (en) Package structure and manufacturing method thereof
JP2003007909A (ja) 半導体装置の製造方法とそれによる半導体装置およびこれを用いた電子機器
US11450633B2 (en) Package structure of semiconductor device with improved bonding between the substrates
CN116013898A (zh) 电子装置及电子装置的制造方法
US7632707B2 (en) Electronic device package and method of manufacturing the same
WO1990009093A1 (en) Extended integration semiconductor structure and method of making the same
TW202420545A (zh) 電子裝置
TWI796923B (zh) 電子裝置及電子裝置的製造方法
US20240170475A1 (en) Method for manufacturing semiconductor device, semiconductor device, integrated circuit element, and method for manufacturing integrated circuit element
TWI844801B (zh) 封裝載板及其製作方法與晶片封裝結構
US20240170367A1 (en) Semiconductor device
WO2022160084A1 (en) Substrate structure, and fabrication and packaging methods thereof
KR102029915B1 (ko) 솔더 패드, 솔더 패드를 포함하는 반도체 칩 및 그 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination