KR20230057929A - 전자 장치 및 전자 장치의 제조 방법 - Google Patents

전자 장치 및 전자 장치의 제조 방법 Download PDF

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KR20230057929A
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친-룽 팅
커-이 카오
쳉-치 왕
쿠앙-밍 판
춘-훙 첸
왠-시앙 리아오
밍-신엔 시
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이노럭스 코포레이션
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Abstract

연결 요소를 포함하는 전자 장치가 제공된다. 연결 요소는 제1 절연층 및 제2 절연층을 포함한다. 제1 절연층은 제1 개구부를 갖는다. 제1 개구부에서 제1 절연층의 측벽은 제1 절연층의 상면의 거칠기와 상이한 거칠기를 갖는다. 제2 절연층은 제1 절연층 상에 배치되고, 제2 절연층은 제2 개구부를 갖는다. 제1 개구부에서 제1 절연층의 측벽은 제2 개구부에 의해 노출된다. 전자 장치를 제조하는 방법도 제공된다.

Description

전자 장치 및 전자 장치의 제조 방법{ELECTRONIC DEVICE AND METHOD OF FABRICATING AN ELECTRONIC DEVICE}
본 개시는 전자 장치 및 전자 장치의 제조 방법에 관한 것이다. 이 출원은, 2021년 10월 22일 출원된 중국 출원 일련 번호 202111233917.2의 우선권을 주장한다. 위에서 언급한 특허 출원의 전체가 여기에 참조로 포함되며 본 명세서의 일부가 된다.
전자 장치를 제조하는 프로세스에서, 열팽창계수와 같은, 상이한 물질의 물리적 특성의 차이로 인해, 제품의 휘어짐(warpage)은 해결해야 할 문제다.
본 개시는 양질의 전자 장치(electronic device)를 제공한다.
본 발명은 전자 장치의 제조 프로세스에서 휘어짐을 효과적으로 방지할 수 있는 전자 장치의 제조 방법을 제공한다.
본 발명의 한 실시 예에 따르면, 전자 장치는 연결 요소(connection element)를 포함한다. 연결 요소는 제1 절연층(first insulation layer) 및 제2 절연층(second insulation layer)을 포함한다. 제1 절연층은 제1 개구부(first opening)를 갖는다. 제1 개구부에서 제1 절연층의 측벽(sidewall)은 제1 절연층의 상면(top surface)의 거칠기(roughness)와 상이한 거칠기를 갖는다. 제2 절연층은 제1 절연층 상에 배치되고, 제2 절연층은 제2 개구부(second opening)를 갖는다. 제1 개구부에서 제1 절연층의 측벽은 제2 개구부에 의해 노출된다.
본 발명의 일 실시예에 따른 전자 장치의 제조 방법은 다음을 포함한다. 기판(substrate)이 제공된다. 기판 상에 제1 절연층이 형성된다. 제1 절연층은 제1 개구부를 형성하도록 패터닝된다. 제1 절연층 상에 제2 절연층이 형성된다. 제2 절연층은 제1 개구부까지 연장되고, 단면도에서, 제1 개구부의 하부 바닥(lower bottom)의 폭은 제1 개구부의 상부 바닥(upper bottom)의 폭보다 작다.
본 발명의 일 실시예에 따른 전자 장치의 제조 방법은 다음을 포함한다. 기판(substrate)이 제공된다. 기판 상에 제1 절연층이 형성된다. 제1 절연층은 제1 개구부를 형성하도록 패터닝된다. 제1 절연층 상에 제2 절연층이 형성된다. 제2 절연층은 제1 개구부에 대응하는 제2 개구부를 형성하도록 패터닝된다. 단면도에서, 제1 개구부의 하부 바닥의 폭은 제1 개구부의 상부 바닥의 폭보다 작고, 제1 개구부의 상부 바닥의 폭은 제2 개구부의 하부 바닥의 폭보다 작다.
술한 본 발명의 특징 및 이점을 이해하기 쉽도록 도면과 함께 실시예를 상세히 설명하면 다음과 같다.
첨부 도면은 본 개시 내용의 추가 이해를 제공하기 위해 포함되며, 본 명세서에 통합되고 본 명세서의 일부를 구성한다. 도면은 본 개시의 실시예를 예시하고, 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1은 본 개시의 일 실시예에 따른 전자 장치의 개략도이다.
도 2a 내지 도 2e는 단면도에서 본 개시내용의 일부 실시형태에 따른 전자 장치를 제조하는 방법의 일부 단계의 개략도이다.
3a 내지 도 3e는 단면도에서 본 개시내용의 일부 실시형태에 따른 전자 장치를 제조하는 방법의 일부 단계의 개략도이다.
이제 개시의 현재 실시예에 대해 자세히 참조할 것이며, 그 예는 포함된 도면에 도시된다. 가능하면 도면과 설명에 동일한 참조 번호가 사용되어 동일하거나 유사한 부품을 나타낸다.
이하의 명세서 및 특허청구범위에서 "포함하는", "함유하는" 및 "갖는"과 같은 단어는 개방형 단어이므로 "포함하지만 이에 국한되지 않는..."의 의미로 해석되어야 한다.
다른 구조(또는 층 유형(layer type), 구성요소, 기판) 위에/위에 위치되는 구조(또는 층 유형, 구성요소, 기판) 또는 다른 구조(또는 층 유형, 구성요소에 연결되는 구조(또는 층 유형, 구성요소, 기판) , 기판) 본 명세서에서 설명하는 2개의 구조물이 서로 인접하여 직접 연결되어(directly connected) 있는 것을 의미하거나, 2개의 구조물이 인접하지만 직접 연결되어 있지 않은 것을 의미할 수 있다. 간접 연결(indirect connection)은 두 구조 사이에 적어도 하나의 중간 구조(또는 중간 층, 중간 구성 요소, 중간 기판 또는 중간 간격)가 있음을 의미하고, 구조의 하부 측면은 중간 구조의 상부 측면에 인접하거나 직접 연결되고, 다른 구조의 상부 측면은 중간 구조의 하부 측면에 인접하거나 직접 연결된다. 중간 구조는 단층 또는 다층의 물리적 구조 또는 비물리적 구조일 수 있으며, 이에 제한되는 것은 아니다. 본 명세서에서 어떤 구조가 다른 구조의 "위에" 있는 경우, 어떤 구조가 다른 구조에 "직접적으로" 존재하거나 특정 구조가 다른 구조에 "간접적으로" 있는 것을 의미할 수 있으며, 즉, 상기 특정 구조와 상기 다른 구조 사이에 적어도 하나의 구조가 존재한다.
"제1", "제2", "제3" 등의 용어는 다양한 구성 요소를 설명하기 위해 사용될 수 있지만, 구성 요소가 이러한 용어에 제한되는 것은 아니다. 이러한 용어는 명세서에서 단일 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 동일한 용어는 청구항에서 사용되지 않을 수 있으며, 청구항에서 선언된 요소의 선언된 순서에 따라 첫 번째, 두 번째, 세 번째...로 대체될 수 있다. 따라서, 이하의 명세서의 설명에 있어서, 특허청구범위의 제1 구성요소는 제2 구성요소일 수 있다.
명세서에서 용어 "약", "근처", "상당한" 및 "대략적인"은, 일반적으로 주어진 값 또는 범위의 10% 이내, 또는 5% 이내, 또는 3% 이내, 또는 2% 이내, 또는 1% 이내, 또는 0.5% 이내를 지칭한다. 여기에 주어진 양은 대략적인 양이다. 즉, "약", "근처", "상당한" 및 "대략적인"에 대한 특정 설명이 없는 경우 "약", "근처", "실질적인"의 의미 , 그리고 "대략적인"은 여전히 암시될 수 있다. 또한, "제1 값부터 제2 값까지의 범위" 및 "제1 값과 제2 값 사이의 범위"라는 용어는 그 범위가 제1 값, 제2 값 및 그 사이의 다른 값을 포함함을 나타낸다.
본 개시에서 설명된 "전기적으로 연결하다" 및 "결합"이라는 용어는 임의의 직접 및 간접 전기 연결을 포함한다. 직접 전기 연결의 경우 두 회로의 끝점이 직접 연결되거나 도선으로 서로 연결된다. 간접 전기 연결의 경우 스위치, 다이오드, 커패시터, 인덕턴스, 저항기 또는 기타 적절한 구성요소 또는 두 회로의 끝점 사이에 위 구성요소의 조합이나; 그러나 공개는 이에 제한되지 않는다.
본 발명에서 두께, 길이 및 폭은 광학현미경으로 측정될 수 있고, 두께는 전자현미경으로 단면 이미지를 기초로 측정될 수 있으나, 이에 제한되는 것은 아니다. 또한, 비교에 사용된 두 값 또는 방향 간에 특정 오류가 있을 수 있다. 첫 번째 값이 두 번째 값과 같으면, 첫 번째 값과 두 번째 값 사이에 10%, 5% 또는 3%의 오차가 있을 수 있음을 의미한다.
아래에 열거된 실시예는 본 개시의 원리를 벗어나지 않고 다른 실시예를 달성하기 위해 여러 상이한 실시예의 특징을 대체, 재결합 및 혼합할 수 있다는 점에 유의해야 한다. 실시예의 특징은 본 개시의 취지를 벗어나거나 상충되지 않는 한 임의로 혼합 및 조합될 수 있다.
도 1은 본 개시의 일 실시예에 따른 전자 장치의 개략도이다. 일부 실시예에서, 전자 장치( electronic device)(100)는 고주파 요소(high frequency element), 발광 요소(light emitting element), 표시 장치(display device), 타이틀 장치(titled device), 패키징 장치(packaging device) 등일 수 있다. 일부 실시예에서, 전자 장치(100)는 플렉서블하거나 접힐 수 있다. 전자 장치(100)는 다중 요소 영역(multiple element area)(102) 및 다중 비요소 영역(multiple non-element area)(104)을 갖는다. 요소 영역(102)은 어레이로 배치되어 서로 분리되고, 비요소 영역(104)은 요소 영역(102) 사이에 분포된다. 일부 실시예에서, 적어도 칩, 재분배층(redistribution layer), 및 패키징 물질(packaging material)이 요소 영역(102)에 제공된다. 칩은 발광 칩, 반도체 칩 등일 수 있다. 일부 실시예에서, 반도체 칩은 논리 회로, 메모리 회로 등과 같은 능동 요소, 수동 요소 또는 이들의 조합이 결합된 전자 회로를 정의할 수 있다. 일부 실시예에서, 전자 장치(100)는 고주파 요소, 발광 요소, 패키징 요소 등일 수 있다. 비요소 영역(104)은 스크라이브 라인을 포함할 수 있고, 전자 장치(100)의 다수의 독립적인 전자 장치는 스크라이브 라인을 따라 분리될 수 있다. 일부 실시예에서, 비요소 영역(104)의 구조는 절단 후 독립 전자 장치에 부분적으로 유지되거나 독립 전자 장치에 존재하지 않을 수 있다.
일부 실시예에서, 전자 장치(100)의 개별 구성요소는 주로 기판(substrate)(110)에 의해 지지된다. 또한, 기판(110)에 필요한 연결 요소를 제작하여 각 구성요소의 필요한 전기적 연결을 실현할 수 있다. 여기서, 연결 요소는 재분배층로 볼 수 있으나; 공개는 이에 제한되지 않는다. 기판(110)은 유리 기판, 실리콘 기판, 사파이어 기판 등일 수 있으며, 패널 레벨 크기를 가질 수 있다. 예를 들어, 기판(110)은 610mm x 720mm 크기의 G3.5 유리 기판일 수 있으나; 공개는 이에 제한되지 않는다. 다른 구체 예에서, 기판(110)은 G3 유리 기판, G4 유리 기판, G4.5 유리 기판, G5 유리 기판, G5.5 유리 기판, 또는 차세대의 유리 기판일 수 있다. 실시예에서, 칩은 패널 레벨 기판(panel level substrate)에 연결된다. 재분배층은 패널 레벨 기판에 제작되고 칩이 패키징된다. 따라서, 실시예는 팬아웃 패널 레벨 패키징(fan out panel level packaging)(FOPLP)의 애플리케이션으로서 기능할 수 있다. 팬아웃 패널 레벨 패키징 프로세스(fan out panel level packaging process)에서 패널 레벨 기판(110)이 채용되므로 웨이퍼 레벨 패키징에 비해 생산성이 크게 향상될 수 있다. 동시에, 패널 레벨 기판(110)은 직사각형 윤곽을 가지는데, 웨이퍼 레벨 패키징에 비해 기판(110)의 활용률도 크게 증가할 수 있다. 그 결과, 전자 장치(100)는 높은 생산성의 요구를 실현하도록 구성될 수 있다.
도 2a 내지 도 2e는 본 개시내용의 일부 실시예에 따른 전자 장치를 제조하는 방법의 일부 단계의 개략도이다. 도 2a 내지 도 2e에 도시된 구조는 도 1의 II선에 따른 단면도에 대응하나; 전자 장치의 제조방법이 이에 제한되는 것은 아니다. 도 2a에서, 우선 기판(110)이 제공된다. 기판(110) 상에 제1 금속층(first metal layer)(120)이 형성되고, 제1 금속층(120) 상에 제1 절연층(first insulation layer)(130)이 형성된다. 제1 금속층(120)은 요소 영역(102)에 필요한 전기 전송 경로를 설정하기 위해 요소 영역(102)에 분포될 수 있다. 일부 실시예에서, 제1 금속층(120)을 제조하는 방법은 기판(110) 상에 금속 물질을 증착하는 단계, 금속 물질을 패터닝하여 제1 금속층(120)을 패터닝하는 단계를 포함할 수 있다. 금속 물질을 패터닝하는 방법은 포토리소그래피 또는 다른 대체 가능한 방법을 포함할 수 있다.
제1 절연층(130)의 제조 방법은 절연 물질이 제1 금속층(120) 및 기판(110)을 덮도록 기판(110) 상에 절연 물질을 형성하는 단계를 포함할 수 있다. 제1 절연층(130)은 기판(110)의 영역을 완전히 덮을 수 있다. 일부 실시예에서, 제1 절연층(130)의 절연 물질은 아지노모토 빌드업 박막(Ajinomoto Build-up Film)(ABF) 접착제, 에폭시, 몰딩 컴파운드, 기타 빌드업 물질 등 이나; 공개는 이에 제한되지 않는다. 몇몇 실시예에서, 제1 절연층(130)은 미리 제작된 박막일 수 있으며, 제1 절연층(130)은 기판(110)에 접합 방식으로 접착되어 제1 금속층(120)을 덮을 수 있다. 또한, 박막 형태의 제1 절연층(130)은 제1 금속층(120)의 외곽선을 따라 연장될 정도로 부드럽다. 일부 실시예에서, 제1 절연층(130)은 매트릭스(matrix) 및 매트릭스 내에 분포된 충진 물질(filling material)을 포함할 수 있다. 충진 물질로서는, 예를 들어 이산화규소 충진 물질, 유리 섬유 등을 들 수 있다.
도 2b에서, 다음으로, 제1 절연층(130)을 패터닝하여 제1 개구부(first opening)(132) 및 제1 홀(first hole)(134)을 형성한다. 설명에서 "홀"이라는 용어는 절연층을 패터닝한 후 요소 영역(102)에 형성되고 추가 필름층으로 채워지거나 및/또는 덮일 수 있는 구조로 이해될 수 있으며, "개구부"라는 용어는 절연층을 패터닝한 후 비요소 영역(104)에 형성되고 추가 프로세스에서 노출될 수 있는 구조로 이해되나; 공개는 이에 제한되지 않는다. 제1 절연층(130)을 패터닝하는 방법은 레이저 드릴링(laser drilling)을 포함한다. 일부 실시예에서, 레이저 드릴링의 레이저 빔은 266 nm 내지 355 nm 범위의 파장을 가질 수 있으나; 공개는 이에 제한되지 않는다. 구체적으로, 패터닝되는 필름층 및 형성될 것으로 예상되는 패턴에 따라 레이저 드릴링의 레이저 빔의 에너지 또는 초점거리와 같은 파라미터가 조절될 수 있다. 레이저 드릴링 후 잔여 찌꺼기를 세정하기 위해 세정 프로세스(cleaning process)가 수행된다. 예를 들어, 세척 프로세스에서 남은 찌꺼기는 플라즈마 또는 적절한 세정제를 사용하여 세척된다. 일부 실시예에서, 레이저 드릴링을 실행하기 전에 장치의 평탄도(flatness)를 먼저 검사할 수 있다. 예를 들어, 자동 광학 검사(automated optical inspection)(AOI) 시스템을 채택하여 전체 장치의 평탄도를 검사한다. 이와 같이, 상대적으로 평탄하지 않은 영역에 레이저 드릴링을 수행하여 제1 개구부(132)를 형성할 수 있다. 즉, 제1 개구부(132)의 위치는 기기의 실제 상태에 따라 조절될 수 있다. 또한, 제1 홀(134)은 제1 금속층(120) 상에 위치되어 제1 금속층(120)의 일부를 노출시킨다.
일부 실시예에서, 레이저 드릴링된 제1 절연층(130)은 거친 표면을 가질 수 있다. 따라서, 제1 개구부(132)에서의 제1 절연층(130)의 측벽(sidewall)(S132) 및 제1 홀(134)에서의 제1 절연층(130)의 측벽(S134)은 제1 절연층(130)의 상면(T130)의 거칠기와 상이한 거칠기를 가질 수 있다. 구체적으로, 측벽(S132) 및 측벽(S134)은 상면(T130)보다 거칠다. 즉, 제1 홀(134)에서 제1 절연층(130)의 측벽(S134)의 거칠기는 제1 절연층(130)의 상면(T130)의 거칠기보다 크고, 제1 개구부(132)에서 제1 절연층(130)의 측벽(S132)의 거칠기는 제1 절연층(130)의 상면(T130)의 거칠기보다 크다. 일부 실시예에서, 측벽(S132)의 표면 거칠기 및 측벽(S134)의 표면 거칠기는 1500 nm 내지 6000 nm일 수 있고, 상면(T130)의 표면 거칠기는 600 nm 내지 1300 nm일 수 있다. 또한, 제1 개구부(132)의 윤곽과 제1 홀(134)의 윤곽은 단면에서 볼 때 역 사다리꼴 형상일 수 있다. 예를 들어, 제1 개구부(132)의 하부 바닥의 폭(B132)은 제1 개구부(132)의 상부 바닥의 폭(U132)보다 작고, 제1 홀(134)의 하부 바닥의 폭은 제1 홀(134)의 상부 바닥의 폭보다 작다. 제1 개구부(132)에서의 제1 절연층(130)의 측벽(S132) 및 제1 홀(134)에서의 제1 절연층(130)의 측벽(S134)은 단면에서 대략 아크 형상(arc-shaped)일 수 있고, 그러나 직선일 수도 있다. 또한, 제1 개구부(132)에서 제1 절연층(130)의 측벽(S132)과 제1 절연층(130)의 바닥면(B130)이 이루는 끼인각(θ1)은 30도 이상 75도 이하일 수 있다. 동시에, 제1 홀(134)은 유사한 경사 측벽을 가질 수 있다. 일부 실시예에서, 레이저 드릴링이 채용되어 측벽(S132)의 표면 및 측벽(S134)의 표면은 스코치 물질을 가질 수 있지만, 스코치 물질(scorch material)은 세정 프로세스에서 제거될 수 있다. 예를 들어, 스코치 물질은 탄소를 포함할 수 있다. 일부 실시예에서, 측벽(S132) 및 측벽(S134)은 스코치 물질의 성분을 결정하기 위해 주사 전자 현미경(SEM) 또는 에너지 분산 분광법(EDS)을 사용하여 분석될 수 있다. 예를 들어, 측벽(S132) 또는 측벽(S134)을 SEM으로 촬영한 이미지를 통해 제1 절연층(130)의 몸체에서 분리된 파편을 볼 수 있으며, EDS를 이용하여 분석된 파편의 물질은 탄소를 포함한다.
도 2c에서, 제1 절연층(130) 상에 제2 금속층(140) 및 제2 절연층(150)이 형성될 수 있다. 제2 금속층(140)의 제조 방법은 제1 금속층(120)의 제조 방법과 유사하고, 제2 금속층(140)의 레이아웃은 필요한 전기 전송 경로(electrical transmission path)를 구현하기 위해 제1 금속층(120)의 레이아웃과 상이할 수 있다. 제2 금속층(140)의 적어도 일부는 제1 홀(134)에 위치되고, 제1 홀(134)을 통해 제1 금속층(120)과 전기적으로 연결된다. 제2 절연층(150)을 형성하는 방법은 제1 절연층(130)을 형성하는 방법과 유사하다. 제2 절연층(150)은 제2 금속층(140)을 덮고, 제2 금속층(140)을 넘어 제1 절연층(130)을 덮는다. 따라서, 제2 금속층(140)은 제1 절연층(130)과 제2 절연층(150) 사이에 위치된다. 또한, 제2 절연층(150)은 제1 절연층(130) 하부의 기판(110)과 접촉하도록 제1 절연층(130)의 제1 개구부(132)까지 연장될 수 있다. 제2 절연층(150)의 물질은 제1 절연층(130)의 물질과 유사하거나 동일할 수 있다.
도 2d에서는 제2 절연층(150)을 패터닝하여 제2 개구부(152) 및 제2 홀(second hole)(154)을 형성한다. 몇몇 실시예에서, 제2 절연층(150)을 패터닝하는 방법은 제1 절연층(130)을 패터닝하는 방법과 유사할 수 있다. 제2 홀(154)은 제2 금속층(140)과 추가로 형성된 금속층의 상호 전기적 연결을 위한 경로를 제공하기 위해 제2 금속층(140)의 일부를 노출시킬 수 있다. 제2 개구부(152)는 제1 개구부(132)에 대응하고, 제2 개구부(152)는 제1 개구부(132)를 노출시킨다.
본 실시예에서, 제2 개구부(152)는 제1 개구부(132)의 외곽선과 유사한 역 사다리꼴 형상의 외곽선을 가지고, 제2 개구부(152)의 크기는 제1 개구부(132)의 크기보다 크다. 따라서, 제2 개구부(152)는 제1 개구부(132)의 측벽(S132)에서 제1 절연층(130)을 노출시킬 수 있다. 예를 들어, 제2 개구부(152)의 하부 바닥의 폭(B152)은 제2 개구부(152)의 상부 바닥의 폭(U152)보다 작을 수 있고, 제2 개구부(152)의 하부 바닥의 폭(B152)은 제1 개구부(132)의 상부 바닥의 폭(U132)보다 클 수 있다. 즉, 제2 개구부(152)의 최소 폭은 제1 개구부(132)의 최대 폭보다 클 수 있다. 이와 같이, 제1 개구부(132)와 제2 개구부(152)가 연결되어 계단 형상(stair-shaped)(또는 층계 형상(step-shaped)) 윤곽을 갖는 관통 홀(through hole)을 형성할 수 있다. 예를 들어, 제1 개구부(132)의 측벽(S132), 제1 절연층(130)의 상면(T130) 및 제2 개구부(152)의 측벽(S152)은 제1 절연층(130) 및 제2 절연층(150)을 통과하는 관통 홀을 정의하는 계단 형상(또는 층계 형상) 윤곽을 형성한다.
도 2e는 도 2d의 단계 이후에, 전자 장치(100A)의 연결 요소(connection element)(RDL1)를 형성하기 위해 제2 절연층(150) 상에 제3 금속층(third metal layer)(160) 및 제3 절연층(third insulation layer)(170)이 더 순차적으로 형성된다. 제1 절연층(130), 제1 금속층(140), 제2 절연층(150), 제3 금속층(160) 및 제3 절연층(170)은 전자 장치(100A)의 법선 방향인 Z 방향을 따라 기판(110) 상에 차례로 적층될 수 있다. 제3 금속층(160)의 제조 방법은 제1 금속층(120) 및 제2 금속층(140)의 제조 방법과 유사하고, 제3 절연층(170)의 제조 방법은 제1 절연층(130) 및 제2 절연층(150)의 제조 방법과 유사하다. 예를 들어, 제3 금속층(160)은 제2 절연층(150)의 제2 홀(154)까지 연장되고, 제3 절연층(170)은 제3 개구부(third opening)(172)를 갖도록 패터닝될 수 있다. 제3 금속층(160)은 제2 홀(154)을 통해 제2 금속층(140)과 전기적으로 연결된다. 제3 절연층(170)의 제3 개구부(172)는 제2 절연층(150)의 제2 개구부(152)를 노출시킨다. 실시예에서, 제3 개구부(172)의 크기는 제2 개구부(152)의 크기보다 크다. 예를 들어, 제3 개구부(172)의 폭의 최소값은 제2 개구부(152)의 폭의 최대값보다 크고, 제3 개구부(172)는 제2 개구부(152)에서 제2 절연층(150)의 측벽을 노출시킨다. 따라서, 제1 개구부(132), 제2 개구부(152) 및 제3 개구부(172)는 계단 형태의 윤곽(stair-shaped outline)을 갖는 관통 홀을 형성할 수 있다.
도 2e에서, 전자 장치(100A)는 연결 요소(RDL1)를 포함한다. 연결 요소(RDL1)는 제1 절연층(130) 및 제2 절연층(150)과 같은 다중 절연층(multiple insulation layer)을 포함한다. 제1 절연층(130)은 제1 개구부(132)를 갖는다. 제1 개구부(132)에서 제1 절연층(130)의 측벽(S132)은 제1 절연층(130)의 상면(T130)의 거칠기와 상이한 거칠기를 갖는다. 제2 절연층(150)은 제1 절연층(130) 상에 배치되고, 제2 개구부(152)를 갖는다. 제2 개구부(152)는 제1 개구부(132)의 측벽(S132)에서 제1 절연층(130)을 노출시킨다. 전자 장치(100A)의 제조 프로세스에서, 응력이 발생하면 제1 개구부(132) 및 제2 개구부(152)는 응력을 해제할 수 있는 채널을 제공하여 제조 프로세스에서 응력으로 인한 구조적 변형이나 휘어짐을 방지할 수 있다. 그 결과, 제1 개구부(132) 및 제2 개구부(152)로 인하여 전자 장치(100A)의 제조 프로세스에서 수율이 향상될 수 있다.
일부 실시예에서, 전자 장치(100A)를 제조할 때, 제1 개구부(132), 제2 개구부(152) 및 제3 개구부(172)의 위치는 미리 설정될 수 있다. 일부 실시예에서, 제1 개구부(132), 제2 개구부(152) 및 제3 개구부(172)의 위치는 장치의 실제 상태에 따라 조정될 수 있다. 예를 들어, 각 절연층을 제조하기 전에 장치 전체의 평탄도를 검사하고, 검사 결과에 따라 제1 개구부(132), 제2 개구부(152), 제3 개구부(172)의 위치를 결정한다. 예를 들어, 절연층을 제조하기 전에 자동 광학 검사 시스템을 채택하여 전체 장치의 평탄도를 검사할 수 있다. 또한, 제1 개구부(132), 제2 개구부(152) 및 제3 개구부(172)는 검사 결과에 따라 휘어짐이 발생하거나 상대적으로 휘어짐이 심한 위치에 배치될 수 있다. 이와 같이, 추가 프로세스에서 구조의 휘어짐으로 인한 부정확한 위치 결정 또는 불균일한 막 두께가 발생하지 않을 수 있다. 일부 실시예에서, 평탄도 검사 결과, 명백한 휘어짐이나 변형이 없는 것으로 확인되면, 해당 절연층에 버퍼 개구부가 형성되지 않을 수 있다.
연결 요소(RDL1)는 요구되는 전도성 전송 경로를 제공하기 위해 요소의 재분배층의 역할을 할 수 있다. 일 실시예에서, 재분배층은 박막 트랜지스터, ESD, 커패시턴스 또는 기타 능동 요소를 포함할 수 있지만, 이에 제한되지 않는다. 구체적으로, 연결 요소(RDL1)는 제1 금속층(120), 제2 금속층(140) 및 제3 금속층(160)을 더 포함한다. 제1 금속층(120)은 기판(110)과 제1 절연층(130) 사이에 배치된다. 제2 금속층(140)은 제1 절연층(130)과 제2 절연층(150) 사이에 배치된다. 제3 금속층(160)은 제2 절연층(150)과 제3 절연층(170) 사이에 배치된다. 제1 절연층(130)의 제1 홀(134)은 제1 금속층(120)의 일부를 노출시킨다. 제2 금속층(140)은 제1 절연층(130)의 제1 홀(134)까지 연장되어 제1 금속층(120)과 전기적으로 연결될 수 있다. 마찬가지로, 제3 금속층(160)은 제2 절연층(150)의 제2 홀(154)까지 연장되어 제2 금속층(140)과 전기적으로 연결될 수 있다. 또한, 제3 절연층(170)의 제3 홀(174)은 제3 금속층(160)의 일부를 노출시킬 수 있다. 금속층의 층수 및 절연층의 층수는 필요한 레이아웃 계획에 따라 조정될 수 있다. 도 2e에서는, 예를 들어 4개의 금속층과 4개의 절연층을 예로 들어 설명한다.
또한, 도면에는 도시되지 않았으나, 전자 장치(100A)는 반도체 칩과 같은 전자 장치를 더 포함할 수 있다. 반도체 칩은 기판(110) 상에 배치되어 연결 요소(RDL1)와 전기적으로 연결될 수 있다. 반도체 칩은 연결 요소(RDL1)의 제조가 완료된 후에 기판(110)에 연결될 수 있는데, 이는 RDL의 제조 방법이 먼저 채택됨을 의미한다. 일부 실시예에서, 기판(110) 상에 배치된 반도체 칩은 칩 패키징의 다이일 수 있다. 따라서, 전자 장치(100A)는 몰딩 컴파운드와 같은 도시되지 않은 패키징 물질를 더 포함할 수 있고, 패키징 물질은 반도체 칩을 포함한다.
도 3a 내지 도 3e는 본 개시내용의 일부 실시형태에 따른 전자 장치를 제조하는 방법의 일부 단계의 개략도이다. 도 3a 내지 도 3e에 도시된 구조는 도 1의 II선을 따른 전자 장치의 단면도에 대응하고; 그러나 전자 장치의 제조방법이 이에 제한되는 것은 아니다. 도 3a에서는 기판(110)이 제공된다. 기판(110) 상에 반도체 칩(220)을 부착하고, 기판(110) 상에 제1 절연층(230)을 형성한다. 반도체 칩(220)은 접착층(미도시)을 통해 기판(110)에 부착될 수 있으며, 반도체 칩(220)은 도 1의 레이아웃에 대응하여 요소 영역(102)에 위치될 수 있다. 비요소 영역(104)은 인접한 요소 영역(102) 사이에 존재한다. 일부 실시예에서, 반도체 칩(220)은 활성면(active surface)이 위쪽을 향하도록 기판(110)에 부착되거나 활성면이 아래쪽을 향하도록 기판(110)에 부착될 수 있다. 제1 절연층(230)은 반도체 칩(220)을 봉지할 수 있다. 몇몇 실시예에서, 제1 절연층(230)의 물질은 몰딩 컴파운드, 에폭시 등과 같은 패키징 물질을 포함할 수 있다. 일부 실시예에서, 제1 절연층(230)은 매트릭스 및 매트릭스 내에 분포된 충진 물질을 포함할 수 있다. 또한, 제1 절연층(230)을 형성하는 경우, 제1 절연층(230)의 절연 물질이 먼저 반도체 칩(220)을 완전히 덮을 수 있다. 이후, 반도체 칩(220) 상의 본딩 요소(222)가 노출되도록 폴리싱 프로세스를 수행한다. 따라서, 제1 절연층(230)은 반도체 칩(220) 상의 본딩 요소(222)가 제1 절연층(230)을 관통하여 노출될 수 있도록 제1 홀(230V)을 가질 수 있다. 다만, 제1홀(230V)을 제작하기 위해 별도의 프로세스를 채용할 필요는 없다.
도 3b에서, 다음으로, 제1 절연층(230)을 패터닝하여 비요소 영역(104)에 제1 개구부(232)를 형성한다. 실시예에서, 제1 절연층(230)을 패터닝하는 방법은 레이저 드릴링을 포함할 수 있다. 즉, 제1 개구부(232)를 형성하는 방법은 제1 개구부(132)를 형성하는 방법과 유사하다. 따라서, 본 실시예에서는 레이저 드릴링을 통해 제1 절연층(230)을 패터닝한 후, 레이저 드릴링 프로세스에서 발생하는 찌꺼기를 제거하기 위한 세정 프로세스를 더 수행한다. 실시예에서, 레이저 드릴링에 의해 형성된 제1 개구부(232)는 역 사다리꼴 형태의 윤곽을 가질 수 있다. 제1 개구부(232)의 하부 바닥의 폭(B132)은 제1 개구부(232)의 상부 바닥의 폭(U232)보다 작다. 실시예에서, 제1 개구부(232)에서 제1 절연층(230)의 측벽(S232)의 거칠기는 제1 절연층(230)의 상면(T230)의 거칠기보다 클 수 있다. 일부 실시예에서, 측벽(S232)의 표면 거칠기는 1500 nm 내지 6000 nm일 수 있고, 상면(T230)의 표면 거칠기는 600 nm 내지 1300 nm일 수 있다. 또한, 제1 개구부(232)에서 제1 절연층(230)의 측벽(S232)과 제1 절연층(230)의 바닥면(B230)이 이루는 끼인각(θ2)은 30도 이상 75도 이하일 수 있다. 측벽(S232)의 각도 범위, 측벽(S232)의 거친 면 또는 이들의 조합은 이후에 형성되는 금속 물질과 제1 절연층(230) 사이의 접착력을 향상시킬 수 있다. 일부 실시예에서, 레이저 드릴링이 적용되기 때문에 측벽(S232)의 표면은 스코치 물질을 가질 수 있지만, 스코치 물질은 세정 프로세스에서 제거될 수 있다. 스코치 물질은 측벽(S132)과 유사하게 탄소를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3c에서, 제1 절연층(230) 상에 제1 금속층(240) 및 제2 절연층(250)을 차례로 형성한다. 제1 금속층(240)을 형성하는 방법은 앞선 실시예에서 제1 금속층(120)을 형성하는 방법에 대한 설명을 참조할 수 있다. 제1 금속층(240)은 대응하는 본딩 요소(222)를 통해 반도체 칩(220)과 전기적으로 연결될 수 있다. 제2 절연층(250)은 제1 금속층(240) 및 제1 절연층(230)을 덮도록 기판(110) 상에 전면적으로 형성될 수 있다. 예를 들어, 도 3c의 프로세스에서, 제2 절연층(250)은 제1 개구부(232) 내로 연장되어 기판(110)과 접촉할 수 있다.
다음으로, 도 3d에서, 제2 절연층(250)을 패터닝하여 제2 개구부(252) 및 제2 홀(254)을 형성한다. 제2 절연층(250)을 패터닝하기 위해서는 앞선 실시예에서 제1 절연층(130)을 패터닝하는 방법과 유사한 방법이 적용될 수 있다. 실시예에서, 제2 개구부(252)는 제1 개구부(232)를 관통하여 관통 홀을 형성할 수 있다. 제2 개구부(252)의 크기는 제1 개구부(232)에서 제1 절연층(230)의 측벽(S232)이 완전히 노출될 수 있도록 제1 개구부(232)의 크기보다 클 수 있다. 예를 들어, 제2 개구부(252)의 하부 바닥의 폭(B252)은 제2 개구부(252)의 상부 바닥의 폭(U252)보다 작을 수 있고, 제2 개구부(252)의 하부 바닥의 폭(B252)은 제1 개구부(232)의 상부 바닥의 폭(U232)보다 클 수 있다. 즉, 제2 개구부(252)의 최소 폭은 제1 개구부(232)의 최대 폭보다 클 수 있다. 이와 같이, 제1 개구부(232)와 제2 개구부(252)가 연결되어 외곽선이 계단형인 관통 홀을 형성할 수 있다.
도 3e에서는 제2 절연층(250) 상에 연결 요소(RDL2)를 갖는 전자 장치(100B)를 형성하기 위해 제2 금속층(260), 제3 절연층(270), 제3 금속층(280) 및 제4 절연층(290)을 차례로 형성한다. 제1 절연층(230), 제1 금속층(240), 제2 절연층(250), 제2 금속층(260), 제3 절연층(270), 제3 금속층(280) 및 제4 절연층(290)은 전자 소자(100B)의 법선 방향인 Z 방향을 따라 기판(110) 상에 순차적으로 적층될 수 있다. 연결 요소(RDL2)는 반도체 칩(220)의 요구되는 전기적 전송 경로를 구현하기 위한 재분배층의 역할을 할 수 있다. 실시예에서, 연결 요소(RDL2)는 반도체 칩(220)이 기판(110)에 부착된 후에 제조된다. 따라서, 칩을 먼저 제조하는 방법을 채택한 것으로 이해될 수 있으나; 공개는 이에 제한되지 않는다. 여기서, 제2 금속층(260) 및 제3 금속층(280)의 제조 방법에 대해서는 앞선 실시예들에 대한 설명을 참조할 수 있다. 제3 절연층(270) 및 제4 절연층(290)의 제조 방법은 제1 절연층(230) 및 제2 절연층(250)의 제조 방법과 유사하다. 제3 절연층(270)은 제3 개구부(272)를 갖도록 패터닝되고, 제4 절연층(290)은 제4 개구부(292)를 갖도록 패터닝될 수 있다. 제3 개구부(272)는 제1 개구부(232) 및 제2 개구부(252)를 관통하고, 제4 개구부(292)는 제1 개구부(232), 제2 개구부(252), 제3 개구부(272)를 관통하여 관통 홀을 형성한다. 또한, 기판(110)에서 멀어질수록 개구부의 크기가 커지므로, 제1 개구부(232), 제2 개구부(252) 및 제3 개구부(272)를 관통하는 제4 개구부(292)를 통해 형성된 관통 홀은 계단 형상의 윤곽을 갖는다.
제1 개구부(232), 제2 개구부(252), 제3 개구부(272), 및 제4 개구부(292)는 버퍼 구조의 역할을 할 수 있다. 예를 들어, 제1 개구부(232), 제2 개구부(252), 제3 개구부(272) 및 제4 개구부(292)는 전자 장치(100B)를 제조하는 프로세스에서 온도 또는 압력의 변화로 인해 발생하는 응력을 해제하여 그것은 기판(110)의 휘어짐을 야기할 가능성이 없다. 그 결과, 전자 장치(100B)의 제조 프로세스에서 양호한 평탄도를 유지하여 패터닝 프로세스의 정확도를 높여 제조 프로세스의 수율을 높일 수 있다.
이상을 요약하면, 본 발명의 실시예에 따른 전자 장치 및 전자 장치의 제조 방법에 있어서, 연결 요소의 절연층은 버퍼를 제공하기 위해 분리될 수 있다. 따라서, 제조 프로세스에서 응력에 의한 전자 장치의 휘어짐이 발생하지 않아 전자 장치 제조프로세스의 수율을 높일 수 있다.
마지막으로, 위에서 설명된 실시예는 본 발명의 기술적 해결책을 설명하기 위해 사용된 것일 뿐, 본 발명을 제한하지 않으며; 본 개시는 실시예를 참조하여 상세히 설명되지만, 당업자는: 실시예에 기록된 기술적 솔루션을 수정하거나 기술적 특징의 일부 또는 전부를 동등하게 대체하는 것이 여전히 가능하고; 수정 또는 교체는 해당 기술 솔루션의 본질이 실시예의 기술적 솔루션의 범위를 벗어나도록 하지 않는 것을 이해해야 한다는 것에 유의해야 한다.

Claims (20)

  1. 전자 장치에 있어서,
    연결 요소를 포함하고, 상기 연결 요소는:
    제1 개구부를 갖는 제1 절연층 - 상기 제1 개구부에서 상기 제1 절연층의 측벽은 상기 제1 절연층의 상면의 거칠기와 상이한 거칠기를 가짐 -; 및
    상기 제1 절연층 상에 배치되고 제2 개구부를 갖는 제2 절연층을 포함하고, 상기 제1 개구부에서 상기 제1 절연층의 측벽은 상기 제2 개구부에 의해 노출되는
    장치.
  2. 제1항에 있어서,
    상기 연결 요소는 제1 금속층을 더 포함하고, 상기 제1 절연층은 홀을 더 포함하고, 상기 제1 절연층은 상기 제1 금속층 상에 배치되고, 상기 제1 금속층의 일부가 상기 홀에 의해 노출되는
    장치.
  3. 제2항에 있어서,
    상기 연결 요소는 제2 금속층을 더 포함하고, 상기 제2 금속층은 상기 제1 절연층 상에 배치되고, 상기 홀을 통해 상기 제1 금속층과 전기적으로 연결되는
    장치.
  4. 제2항에 있어서,
    상기 홀에서 상기 제1 절연층의 측벽은 상기 제1 절연층의 상면의 거칠기와 상이한 거칠기를 갖는
    장치.
  5. 제4항에 있어서,
    상기 홀에서 상기 제1 절연층의 측벽의 거칠기는 상기 제1 절연층의 상면의 거칠기보다 크고, 상기 제1 개구부에서 상기 제1 절연층의 측벽의 거칠기는 상기 제1 절연층의 상면의 거칠기보다 큰
    장치.
  6. 제2항에 있어서,
    상기 제1 개구부의 윤곽과 상기 홀의 윤곽은 역 사다리꼴 형상인
    장치.
  7. 제2항에 있어서,
    상기 제1 개구부에서 상기 제1 절연층의 측벽 및 상기 홀 에서의 상기 제 절연층의 측벽은 스코치 물질을 포함하는
    장치.
  8. 제1항에 있어서,
    상기 제1 개구부에서 상기 제1 절연층의 측벽과 상기 제1 절연층의 하면이 이루는 끼인각은 30도 초과 75도 이하인
    장치.
  9. 제1항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 충진 물질을 포함하는
    장치.
  10. 제1항에 있어서,
    상기 제2 개구부의 폭의 최소값은 상기 제1 개구부의 폭의 최대값보다 큰
    장치.
  11. 제1항에 있어서,
    외곽선이 계단 형상의 관통 홀을 형성하기 위해 상기 제1 개구부와 상기 제2 개구부에 연결되는
    장치.
  12. 전자 장치를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 절연층을 형성하는 단계;
    제1 개구부를 형성하기 위해 상기 제1 절연층을 패터닝하는 단계; 및
    상기 상기 제1 절연층 상에 제2 절연층을 형성하는 단계를 포하하고, 상기 제2 절연층은 상기 제1 개구부까지 연장되고, 단면도에서, 상기 제1 개구부의 하부 바닥의 폭은 상기 제1 개구부의 상부 바닥의 폭보다 작은
    장치.
  13. 제12항에 있어서,
    상기 제1 절연층을 패터닝하는 방법은 레이저 드릴링을 포함하는
    장치.
  14. 제12항에 있어서,
    상기 기판 상에 제1 금속층이 더 형성되고, 상기 제1 절연층이 상기 제1 금속층을 덮는
    장치.
  15. 제14항에 있어서,
    상기 제1 절연층을 패터닝하는 방법은 홀을 패터닝하는 단계를 더 포함하고,
    상기 홀에 의해 상기 제1 금속층이 노출되는
    장치.
  16. 제12항에 있어서,
    상기 제1 절연층을 패터닝하여 홀 및 상기 제1 개구부를 패터닝하는 방법은 레이저 드릴링을 포함하는
    장치.
  17. 전자 장치의 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 절연층을 형성하는 단계;
    제1 개구부를 형성하기 위해 상기 제1 절연층을 패터닝하는 단계;
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 제1 개구부에 대응하는 제2 개구부를 형성하기 위해 상기 제2 절연층을 패터닝하는 단계를 포함하고, 단면도에서, 상기 제1 개구부의 하부 바닥의 폭이 상기 제1 개구부의 상부 바닥의 폭보다 작고, 상기 제1 개구부의 상부 바닥의 폭이 상기 제2 개구부의 하부 바닥의 폭보다 작은
    방법.
  18. 제17항에 있어서,
    상기 제1 절연층을 패터닝하는 방법 및 상기 제2 절연층을 패터닝하는 방법은 레이저 드릴링을 포함하는
    방법.
  19. 제17항에 있어서,
    상기 기판 상에 제1 금속층이 더 형성되고, 상기 제1 절연층이 상기 제1 금속층을 덮는
    방법.
  20. 제19항에 있어서,
    상기 제1 절연층을 패터닝하는 방법은 홀을 형성하는 단계를 더 포함하고, 상기 제1 금속층은 상기 홀에 의해 노출되고, 상기 홀을 형성하는 방법 및 상기 제1 개구부를 형성하는 방법은 레이저 드릴링을 포함하는
    방법.
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