TWI796923B - 電子裝置及電子裝置的製造方法 - Google Patents

電子裝置及電子裝置的製造方法 Download PDF

Info

Publication number
TWI796923B
TWI796923B TW111100284A TW111100284A TWI796923B TW I796923 B TWI796923 B TW I796923B TW 111100284 A TW111100284 A TW 111100284A TW 111100284 A TW111100284 A TW 111100284A TW I796923 B TWI796923 B TW I796923B
Authority
TW
Taiwan
Prior art keywords
hole
insulating layer
metal layer
layer
electronic device
Prior art date
Application number
TW111100284A
Other languages
English (en)
Other versions
TW202318506A (zh
Inventor
丁景隆
高克毅
王程麒
樊光明
陳俊宏
廖文祥
施銘賢
Original Assignee
群創光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群創光電股份有限公司 filed Critical 群創光電股份有限公司
Application granted granted Critical
Publication of TWI796923B publication Critical patent/TWI796923B/zh
Publication of TW202318506A publication Critical patent/TW202318506A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0236Shape of the insulating layers therebetween
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09063Holes or slots in insulating substrate not used for electrical connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Credit Cards Or The Like (AREA)
  • Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
  • Sewing Machines And Sewing (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本揭露提供一種電子裝置包括連接件。連接件包括第一金屬層、第一絕緣層以及第二絕緣層。第一絕緣層設置於第一金屬層上,且具有第一孔洞與第二孔洞。第二絕緣層設置於第一絕緣層上。第一孔洞暴露部分第一金屬層,且第二絕緣層延伸至第二孔洞。本揭露亦提供電子裝置的製造方法。

Description

電子裝置及電子裝置的製造方法
本發明是有關於一種電子裝置及電子裝置的製造方法。
在製造電子裝置的過程中,因為不同材料的不同物理性質,例如熱膨脹係數,而導致產品的翹曲是需要克服的問題。
本揭露是提供一種電子裝置,具有良好的品質。
本揭露是提供一種電子裝置的製造方法,可有效降低電子裝置製作過程中發生翹曲的情形。
根據本揭露的實施例,一種電子裝置包括連接件。連接件包括第一金屬層、第一絕緣層以及第二絕緣層。第一絕緣層設置於第一金屬層上,且具有第一孔洞與第二孔洞。第二絕緣層設置於第一絕緣層上。第一孔洞暴露部分第一金屬層,且第二絕緣層延伸至第二孔洞。
根據本揭露的實施例,一種電子裝置的製造方法包括以下步驟。提供基板。形成第一金屬層。形成第一絕緣層於第一金屬層上。圖案化第一絕緣層以形成第一孔洞與第二孔洞。形成第二絕緣層於第一絕緣層上,其中第一孔洞暴露部分第一金屬層,且第二絕緣層延伸至第二孔洞。
根據本揭露的實施例,一種電子裝置的製造方法包括以下步驟。提供基板。形成第一金屬層。形成第一絕緣層於第一金屬層上。圖案化第一絕緣層以形成第一開口。形成第二絕緣層於第一絕緣層上。圖案化第二絕緣層以形成第二開口,其中第二開口貫穿第一開口形成一通孔。
為讓本揭露的上述特徵和優點能更明顯易懂,下文特舉實施方式,並配合附圖作詳細說明如下。
現將詳細地參考本揭露的示範性實施例,示範性實施例的實例說明於附圖中。只要有可能,相同元件符號在附圖和描述中用來表示相同或相似部分。
在下文說明書與請求項中,“含有”與“包括”等詞為開放式詞語,因此其應被解釋為“含有但不限定為…”之意。
本揭露中所敘述的一結構(或層別、組件、基材)位於另一結構(或層別、組件、基材)之上/上方或一結構(或層別、元件、基材)連接另一結構(或層別、元件、基材),可以指二結構相鄰且直接連接,或是可以指二結構相鄰而非直接連接,非直接連接是指二結構之間具有至少一中間結構(或中間層別、中間組件、中間基材、中間間隔),一結構的下側表面相鄰或直接連接於中間結構的上側表面,另一結構的上側表面相鄰或直接連接於中間結構的下側表面,而中間結構可以是單層或多層的實體結構或非實體結構所組成,並無限制。在本揭露中,當某結構設置在其它結構“上”時,有可能是指某結構“直接”在其它結構上,或指某結構“間接”在其它結構上,即某結構和其它結構間還夾設有至少一結構。
雖然術語“第一”、“第二”、第三”…可用以描述多種組成元件,但組成元件並不以此術語為限。此術語僅用於區別說明書內單一組成元件與其他組成元件。請求項中可不使用相同術語,而依照請求項中元件宣告的順序以第一、第二、第三…取代。因此,在下文說明書中,第一組成元件在請求項中可能為第二組成元件。
本文中,“約”、“大約”、“實質上”、“大致上”的用語通常表示在一給定值或範圍的10%內、或5%內、或3%之內、或2%之內、或1%之內、或0.5%之內。在此給定的數量為大約的數量,亦即在沒有特定說明“約”、“大約”、“實質上”、“大致上”的情況下,仍可隱含“約”、“大約”、“實質上”、“大致上”的含義。此外,用語“範圍為第一數值至第二數值”、“範圍介於第一數值至第二數值之間”表示所述範圍包含第一數值、第二數值以及它們之間的其它數值。
本揭露中所敘述的電性連接或耦接,皆可以指直接連接或間接連接,在直接連接的情況下,兩電路上元件的端點直接連接或以一導體線段互相連接,而在間接連接的情況下,兩電路上元件的端點之間具有開關、二極體、電容、電感、電阻、其他適合的元件、或上述元件的組合,但不限於此。
在本揭露中,厚度、長度與寬度的測量方式可以是採用光學顯微鏡測量而得,厚度則可以由電子顯微鏡中的剖面圖像測量而得,但不以此為限。另外,任兩個用來比較的數值或方向,可存在著一定的誤差。若第一值等於第二值,其隱含著第一值與第二值之間可存在著約10%或5%或3%的誤差。
須知悉的是,以下所舉實施例可以在不脫離本揭露的精神下,可將數個不同實施例中的特徵進行拆解、替換、重組、混合以完成其他實施例。各實施例間特徵只要不違背發明精神或相衝突,均可任意混合搭配使用。
圖1為本揭露一實施例的電子裝置的示意圖。電子裝置100具有多個元件區102以及非元件區104。元件區102排列成陣列且彼此分隔而非元件區104分佈在元件區102之間。在一些實施例中,元件區102可以至少設置有晶片、佈線層以及封裝材料。晶片可以是發光晶片、半導體晶片等。在一些實施例中,半導體晶片可定義出主動元件、被動元件或其組合所構成的電子電路,例如邏輯電路、記憶體電路等。在一些實施例中,電子裝置100可以是高頻元件、發光元件、封裝元件等。非元件區104可以包括切割道,且電子裝置100可以沿著切割道切割而獨立出多個獨立的電子裝置。在一些實施例中,經切割後,非元件區104的結構可能部分保留在獨立的電子裝置也可能不存在獨立的電子裝置中。
在一些實施例中,電子裝置100可通過基板110來支撐。此外,可以在基板110上製作需要的連接件以實現各構件所需要的電性連接關係。此處的連接件可以理解為重佈線層(re-distribution layer,RDL),但不以此為限。基板110可以是玻璃基板、矽基板、藍寶石基板等,且具有面板級尺寸。舉例而言,基板110可以是G3.5代玻璃基板,其尺寸約為610mm×720mm,但不以此為限。在其他實施例中,基板110可以是G3代玻璃基板、G4代玻璃基板、G4.5代玻璃基板、G5代玻璃基板、G5.5代玻璃基板或是更新世代的玻璃基板。本實施例例如可將晶片接附在面板級基板上,或者在面板級基板上製作重佈線層並封裝晶片,因此本實施例可以做為扇出型面板級封裝(fan out panel level package,FOPLP)的一種應用,其中扇出型面板級封裝包括晶片優先(chip first)製程與重佈線層優先(RDL first)製程。扇出型面板級封裝由於採用了面板級的基板110,相較於晶圓級封裝而言可大幅提升產能。同時,面板級的基板110具有矩形輪廓,這相較於晶圓級封裝而言也可大幅提高基板110的利用率。因此,電子裝置100可以用於實現高產能的需求。
圖2A至圖2E為本揭露一些實施例的電子裝置的局部製造方法的示意圖。圖2A至圖2E所呈現的結構對應於圖1中線I-I的剖面,但電子裝置的製造方法不以此為限。在圖2A中,在基板110上形成第一金屬層120以及在第一金屬層120上形成第一絕緣層130。第一金屬層120可以分佈於元件區102中,以在元件區102中建立需要的電性傳輸路徑。在一些實施例中,第一金屬層120的製作方法可包括形成金屬材料於基板110上以及圖案化金屬材料以形成第一金屬層120。圖案化金屬材料的方法可包括微影蝕刻法、電鍍或是其他可替代的方法。第一絕緣層130的製作方法可以是將絕緣材料形成於基板110上,使絕緣材料覆蓋第一金屬層120以及覆蓋基板110。第一絕緣層130可以覆蓋基板110百分之七十以上的面積,在一些實施例,第一絕緣層130可以覆蓋基板110百分之八十以上的面積,或者,在另一些實施例,第一絕緣層130可以覆蓋基板110百分之九十以上的面積,因此可以連續的延伸於相鄰元件區102之間的非元件區104上,但不以此為限。在一些實施例中,第一絕緣層130的絕緣材料例如為感光型材料,例如感光型聚醯亞胺(Photosensitive PI),但不以此為限。第一絕緣層130的厚度可以經控制而提供實質上平坦的頂表面,例如第一絕緣層130的頂表面的粗糙度小於或等於1微米(μm),但不以此為限。根據一些實施例,第一絕緣層130重疊第一金屬層120的部分可以相對不重疊第一金屬層120的部分更薄,但本揭露不以此為限。
在圖2B中,接著,圖案化第一絕緣層130以形成第一孔洞132以及第二孔洞134。第一孔洞132位於元件區102中且暴露部分第一金屬層120,而第二孔洞134位於非元件區104中或是鄰近非元件區104,但不以此為限。圖案化第一絕緣層130的方法包括微影蝕刻法。在本實施例中,第一絕緣層130可以具有正型感光特性。圖案化第一絕緣層130的方法例如包括曝光步驟、顯影步驟以及固化步驟。曝光步驟中使用光罩讓第一孔洞132以及第二孔洞134處的絕緣材料受到輻射照射而其餘部分的絕緣材料不被輻射照射。顯影步驟例如是使第一絕緣層130接觸顯影劑,其中曝光過的絕緣材料可被顯影劑移除,而未被曝光的絕緣材料不容易被顯影劑移除從而保留下來。因此,第一孔洞132以及第二孔洞134處的絕緣材料在顯影步驟後會被移除而形成第一孔洞132以及第二孔洞134。接著,在固化步驟中可採用熱固化或是其他合適的固化步驟將具有第一孔洞132以及第二孔洞134的第一絕緣層130固化,使第一絕緣層130具有穩定堅固的結構。
在一些實施例中,位於第一金屬層120上的第一孔洞132的高度H132可以小於不在第一金屬層120上的第二孔洞134的高度H134,但本揭露不以此為限。另外,感光材料經微影法圖案化之後可以形成陡峭的側壁。舉例而言,第二孔洞134的側壁與第一絕緣層130的底表面的夾角θ1可以大於75度且小於或等於90度。同時,第一孔洞132也可以具有類似的陡峭側壁。
本揭露所指角度、厚度、長度與寬度的測量方式可以是採用光學顯微鏡測量而得,其中角度、厚度則可以由電子顯微鏡中的剖面圖像測量而得,但不以此為限。另外,任兩個用來比較的數值或方向,可存在著一定的誤差。若第一值等於第二值,其隱含著第一值與第二值之間可存在著約10%的誤差;若第一方向垂直於第二方向,則第一方向與第二方向之間的角度可介於80度至100度之間;若第一方向平行於第二方向,則第一方向與第二方向之間的角度可介於0度至10度之間。本揭露所指第一方向為Z方向,也就是絕緣層與金屬層交錯堆疊的方向,其中,高度為沿著Z方向測量而得。
在圖2C中,於第一絕緣層130上接續的形成第二金屬層140及第二絕緣層150。第二金屬層150的製造方法大致類似第一金屬層140的製造方法,且第二金屬層150的佈局可以與第一金屬層140的佈局不同以實現需要的電傳輸路徑。第二金屬層150至少部分位於第一孔洞132中,且通過第一孔洞132與第一金屬層130電性連接。第二絕緣層150的形成方式大致類似第一絕緣層130的形成方式。第二絕緣層150覆蓋第二金屬層140且覆蓋第二金屬層140之外的第一絕緣層130,因此第二金屬層140位於第一絕緣層130與第二絕緣層150之間。另外,第二絕緣層150可以延伸到第一絕緣層130的第二孔洞134,而接觸第一絕緣層130下方的基板110。第二絕緣層150的材料可以類似或是相同於第一絕緣層130。舉例而言,第二絕緣層150的材料可以是感光型材料,例如感光型聚醯亞胺(Photosensitive PI),但不以此為限。
在圖2D中,圖案化第二絕緣層150以形成第三孔洞152與第四孔洞154。在一些實施例中,第二絕緣層150的絕緣材料具有正型感光特性,且圖案化第二絕緣層150的方法可類似圖案化第一絕緣層130的方法。第三孔洞152例如位於元件區102中,而第四孔洞154例如位於非元件區104。第三孔洞152可以暴露部分的第二金屬層140以提供第二金屬層140與後續形成的金屬層彼此電連接的路徑。第四孔洞154與第二孔洞134不重疊,因此第二絕緣層150經圖案化之後仍然延伸於第一絕緣層130的第二孔洞134中。
圖2E表示在圖2D的步驟後進一步在第二絕緣層150上依序形成第三金屬層160、第三絕緣層170、第四金屬層180及第四絕緣層190以構成電子裝置100A的連接件RDL1。第三金屬層160與第四金屬層180的製造方法大致類似前述第一金屬層120與第二金屬層140的製造方法,而第三絕緣層170與第四絕緣層190的製造方法大致類似前述第一絕緣層130與第二絕緣層150的製造方法。舉例而言,第三金屬層160與第四金屬層180大致設置於元件區102中,而第三絕緣層170與第四絕緣層190分別覆蓋第三金屬層160與第四金屬層180。第三金屬層160可以延伸至第二絕緣層150的暴露第二金屬層140的第三孔洞152,而第三絕緣層170可以延伸至第二絕緣層150的暴露部分第一絕緣層130的第四孔洞154。第三絕緣層170可以經圖案化而具有暴露部分第三金屬層160的第五孔洞172以及暴露部分第二絕緣層150的第六孔洞174。第四金屬層180可以延伸至第三絕緣層170的暴露部分第三金屬層160的第五孔洞172,而第四絕緣層190可以延伸至第三絕緣層170的暴露部分第二絕緣層150的第六孔洞174。另外,第四絕緣層190可選擇性的經圖案化而具有類似的孔洞,例如第七孔洞192與第八孔洞194。
在圖2E中,電子裝置100A包括連接件RDL1,其中連接件RDL1包括第一金屬層120、第一絕緣層130以及第二絕緣層150等多層金屬層以及多層絕緣層。第一絕緣層130設置於第一金屬層120上,且具有第一孔洞132與第二孔洞134。第二絕緣層150設置於第一絕緣層130上。第一孔洞132暴露部分第一金屬層120,且第二絕緣層150延伸至第二孔洞134。連接件RDL1可以做為元件的佈線層以提供需要的導電傳輸路徑。具體來說,連接件RDL1中,金屬層與絕緣層的層數可以依據需要的佈線規劃而調整,但圖2E以四層金屬層以及四層絕緣層為例來說明。
第一金屬層120、第二金屬層140、第三金屬層160與第四金屬層180分別被第一絕緣層130、第二絕緣層150、第三絕緣層170以及第四絕緣層180覆蓋。第一絕緣層130、第二絕緣層150、第三絕緣層170以及第四絕緣層180各自經圖案化而具有孔洞。第一絕緣層130、第二絕緣層150、第三絕緣層170以及第四絕緣層180各絕緣層中,暴露出部分下方金屬層的孔洞,例如第一孔洞132、第三孔洞152、第五孔洞172與第七孔洞192,可被上方金屬層填充。第一絕緣層130、第二絕緣層150、第三絕緣層170以及第四絕緣層180各絕緣層中,暴露出部分下方絕緣層的孔洞,例如第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194,則可被上方絕緣層填充。
第一孔洞132、第三孔洞152、第五孔洞172與第七孔洞192可以允許不同金屬層之間電性連接。如此,第一金屬層120、第二金屬層140、第三金屬層160與第四金屬層180可以建立出電子裝置100A的導電傳輸路徑。第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194,則可以做為緩衝結構。舉例而言,因為第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的設置,在製造電子裝置100A的過程中因溫度、壓力等變化所產生應力可被釋放而不容易造成基板110的翹曲。因此,電子裝置100A在製造過程中可保持良好的平坦,這有助於確保圖案化步驟的精準度而提升製程良率、電氣特性或可靠度。
在一些實施例中,製造電子裝置100A時,可以事先設定第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的設置位置。在一些實施例中,第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的設置位置可以依據實際裝置的狀態來調整。舉例而言,製作每一層絕緣層前可以先檢視裝置整體的平坦度,再依據檢視結果來決定第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的設置位置。舉例而言,製作絕緣層之前可採用自動光學檢查(Automated Optical Inspection,AOI)系統檢視裝置整體的平坦度。第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194可以設置於檢視結果呈現翹曲或是翹曲相對較嚴重的位置,例如自動光學檢查系統判斷翹曲大於或等於25μm為翹曲相對嚴重的位置,但不以此為限。通過上述判斷並即時修正,後續步驟較不容易因為結構的翹曲而發生定位不準、膜厚不均勻等情形。在一些實施例中,如果平坦度檢視結果並無明顯翹曲變形的狀態,則對應的絕緣層可以不形成緩衝用的孔洞而僅有提供電導通的孔洞。換言之,在一些實施例中,第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的其中一個或是多個可以省略。
第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的設置位置可以至少與相鄰層別的孔洞彼此錯開。也就是說,第四孔洞154可不與第二孔洞134或第六孔洞174重疊,而第六孔洞174可不與第四孔洞154或第八孔洞194重疊。因此,第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194都填入上一層的絕緣層,使得這些孔洞彼此不連通。另外,圖2E雖呈現第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194位在彼此接近的位置,但實際上第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的設置位置可能是分散的。另外,第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的尺寸也可以依據平坦度檢視結果而調整,但不以此為限。換言之,第二孔洞134、第四孔洞154、第六孔洞174與第八孔洞194的尺寸可以相同也可彼此不同或是至少部分不同。本揭露所指尺寸包括寬度、高度或者形狀,但不以此為限。另外根據一些實施例,第二孔洞134與第六孔洞174的側邊沿Z方向上不重疊。
另外,圖雖未示,但電子裝置100A還可包括電子元件,例如半導體晶片。半導體晶片可以配置於基板110上且與連接件RDL1電性連接。半導體晶片可以在連接件RDL1製作完成之後才貼附到基板110上,也就是採用佈線層優先(RDL first)的製造方法來製作。在一些實施例中,導體晶片可以在連接件RDL1製作完成之前先貼附到基板110上,也就是採用晶片優先(chip first)的製造方法來製作。在一些實施例中,配置於基板110上的半導體晶片可以是晶封裝的晶粒。因此電子裝置100A可以還包括未示出的封裝材料,例如模製化合物,且封裝材料包封半導體晶片。
圖3A至圖3E為本揭露一些實施例的電子裝置的局部製造方法的示意圖。圖3A至圖3E所呈現的結構對應於圖1中線I-I的電子裝置的剖面,但電子裝置的製造方法不以此為限。在圖3A中,在基板110上形成第一金屬層120以及第一絕緣層230。在此,形成第一金屬層120以及第一絕緣層230的步驟大致類似圖2A的步驟。不過,第一絕緣層230的材料例如是具有負型感光特性的感光型絕緣材料,例如負型感光特性的聚醯亞胺。
在圖3B中,接著以微影法圖案化第一絕緣層230以形成第一開口232。用於圖案化第一絕緣層230的微影法可使用光罩進行曝光步驟,讓第一開口232處的絕緣材料受到遮蔽而第一開口232以外的絕緣材料被輻射照射。之後,進行顯影步驟,讓第一絕緣層230的材料接觸顯影劑,使得未被輻射照射的絕緣材料被移除而留下被輻射照射過的絕緣材料。接著,進行固化步驟,將留下的絕緣材料完全固化以形成具有第一開口232的第一絕緣層230。第一開口232是由微影法形成的,且可具有陡峭的側壁。舉例而言,第一開口232的側壁與第一絕緣層230的底表面的夾角θ2可以大於75度且小於或等於90度,但不以此為限。另外,第一開口232的寬度W232例如是沿Z方向越遠離基板110越大。也就是說,第一開口232可以具有倒梯形的輪廓。
在圖3C中,於第一絕緣層230上依序形成第二金屬層140以及第二絕緣層250。第二金屬層140的形成方法可參照前述實施例。另外,圖3B雖未示出,但在形成第一開口232的微影步驟中可以一併形成可暴露部分第一金屬層120的孔洞,且第二金屬層140可通過這樣的孔洞接觸第一金屬層120以實現不同金屬層之間的電連接。第二絕緣層250可以整面形成於基板110上以覆蓋第二金屬層140以及第一絕緣層130。
接著,在圖3D中,將第二絕緣層250圖案化以形成第二開口252,其中第二絕緣層250的材料可具有負型感光特性且可以採用類似第一絕緣層230的圖案化方式來圖案化。第二開口252可以貫穿第一開口232而形成通孔TH。第二開口252的寬度W252可以大於第一開口232的寬度W232,使得第一開口232完全露出。舉例而言,第二開口252在最窄處的寬度W252可以大於第一開口232在最寬處的寬度W232。
圖3E表示在第二絕緣層250上依序形成第三金屬層160、第三絕緣層270、第四金屬層180以及第四絕緣層290以構成電子裝置100B的連接件RDL2,其中連接件RDL2可以做為佈線層以實現需要的電傳輸路徑。在本實施例中,第三金屬層160與第四金屬層180的製造方法可參照前述實施例,而第三絕緣層270以及第四絕緣層290的製造方法可類似第一絕緣層230與第二絕緣層250。第三絕緣層270可被圖案化而具有第三開口272,且第四絕緣層290可被圖案化而具有第四開口292。第三開口272貫穿第一開口232與第二開口252,且第四開口292貫穿第一開口232、第二開口252與第三開口272以形成通孔TH。如此一來,通孔TH可暴露部分基板110。通孔TH的輪廓例如為階梯狀,且通孔TH的尺寸越遠離基板110越寬。根據一些實施例,第一開口232的側邊、第二開口252的側邊、第三開口272的側邊或第四開口292的側邊的至少兩個沿Z方向不重疊。通過上述設計,可降低電子裝置100A的翹曲。
其中,第一開口232、第二開口252、第三開口272與第四開口292可以做為緩衝結構。舉例而言,因為第一開口232、第二開口252、第三開口272與第四開口292的設置,在製造電子裝置100B的過程中因溫度、壓力等變化所產生應力可被釋放而不容易造成基板110的翹曲。因此,電子裝置100B在製造過程中可保持良好的平坦度,這有助於確保圖案化步驟的精準度而提升製程良率。
綜上所述,本揭露實施例的電子裝置及電子裝置的製造方法可使連接件中的絕緣層斷開以提供緩衝。因此,電子裝置不容易因製作過程中的應力而翹曲,這有助於提升電子裝置的製造良率。
最後應說明的是:以上各實施例僅用以說明本揭露的技術方案,而非對其限制;儘管參照前述各實施例對本揭露進行了詳細的說明,本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改,或者對其中部分或者全部技術特徵進行等同替換;而這些修改或者替換,並不使相應技術方案的本質脫離本揭露各實施例技術方案的範圍。
100、100A、100B:電子裝置 102:元件區 104:非元件區 110:基板 120:第一金屬層 130、230:第一絕緣層 132:第一孔洞 134:第二孔洞 140:第二金屬層 150、250:第二絕緣層 152:第三孔洞 154:第四孔洞 160:第三金屬層 170、270:第三絕緣層 172:第五孔洞 174:第六孔洞 180:第四金屬層 190、290:第四絕緣層 192:第七孔洞 194:第八孔洞 232:第一開口 252:第二開口 272:第三開口 292:第四開口 H132、H134:高度 RDL1、RDL2:連接件 TH:通孔 I-I:線 W232、W252:寬度 θ1、θ2:夾角
圖1為本揭露一實施例的電子裝置的示意圖。 圖2A至圖2E為本揭露一些實施例的電子裝置的局部製造方法的示意圖。 圖3A至圖3E為本揭露一些實施例的電子裝置的局部製造方法的示意圖。
100A:電子裝置
102:元件區
104:非元件區
110:基板
120:第一金屬層
130:第一絕緣層
132:第一孔洞
134:第二孔洞
140:第二金屬層
150:第二絕緣層
152:第三孔洞
154:第四孔洞
160:第三金屬層
170:第三絕緣層
172:第五孔洞
174:第六孔洞
180:第四金屬層
190:第四絕緣層
192:第七孔洞
194:第八孔洞
RDL1:連接件

Claims (8)

  1. 一種電子裝置,包括:連接件,所述連接件包括:第一金屬層;第一絕緣層,設置於所述第一金屬層上,且具有第一孔洞與第二孔洞;第二絕緣層,設置於所述第一絕緣層上,且具有第三孔洞與第四孔洞;以及第二金屬層,設置於所述第一絕緣層與所述第二絕緣層之間,且所述第二金屬層通過所述第一孔洞與所述第一金屬層電性連接,其中所述第一孔洞暴露部分所述第一金屬層,且所述第二絕緣層延伸至所述第二孔洞,其中所述第三孔洞暴露部分所述第二金屬層,且所述第四孔洞與所述第二孔洞不重疊。
  2. 如請求項1所述的電子裝置,其中所述連接件還包括第三絕緣層,配置於所述第二絕緣層上,且所述第三絕緣層延伸至所述第四孔洞。
  3. 如請求項1所述的電子裝置,其中在剖面中,所述第一孔洞的高度小於所述第二孔洞的高度。
  4. 如請求項1所述的電子裝置,其中所述第二孔洞的側壁與所述第一絕緣層的底表面的夾角大於75度且小於或等於90度。
  5. 一種電子裝置的製造方法,包括:提供基板;形成第一金屬層;形成第一絕緣層於所述第一金屬層上;圖案化所述第一絕緣層以形成第一孔洞與第二孔洞;形成第二絕緣層於所述第一絕緣層上,其中所述第一孔洞暴露部分所述第一金屬層,且所述第二絕緣層延伸至所述第二孔洞。
  6. 如請求項5所述的電子裝置的製造方法,其中圖案化所述第一絕緣層包括微影法。
  7. 一種電子裝置的製造方法,包括:提供基板;形成第一金屬層;形成第一絕緣層於所述第一金屬層上;圖案化所述第一絕緣層以形成第一開口;形成第二絕緣層於所述第一絕緣層上;以及圖案化所述第二絕緣層以形成第二開口,其中所述第二開口貫穿所述第一開口形成一通孔。
  8. 如請求項7所述的電子裝置的製造方法,其中圖案化所述第二絕緣層之前,所述第二絕緣層延伸至所述第一開口。
TW111100284A 2021-10-19 2022-01-04 電子裝置及電子裝置的製造方法 TWI796923B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202111216366.9A CN115995453A (zh) 2021-10-19 2021-10-19 电子装置及电子装置的制造方法
CN202111216366.9 2021-10-19

Publications (2)

Publication Number Publication Date
TWI796923B true TWI796923B (zh) 2023-03-21
TW202318506A TW202318506A (zh) 2023-05-01

Family

ID=83598324

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111100284A TWI796923B (zh) 2021-10-19 2022-01-04 電子裝置及電子裝置的製造方法
TW112105112A TW202403883A (zh) 2021-10-19 2022-01-04 電子裝置及電子裝置的製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112105112A TW202403883A (zh) 2021-10-19 2022-01-04 電子裝置及電子裝置的製造方法

Country Status (5)

Country Link
US (1) US20230117955A1 (zh)
EP (1) EP4170709A1 (zh)
KR (1) KR20230055940A (zh)
CN (1) CN115995453A (zh)
TW (2) TWI796923B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023234572A1 (ko) 2022-05-31 2023-12-07 주식회사 엘지에너지솔루션 배터리 셀의 이상 진단 장치 및 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395521B (zh) * 2008-08-13 2013-05-01 Unimicron Technology Corp 埋入式結構及其製法
US9312206B2 (en) * 2014-03-04 2016-04-12 Freescale Semiconductor, Inc. Semiconductor package with thermal via and method for fabrication thereof
JP6997670B2 (ja) * 2018-04-23 2022-01-17 新光電気工業株式会社 配線基板及びその製造方法
JP7145068B2 (ja) * 2018-12-28 2022-09-30 新光電気工業株式会社 配線基板及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
EP4170709A1 (en) 2023-04-26
CN115995453A (zh) 2023-04-21
TW202403883A (zh) 2024-01-16
US20230117955A1 (en) 2023-04-20
TW202318506A (zh) 2023-05-01
KR20230055940A (ko) 2023-04-26

Similar Documents

Publication Publication Date Title
US20110156240A1 (en) Reliable large die fan-out wafer level package and method of manufacture
TW202127601A (zh) 封裝結構及其製造方法
US7247950B2 (en) Semiconductor device and method of manufacturing the same
TW201405735A (zh) 柵格扇出晶圓級封裝和製造柵格扇出晶圓級封裝的方法
CN103050447A (zh) 半导体器件的封装方法及其结构
TW201705389A (zh) 晶圓級封裝及其製作方法
CN110854097A (zh) 包含加强结构的重布层以及相关半导体装置封装、系统和方法
TWI609468B (zh) 封裝體裝置及其製造方法
KR20200037093A (ko) 반도체 패키징을 위한 리소그래피 공정 및 결과 구조
US11107801B2 (en) Multi fan-out package structure and method for forming the same
TWI796923B (zh) 電子裝置及電子裝置的製造方法
US20160005695A1 (en) Package structure and fabrication method thereof
US20210183677A1 (en) Method of manufacturing semiconductor package
US9775246B2 (en) Circuit board and manufacturing method thereof
TWI567882B (zh) 半導體元件及其製造方法
TWI765647B (zh) 封裝載板及其製作方法
TWI834100B (zh) 電子裝置及電子裝置的製造方法
JP2016048720A (ja) 撮像装置及びその製造方法
TWI750658B (zh) 封裝結構及其製造方法
US20240170367A1 (en) Semiconductor device
TWI629764B (zh) 封裝結構及其製作方法
JP2011061035A (ja) 半導体装置の製造方法及びマスク
TWI557861B (zh) 線路載板及其製造方法
KR20240071910A (ko) 반도체 패키지의 제조방법
TW202125724A (zh) 封裝基板以及包括其的半導體封裝