JP2016048720A - 撮像装置及びその製造方法 - Google Patents

撮像装置及びその製造方法 Download PDF

Info

Publication number
JP2016048720A
JP2016048720A JP2014172932A JP2014172932A JP2016048720A JP 2016048720 A JP2016048720 A JP 2016048720A JP 2014172932 A JP2014172932 A JP 2014172932A JP 2014172932 A JP2014172932 A JP 2014172932A JP 2016048720 A JP2016048720 A JP 2016048720A
Authority
JP
Japan
Prior art keywords
electrode
receiving element
light receiving
electrode pads
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014172932A
Other languages
English (en)
Other versions
JP6528376B2 (ja
Inventor
今　純一
Junichi Kon
純一 今
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014172932A priority Critical patent/JP6528376B2/ja
Publication of JP2016048720A publication Critical patent/JP2016048720A/ja
Application granted granted Critical
Publication of JP6528376B2 publication Critical patent/JP6528376B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Wire Bonding (AREA)
  • Light Receiving Elements (AREA)

Abstract

【課題】受光素子と回路基板装置の間の間隔の大きさに影響させずに、赤外線受光素子の大面積化により生じる歪みを抑制することができる赤外線撮像装置を提供する。【解決手段】複数の電極領域Ａ、Ｂに区画された第１面に複数の電極３を有し、第１熱膨張係数の化合物半導体基板に形成された受光素子２と、受光素子２の複数の電極領域Ａ、Ｂ内の各々の複数の電極３に接続された第１端部、及び、複数の電極領域Ａ、Ｂの互いの境界から離れる方向に前記第１端部から引き出された第２端部を有する複数の引出配線５ａ、５ｂが内部に形成された絶縁膜を含む再配線層８と、複数の電極領域Ａ、Ｂ毎に配置され、再配線層８内の複数の引出配線５ａ、５ｂの第２端部の各々に接続された複数の第１電極パッド１１ａ、１２ａを有し、第１熱膨張係数と異なる第２熱膨張係数を有する複数の半導体素子１１、１２と、を含む。【選択図】図１

Description

本発明は、撮像装置及びその製造方法に関する。
赤外線撮像装置は、赤外線受光素子、読み出し回路基板、光学系部品等を有している。赤外線受光素子には赤外線の入射量に応じた電気信号を発生する画素を二次元状に配列した画素アレイが設けられおり、画素には、例えば量子井戸型赤外線センサ（ＱＷＩＰ：Quantum Well Infrared Photo detector）が用いられている。それぞれの画素はバンプを介して、センサに流れる電流量に応じた出力電圧を計測する読み出し回路（ＲＯＩＣ：Read Out Integrated Circuit）に接続される。赤外線受光素子はＧａＡｓ基板などの化合物半導体基板で形成し、読み出し回路はシリコン基板で形成するいわゆるハイブリッド構造が知られている。
赤外線撮像装置では、高解像度化の要求が高まっており、この実現に向けては画素数の増加が必要となる。しかしながら赤外線撮像装置においては、光学系とともに赤外線検知素子を用いるため、画素ピッチを回折限界以下に小さくしても、分解能を向上させることは出来ない。従って、画素ピッチが回折限界に近づきつつある現下において高解像度化を図るためには、画素ピッチを変えずに受光素子の面積を増大させることになる。
しかし、赤外線受光素子や読み出し回路基板を大面積化すると、化合物半導体基板から形成される赤外線受光素子とシリコン基板から形成される読み出し回路基板との間に熱膨張係数の差が生じる。これにより、熱による接合体の反りや、それに伴うバンプの接合不良、さらには基板内部に加わる応力が増大して素子や配線が破壊するといった問題が生じやすくなる。このため赤外線撮像装置の高解像度化が困難な状況にあった。
これに対し、半導体基板に形成された光検知素子と別の半導体基板に形成された信号処理素子とを金属バンプを介して接続する構造では、それらの半導体基板の間で熱膨張率が順次変化する複数の層状の有機化合物膜を順に配置した構造が知られている。この構造によれば、熱の変化により金属バンプに位置ずれが生じることが防止される。
また、マザーボードの有機基板と半導体チップのように、熱膨張係数の異なる２つの基板の間に、それらの熱膨張の不整合を解消する配線基板を介在させる構造が知られている。その配線基板は、半導体チップと同じ熱膨張係数の材料から形成される厚さの異なる複数の層から形成される第１の層と、有機基板と同じ熱膨張係数の材料から形成される厚さの異なる複数の層から形成される第２の層とを有し、異なる厚さの複数の第１の層と異なる厚さの複数の第２の層を交互に積層した積層構造を有している。さらに、積層構造に孔を開けて上の銅配線と下の銅配線を接続する構造が採用されている。
特開平５−３１５５７８号公報 特開平２０１１−７１３１５号公報
回路基板と赤外線受光素子を重ねて互いの電極を接合した状態で熱膨張係数の差による反りが生じると、赤外線受光素子が大型化するにつれて中央部より端部のずれが大きくなる。そのずれを抑制するために上記のように膨張係数を変化させる多層構造膜を使用すれば、その多層構造膜を赤外線受光素子の大きさに従って厚く形成することが必要になる。これにより、熱膨張係数が厚さ方向に変化する積層構造の組み合わせが複雑になる。
本発明の目的は、受光素子と回路基板装置の間の間隔の大きさに影響させずに、赤外線受光素子の大面積化により生じる歪みを抑制することができる赤外線撮像装置を提供することにある。
本実施形態の１つの観点によれば、複複数の電極領域に区画された第１面に複数の電極を有し、第１熱膨張係数の化合物半導体基板に形成された受光素子と、前記受光素子の前記複数の電極領域内の各々の前記複数の電極に接続された第１端部、及び、前記複数の電極領域の互いの境界から離れる方向に前記第１端部から引き出された第２端部を有する複数の第１引出配線が内部に形成された絶縁膜を含む少なくとも１つの再配線層と、前記複数の電極領域毎に配置され、前記再配線層内の前記複数の第１引出配線の前記第２端部の各々に接続された複数の第１電極パッドを有し、前記第１熱膨張係数と異なる第２熱膨張係数を有する複数の半導体素子と、を有する撮像装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
本実施形態によれば、受光素子と回路基板装置の間の間隔の大きさに影響させずに、赤外線受光素子の大面積化により生じる歪みを抑制することができる。
図１は、第１実施形態に係る赤外線撮像措置の断面図である。 図２は、第１実施形態に係る赤外線撮像装置の分解斜視図である。 図３は、第１実施形態に係る赤外線撮像装置における赤外線受光素子の電極とその上の再配線層の引出配線と電極パッドの位置関係を示す平面図である。 図４は、第１実施形態に係る赤外線撮像装置における赤外線受光素子の電極とその上の再配線層の引出配線と電極パッドの長さを示す平面図である。 図５は、第１実施形態に係る赤外線撮像装置の再配線層の形成方法を示す断面図である。 図６は、第１実施形態に係る赤外線撮像装置の再配線層の形成方法を示す断面図である。 図７は、第２実施形態に係る赤外線撮像措置の分解斜視図である。 図８は、第２実施形態に係る赤外線撮像装置の断面図である。 図９は、第３実施形態に係る赤外線撮像装置の断面図である。 図１０は、第３実施形態に係る赤外線撮像装置の再配線層の形成方法を示す断面図である。 図１１は、第４実施形態に係る赤外線撮像装置の変形例を示す断面図である。
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
図１は、第１実施形態に係る赤外線撮像装置を示す断面図、図２は、図１に示した赤外線撮像素子を示す分解斜視図である。
図１、図２において、赤外線撮像装置１は、重ならないように配置される画素データ読み出し用の第１〜第４の回路基板１１〜１４と赤外線受光素子２を重ねて接続したハイブリッド構造を有している。なお、図２に示す分解斜視図は、構造の理解を容易にするために赤外線受光素子２を下側に配置している。
赤外線受光素子２として、例えば、量子井戸型赤外線（ＱＷＩＰ：Quantum Well Infrared Photodetector）センサアレイが使用され、ＱＷＩＰセンサアレイでは画素として使用されるＱＷＩＰセンサがマトリクス状に複数形成されている。ＱＷＩＰセンサ（不図示）は、例えば、ＧａＡｓ基板の上にＧａＡｓ量子井戸層とＡｌＧａＡｓ量子バリア層が交互に積層された多重量子井戸構造から形成される。このような構造では、量子井戸層内の伝導帯と価電子帯の間に離散して発生する量子準位間で赤外線が吸収される。
そのような多重量子井戸構造の上には例えばＧａＡｓコンタクト層（不図示）が形成され、ＧａＡｓコンタクト層には図１に示す電極３が接続される。ＱＷＩＰセンサでは、電極３とＧａＡｓ基板の間にバイアス電圧を印加した状態で赤外線を吸収すると電流が流れ、光電流信号として取り出される。電極３は、例えば、ＡｕＧｅ／Ａｕ積層構造から形成される。
赤外線受光素子２のうち複数の電極３が形成される側の面には、絶縁性の保護膜４として例えば窒化シリコン膜や酸化シリコン膜や樹脂が形成され、保護膜４は開口部から電極３を露出している。また、赤外線受光素子２の表面でマトリクス状に等ピッチで配置される複数の電極３は、平面上のＸ方向とＹ方向で四角の第１〜第４の電極領域Ａ、Ｂ、Ｃ、Ｄに区分けされる。なお、Ｘ方向とＹ方向は互いに直交する関係にある。
図１、図３に示すように、第１の電極領域Ａ内では、複数の電極３のそれぞれに第１の引出配線５ａの第１端部が接続される。同様に、第２の電極領域Ｂ内の電極３上に第２の引出配線５ｂの第１端部が接続され、第３の電極領域Ｃ内の電極３上に第３の引出配線５ｃの第１端部が接続され、第４の電極領域Ｄ内の電極３上に第４の引出配線５ｄの第１端部が接続される。
第１の引出配線５ａの第２端部は、図３の部分拡大平面図に示すように、第１〜第４の電極領域Ａ、Ｂ、Ｃ、Ｄの境界線Ｌｘ、Ｌｙから斜め方向で境界線Ｌｘ、Ｌｙから離れる方向に引き出されて配置される。第２〜第４の引出配線５ｂ〜５ｄでも同様に電極３に接続される第１端部から引き出される第２端部の方向は、電極３に接続される第１端部を始点として第１〜第４の電極領域Ａ、Ｂ、Ｃ、Ｄの境界線Ｌｘ、Ｌｙから斜め方向で境界線Ｌｘ、Ｌｙから離れる方向に配置される。それらの第２端部の上には、図１〜図３に示すように、第１〜第４の電極パッド６ａ〜６ｄが接続される。なお、図に示す境界線Ｌｘ、Ｌｙは仮想線である。
第１〜第４の引出配線５ａ〜５ｄは絶縁膜７の中に形成される。また、第１の電極パッド６ａは絶縁膜７に形成されたビアホールを通して第１の引出配線５ａの第２端部に接続される。第２〜第４の電極パッド６ｂ〜６ｄのそれぞれもまたビアホールを通して第２〜第４の引出配線５ｂ〜５ｄの第２端部に接続される。第１〜第４の引出配線５ａ〜５ｄ、第１〜第４の電極パッド６ａ〜６ｄ及び絶縁膜７は、再配線層８として赤外線受光素子１のうち電極３が形成される側の第１面の上に形成される。なお、図３において、絶縁膜７は省略して描かれている。
赤外線受光素子２において、第１〜第４の電極領域Ａ、Ｂ、Ｃ、Ｄの境界線Ｌｘ、Ｌｙの周辺における複数の電極３は、図３に示すように、Ｘ方向とＹ方向に例えば同じピッチｐでマトリクス状に配置される。
再配線層８において、第１の電極領域Ａと第２の電極領域Ｂのうちそれらの境界線Ｌｙに最も近い部分にある第１の電極パッド６ａの中心と第２の電極パッド６ｂの中心は、境界線Ｌｙを挟んでＸ方向でピッチｐ２＝ｐ＋２ｐｘで配置される。第３の電極領域Ｃ内の第３の電極パッド６ｃと第４の電極領域Ｄ内の第４の電極パッド６ｄのピッチｐ２も同様である。ｐｘは、図４に示すように、第１〜第４の引出配線５ａ〜５ｄのそれぞれに接続される電極３の中心から第１〜第４の電極パッド６ａ〜６ｄの中心までの長さのＸ方向成分である。
また、再配線層８において、第１の電極領域Ａと第３の電極領域Ｃのうちそれらの境界線Ｌｘに最も近い部分にある第１の電極パッド６ａの中心と第３の電極パッド６ｃの中心は、境界線Ｌｘを挟んでＹ方向でピッチｐ３＝ｐ＋２ｐｙで配置される。第２の電極領域Ｂ内の第２の電極パッド６ｂと第４の電極領域Ｄ内の第４の電極パッド６ｄのピッチｐ３も同様である。ｐｙは、図４に示すように、第１〜第４の引出配線５ａ〜５ｄのそれぞれに接続される電極３の中心から第１〜第４の電極パッド６ａ〜６ｄの中心までの長さのＹ方向成分である。
ｐｘとｐｙは、図３、図４では、ｐ／２程度に描かれているが、ｐ／２に限るものではなく、引出配線５ａ〜５ｄの引き回しによりｐ／２より長くてもよいし短くてもよい。また、第１、第２、第３、第４の電極領域Ａ、Ｂ、Ｃ、Ｄにおける引出配線５ａ〜５ｄの角度や長さは同じにしているが、同じでなくてもよい。これらは以下の説明でも同様である。
図１、図２に示すように、再配線層８のうち第１の電極領域Ａの第１の電極パッド６ａはバンプ９を介して第１の回路基板１１の第５の電極パッド１１ａに接続される。これと同様に、再配線層８における第２〜第４の電極領域Ｂ、Ｃ、Ｄのそれぞれに形成された再配線層８の第２〜第４の電極パッド１２ａ、１３ａ、１４ａもバンプ９を介して対向する第２〜第４の回路基板１２、１３、１４の第６〜第８の電極パッド１２ａ、１３ａ、１４ａに接続される。バンプ９は、例えばインジウム／スズやインジウム／鉛等の積層金属から形成され、融点に差を設けておくことが接合を容易にする上で好ましい。
第１〜第４の回路基板１１〜１４として、例えば、トランジスタ、キャパシタ、配線等を有する電子回路（不図示）が形成されたシリコン基板が使用される。従って、第１〜第４の回路基板１１〜１４は半導体素子でもある。第１〜第４の回路基板１１〜１４に形成される第４〜第８の電極パッド１１ａ、１２ａ、１３ａ、１４ａは、電子回路に接続され、それぞれの回路基板１１〜１４においてマトリクス状に複数配置されている。第１〜第４の回路基板１１〜１４を再配線層８に実装する場合には次のような工程により行う。なお、図２に示すように、第１〜第４の回路基板１１、１２、１３、１４の外周付近にはワイヤリング用電極パッド１１ｃ、１２ｃ、１３ｃ、１４ｃが形成され、第５〜第８の電極パッド１１ａ、１２ａ、１３ａ、１４ａの各々に電子回路を介して接続される。
まず、赤外線受光素子２の第１の電極領域Ａにおいて、再配線層８の複数の第１の電極パッド６ａ上に第１の回路基板１１上の複数の第５の電極パッド１１ａを１対１でバンプ９を介して重ねる。同様に、第２の電極領域Ｂにおいて、再配線層８の複数の第２の電極パッド６ｂ上に第２の回路基板１２の複数の第６の電極パッド１２ａを１対１でバンプ９を介して重ねる。さらに、第３の電極領域Ｃにおいて、再配線層８の複数の第３の電極パッド６ｃ上に第３の回路基板１３上の複数の第７の電極パッド１３ａを１対１でバンプ９を介して重ねる。また、第４の電極領域Ｄにおいて、再配線層８の複数の第４の電極パッド６ｄ上に第４の回路基板１４上の複数の第８の電極パッド１４ａを１対１でバンプ９を介して重ねる。この場合、第１〜第４の回路基板１１〜１４の端面は互いに接触してもいいし、離れてもよい。これにより赤外線受光素子２上に第１〜第４の回路基板１１、１２、１３、１４を載置する。
最も近い第５の電極パッド１１ａの中心と第６の電極パッド１２ａの中心の距離は、上記のように再配線層８の第１の電極パッド６ａと第２の電極パッド６ｂのピッチｐ２に等しくなる。また、最も近い第５の電極パッド１１ａの中心と第７の電極パッド１３ａの中心の距離は、上記のように再配線層８の第１の電極パッド６ａと第３の電極パッド６ｃのピッチｐ３に等しくなる。第６〜第８の電極パッド１２ａ、１３ａ、１４ａの最も近い互いの中心間の距離も同様である。
従って、第１の回路基板１１では、第５の電極パッド１１ａ中心と第２の回路基板１２に最も近い側の縁部の間の最短距離はｐ２／２以下となる。また、第１の回路基板１１では、第５の電極パッド１１ａの中心と第３の回路基板１３に最も近い側の縁部の間の最短距離はｐ３／２以下になる。また、第２の回路基板１２、第３の回路基板１３、第４の回路基板１４においても、縁部と電極パッド１２ａ、１３ａ、１４ａの最短距離も同様である。
赤外線受光素子２と第１〜第４の回路基板１１、１２、１３、１４を接続する場合には、まず、赤外線受光素子２上に形成された再配線層８の第１〜第４の電極パッド６ａ〜６ｄのそれぞれにバンプ９を接合する。そして、赤外線受光素子２の第１の電極領域Ａのバンプ９の上に第１の回路基板１１の第５の電極パッド１１ａを重ね、これにより、赤外線受光素子２の第１の電極領域Ａに第１の回路基板１１を載せる。同様に、第２の回路基板１２を赤外線受光素子２の第２の電極領域Ｂに載せ、第３の回路基板１３を赤外線受光素子２の第３の電極領域Ｃに載せ、第４の回路基板１４を赤外線受光素子２の第４の電極領域Ｄに載せる。
その状態で、赤外線受光素子２と第１〜第４の回路基板１１、１２、１３、１４をリフロー炉（不図示）内に置き、炉内温度を例えば１８０℃〜２００℃に上げ、バンプ９を溶融させる。これにより、バンプ９を介して第１〜第４の電極パッド６ａ〜６ｄとそれらの上の第５〜第８の電極パッド１１ａ、１２ａ、１３ａ、１４ａを接合する。この加熱処理において、第１〜第４の回路基板１１、１２、１３、１４の境界部分に生じる隙間が広ければ熱が赤外線受光素子２の中央付に伝達しやすくなる。そのような接合を終えた後、バンプ９などを冷却する。
ところで、第１〜第４の回路基板１１〜１４となるＳｉ基板の熱膨張係数は約２．４×１０―６／Ｋであり、赤外線受光素子１に使用されるＧａＡｓ基板の熱膨張係数は約６．０×１０―６／Ｋである。このため、バンプ９の接合時などの高温下において、赤外線受光素子１の熱膨張は第１〜第４の回路基板１１〜１４より大きくなる。
第１〜第４の回路基板１１〜１４を一体化した１つの回路基板（不図示）を採用する場合、赤外線受光素子２が例えば２０ｍｍ角程度の大きさであれば、熱膨張・収縮による位置ずれや反りが生じても、その量は僅かであり歩留まりへの影響は少ない。しかし、赤外線受光素子２が例えば３０ｍｍ角以上に大型化すると、赤外線受光素子２の中心から端部に遠ざかるほど回路基板（不図示）と赤外線受光素子２の互いの電極パッドのズレが大きくなる。このため、加熱・冷却によりバンプ９に接合不良が生じるなど、無視できない程度に位置ずれや反りが生じる。
これに対し、本実施形態では、１枚の赤外線受光素子２に接続される回路基板を複数に分割した第１〜第４の回路基板１１〜１４を使用している。このため、赤外線受光素子２の上に第１〜第４の回路基板１１〜１４を重ねて加熱すると、互いに対向する第１〜第４の電極パッド６ａ〜６ｄと第５〜第８の電極パッド１１ａ、１２ａ、１３ａ、１４ａはバンプ９を介して接合する。加熱の際、赤外線受光素子２と第１〜第４の回路基板１１〜１４の熱膨張係数の違いにより、第１〜第４の回路基板１１〜１４の互いの間には隙間が生じ、或いは隙間が大きくなる。これにより、熱膨張・収縮による位置ずれや反りは第１〜第４の回路基板１１〜１４の基板単位で発生するので、加熱・冷却により生じる反りに伴うバンプ９の接合不良を回避し、さらには反りによる基板内部の素子や配線の破壊を回避することができる。
また、受光データ読み出し用の回路基板を第１〜第４の回路基板１１〜１４に分けて赤外線受光素子２に接続したので、隙間や継ぎ目の無い大きな赤外線撮像装置を形成することができる。
次に、図５、図６を参照して再配線層８の形成方法について説明する。なお、図５、図６では、理解を容易にするために、１つの電極３に接続される第１の引出配線５ａと第１の電極パッド６ａの形成を例に挙げて説明する。
まず、図５（ａ）に示すように、赤外線受光素子２のうち電極３と保護膜４の上に第１絶縁膜７ａ、例えば感光性ポリイミドを成膜し、これに露光、現像、キュア等を施す。これにより、第１絶縁膜７ａのうち電極３の上に第１ビアホール７ｐを形成する。次に、図５（ｂ）に示すように、第１絶縁膜７ａの上と第１ビアホール７ｐの内面と電極３の上に第１配線材料膜５、例えばアルミニウム膜をスパッタ法により形成する。
次に、第１配線材料膜５の上にフォトレジストを塗布し、これに露光、現像、キュア等を施すことにより、図５（ｃ）に示すようなレジストパターン１５を形成する。レジストパターン１５は、第１の引出配線５ａを形成するためのパターンであり、第１ビアホール７ｐの下の電極３から上記の第１の電極パッド６ａを形成する部分に至る形状を有している。この場合、レジストパターン１５は、上記のように第１〜第４の電極領域Ａ、Ｂ、Ｃ、Ｄの境界線Ｌｘ、Ｌｙから離れる方向に延在する形状となる。
次に、図５（ｄ）に示すように、レジストパターン１５をマスクにして第１配線材料膜５をドライエッチングやイオンミリング等で除去し、レジストパターン１５の下に残された第１配線材料膜５を第１の引出配線５ａとして使用する。第１の引出配線５ａの第１端部が第１ビアホール７ｐを通して電極３に接続される。このとき、上記の第２〜第４の引出配線５ｂ〜５ｄも同様に形成される。
次に、第１の引出配線５ａと第１絶縁膜７ａの上に第２絶縁膜７ｂを形成する。この際、第２絶縁膜７ｂの表面が第１の引出配線５ａより上に位置するように十分な厚さで形成する。第２絶縁膜７ｂとして、例えば、エポキシ樹脂、ポリイミド、フェノール樹脂などの有機材料、または酸化シリコンや窒化シリコンなどの無機材料が好ましい。その後に、フォトリソグラフィ、ドライエッチングを施すことにより、図５（ｅ）に示すように、第２絶縁膜７ｂのうち第１の引出配線５ａの第２端部の上に第２ビアホール７ｑを形成する。なお、第１絶縁膜７ａと第２絶縁膜７ｂは、図１に示した再配線層８の絶縁膜７となる。
次に、図６（ａ）に示すように、第２絶縁膜７ｂの上と第２ビアホール７ｑの内面と第１の電極パッド６ａの上に第２配線材料膜６、例えばアルミニウム膜をスパッタ法により形成する。さらに、第２配線材料膜６の上にフォトレジストを塗布し、これに露光、現像、キュア等を施すことによりレジストパターン１６を形成する。レジストパターン１６は第１の電極パッド６ａを形成するためのパターンである。
次に、図６（ｂ）に示すように、レジストパターン１６をマスクにして第１配線材料膜６をドライエッチングやイオンミリング等で除去し、レジストパターン１６の下に残された第２配線材料膜６を第１の電極パッド６ａとして使用する。このとき、上記の第２〜第４の電極パッド６ｂ〜６ｄも同時に形成される。これにより再配線層８が完成する。次に、図６（ｃ）に示すようにレジストパターン１６を除去した後に、図６（ｄ）に示すように、第１の電極パッド６ａ上にバンプ９を接合する。第２〜第４の電極パッド６ｂ〜６ｄも同様に形成され、それらの上にバンプ９が接合される。
このような方法により形成された再配線層８によれば、赤外線受光素子２上で第１〜第４の回路基板１１〜１４を互いに離した状態で、第１〜第４の回路基板１１〜１４の第５〜第８の電極パッド１１ａ、１２ａ、１３ａ、１４ａを赤外線受光素子２の電極３に接続することが可能になる。これにより、第１〜第４の回路基板１１〜１４が重なることを回避できる。第１〜第４の回路基板１１〜１４はシリコンウェハをダイシングすることにより固片化されるので、ダイシング位置に僅かなずれが生じることもあり、その位置ずれにより第１〜第４の回路基板１１〜１４が接触することを回避したいことがある。そこで、赤外線受光素子２上で互いに隙間が生じるように上記のピッチｐ２、ｐ３を求め、第１〜第４の回路基板１１〜１４の大きさを決めることが好ましい。
（第２の実施の形態）
図７、図８は、第２実施形態に係る赤外線撮像装置を示す分解斜視図と断面図である。図７、図８において、図１、図２と同じ符号は同じ要素を示している。
図７、図８に示す赤外線撮像装置２１は、第１実施形態と同様に赤外線受光素子２に第１〜第４の回路基板１１〜１４を重ねただけでなく、赤外線受光素子２と第１〜第４の回路基板１１〜１４の間に中継回路基板２２を介在させた構造を有している。図７は、構造の理解を容易にするために、下から順に赤外線受光素子２、中継回路基板２２、第１〜第４の回路基板１１〜１４を重ねる構造の分解斜視図を示し、図８はその上下を反対にして重ねた構造を示している。赤外線受光素子２と第１〜第４の回路基板１１〜１４は、第１実施形態と同様な構造を有し、中継回路基板２２は次のような構造を有している。
中継回路基板２２として、赤外線受光素子２に使用される基板と熱膨張係数が同一又は近い基板、例えばＧａＡｓ基板が使用される。中継回路基板２２は、例えば赤外線受光素子２とほぼ同一の形状を有し、第１面上には、赤外線受光素子２の複数の電極３に１対１で対向する複数の第９電極パッド２３ａがマトリクス状に配置、形成されている。また、中継回路基板２２の第２面には、第９電極パッド２３ａの反対側に複数の第１０電極２３ｂがマトリクス状に配置、形成されている。
上から見て重なる位置にある第９電極パッド２３ａと第１０電極パッド２３ｂは、中継回路基板２２を貫通させたスルーホール２２ａ内の導電性のビア２４により互いに接続されている。スルーホール２２ａはフォトリソグラフィとドライエッチングを用いて形成され、その中の接続導電材２４は例えばめっき法により形成される。ビア２４として、例えば銅、アルミニウム等が使用される。第９電極パッド２３ａ、第１０電極２３ｂは、例えばめっき法やスパッタ法により形成された金属膜、例えば銅膜をフォトリソグラフィとドライエッチングによりパターニングすることにより形成される。
中継回路基板２２の第１面には、第９電極２３ａを露出する開口部を有する第１絶縁膜２５ａが形成され、第２面には、第１０電極パッド２３ｂを露出する開口部を有する第２絶縁膜２５ｂが形成される。第１絶縁膜２５ａ、第２絶縁膜２５ｂとして、例えば酸化シリコン膜や窒化シリコン膜が形成される。
中継回路基板２２の第２面上には第１実施形態に示したと同一構造の再配線層８が形成されている。再配線層８に形成される第１〜第４の引出配線５ａ〜５ｄの第１端部は、中継回路基板２２の第１０電極パッド２３ｂに接続される。
中継回路基板２２の第１面側の第９電極パッド２３ａは、バンプ９ａを介して赤外線受光素子２の電極３に接続されている。また、中継回路基板２２の第２面側の再配線層８の第１〜第４の電極パッド６ａ〜６ｄは、第１実施形態と同様に、バンプ９を介して第１〜第４の回路基板１１〜１４に接続される。
上記の赤外線撮像装置２１によれば、赤外線受光素子２が形成される基板と同じ熱膨張係数の材料の基板から形成される中継回路基板２２を介して第１〜第４の回路基板１１〜１４を接続している。このため、赤外線受光素子２が形成される基板を実質的に厚く形成したと同等の構造となるので、第１実施形態に示した際配線層８の作用効果とともに、第１〜第４の回路基板１１〜１４を接続する際の加熱・冷却時の熱膨張係数の差による赤外線受光素子２の反りがさらに小さくなる。このため、第１実施形態に示した赤外線撮像装置１に比べ、加熱・冷却により生じる反りに伴うバンプ９の接合不良をさらに回避し、反りによる基板内部の素子や配線の破壊をさらに防止することができる。これにより、隙間や継ぎ目の無い赤外線受光素子２を使用することができる。
このように、中継回路基板２２の挿入により、異種基板間の急峻な熱膨張率変化を抑制し、接合構造体に生じる応力を緩和することができる。一般に、赤外線受光素子２の基板の厚さは、第１〜第４の回路基板１１〜１４の厚さよりも薄く、熱応力による赤外線受光素子２の損傷を防ぐ上で、赤外線受光素子２と中継回路基板２２の熱膨張係数を近づけることが好ましく、同一の基板材料を用いて形成することが寄り好ましい。中継回路基板２２の形成方法としては特に限定されず、基板に貫通電極を形成する一般的な方法を利用することができる。中継回路基板２２の上面と下面に配設されるバンプ９、９ａには、インジウム／スズやインジウム／鉛等の合金を使用し、融点に差を設けておくことが接合を容易にする上で好ましい。なお、中継回路基板２２として、同一材料基板の他に、赤外線受光素子２と第１〜第４の回路基板１１〜１４の双方の熱膨張係数の間の値の熱膨張係数を有する基板を使用してもよい。
（第３の実施の形態）
図９は、第３実施形態に係る赤外線撮像装置を示す断面図である。図９において、図１、図２と同じ符号は同じ要素を示している。
図９に示す赤外線撮像装置１における赤外線受光素子２は、その外周を絶縁性モールド材料、例えばエポキシ樹脂から形成されるモールド製の枠３１で囲った人工的なウエハ構造を有している。そのようなウエハ構造では、赤外線受光素子２上に形成される再配線層８を枠３１上に拡張することが可能になる。この場合、再配線層８はファンアウト型配線構造となり、赤外線受光素子２の外側にはみ出して第１〜第４の引出配線５ａ〜５ｄや第１〜第４の電極パッド６ａ〜６ｄを形成することが可能になる。
次に、ファンアウト型配線構造の再配線層８の形成方法の一例を説明する。まず、図１０（ａ）に示す構造を形成するまでの工程を説明する。
最初に、仮接着剤３３が塗布された支持基板３２を用意する。支持基板３２は、以降の工程でウェーハプロセスと同じ製造機器を用いて処理されるため、半導体チップを製作するときに用いられるＳｉウエハと同一形状であり、例えば、直径８インチ、１ｍｍ厚のガラス基板が用いられる。仮接着剤３３は熱可塑性の樹脂が用いられる。
さらに、支持基板３２のうち仮接着剤３３上の適宜の位置に、電極３を対向させた状態で赤外線受光素子２を貼り付ける。赤外線受光素子２は、仮接着剤３３の上に例えば等間隔で複数配置される。
次に、図１０（ｂ）に示すように、支持基板３２の周りを支持枠（不図示）、例えば金属枠で囲い、赤外線受光素子２を少し超える程度の高さに封止樹脂３１ａを上から流し込む。封止樹脂３１ａとして、例えばエポキシ系樹脂を使用する。本実施例では、封止樹脂３１ａの流し込みを空気中で行うが、ボイドの発生を防止するために真空中で行ってもよい。
封止樹脂の流し込みが終わった後に、図１０（ｃ）に示すように、赤外線受光素子２の上面にある封止樹脂３１ａを除去する。具体的には、スキージ（不図示）をチップ状の赤外受光素子２の高さに合わせ、水平移動させて赤外線受光素子２より高い位置にある封止樹脂３１ａを除去する。スキージの水平移動により、赤外線撮像素子２の高さを超えた封止樹脂３１ａは外に押し出される。封止樹脂３１ａの除去は、封止樹脂３１ａが赤外線受光素子２チップを超えて連ならないようにするためである。
ところで、金属枠内の複数の赤外線受光素子２同士の隙間の一つ一つにディスペンサを用いて金属枠から溢れない量の封止樹脂３１ａを注入するようにしてもよい。この場合、スキージによる除去は不要となる。そのよう封止樹脂３１ａの供給の後、熱処理により封止樹脂３１ａを硬化し、モールド製の枠３１として使用する。エポキシ系樹脂を使用するときの硬化温度は例えば１５０℃である。さらに、バックグラインディングにより、封止樹脂３１ａの上面を平坦面にする。
バックグラインディング後、図１０（ｄ）に示すように、赤外線受光素子２とその周囲のモールド製の枠３１を支持基板３２から分離（デボンド）する。具体的には、仮接着剤３３である熱可塑性の軟化温度以上に加熱し、スライドオフして分離する。
次に、図１０（ｅ）に示すように、樹脂モールドされた赤外線受光素子２の上下面を返して赤外線受光素子２の第１面に再配線層８を形成する。再配線層８の形成は、例えば、第１実施形態に示した方法を採用する。その後に、波線で示す位置でモールド製の枠３１を切断し、枠３１に囲まれた赤外線受光素子２同士を分離する。
このような工程によれば、ファンアウト型の再配線層８を量産化が可能になり、従来は２０ｍｍ角程度であった赤外線受光素子を、３０ｍｍ角にまで大面積化することが可能となった。
（第４の実施の形態）
図１１は、第４実施形態に係る赤外線撮像装置を示す断面図である。
図１１に示す赤外線撮像装置４１は、中継回路基板２２を介して第１の回路基板１１と第３の回路基板１３を赤外線受光素子２に重ねて接続した構造を有している。図１１には示していないが、図２に示した第２、第４の回路基板１２、１４もまた中継回路基板２２を介して赤外線受光素子２に接続される。第１〜第４の回路基板１１〜１４は第１実施形態と同様に同じ構造を有し、同じ位置関係で配置され、互いに隣接しない側のそれらの外周面には、上から見て略Ｌ字状のモールド製の枠４０ａ、４０ｃが形成されている。なお、図示していないが、第２、第４の回路基板１２、１４の外周面にもモールド製の枠が同様に形成される。
第１の回路基板１１のうち第５の電極パッド１１ａが形成された面とその周囲の枠４０ａの上には第１の再配線層４８ａが形成される。また、第３の回路基板１２のうち第７の電極パッド１３ａが形成された面とその周囲の枠４０ｃの上には第３の再配線層４８ｃが形成されている。なお、図に示していないが、第２の回路基板１２と周囲の枠（不図示）の上に第２の再配線層（不図示）が形成され、第４の回路基板１４と周囲の枠（府図示）の上にも第４の再配線層（不図示）が形成される。第１、第３の再配線層４８ａ、４８ｃと第２、第４の再配線層（不図示）は、第２実施形態と同様に、中継回路基板２２を介して赤外線受光素子２に電気的に接続される。
赤外線受光素子２に対向して配置される本実施形態の中継回路基板２２の第１面と第２面は、赤外線受光素子２と同じ位置で第１〜第４の電極領域Ａ、Ｂ、Ｃ、Ｄに分けられる。第１の電極領域Ａと第３の電極領域Ｃのそれぞれにおいて、第１面に形成される第１１、第１２の電極パッド４３ａ、４３ｃと第２面に形成される第１３、第１４の電極パッド４４ａ、４４ｃは、第１実施形態の再配線層８の第５、第７の電極パッド６ａ、６ｃと同じ位置に形成される。即ち、中継回路基板２２の第１、第３の電極領域Ａ、Ｃに形成される第１１〜第１４の電極パッド４３ａ、４３ｃ、４４ａ、４４ｃはそれらの境界線Ｌｘから離れるように電極３に対してずれを生じさせている。そのようなズレが生じている電極３と第１１、第１２の電極パッド４３ａ、４３ｃは、中継回路基板２２の第１面の全体に形成される第５の再配線層３８により接続される。
中継回路基板２２のうち第１の電極領域Ａの第１面と第２面にはそれぞれ第１１の電極パッド４３ａ、第１２の電極パッド４４ａが上から見て平面的に同じ位置に形成されている。また、中継回路基板２２の第３の電極領域Ｃの第１面と第２面にはそれぞれ第１３の電極パッド４３ｃと第１４の電極パッド４３ｃが上から見て平面的に同じ位置に形成されている。第１１の電極パッド４３ａ、第１２の電極パッド４４ａは中継回路基板２２内に形成した導電性のビア４５ａを介して接続され、第１３の電極パッド４３ｃと第４の電極パッド４４ｃは中継回路基板２２内に形成した導電性のビア４５ｃを介して接続されている。
第１の電極領域Ａと第３の電極領域Ｃの境界Ｌｘに最も近い第１１の電極パッド４３ａと第１３の電極パッド４３ｃのピッチは、第１実施形態の再配線層８の第５、第７の電極パッド１１ａ、１３ａと同様に赤外線受光素子２の電極３同士のピッチより大きくなっている。
第５の再配線層３８には、赤外線受光素子２の電極３に対向して配置される複数の第１５の電極パッド４２が形成され、バンプ９ｂを介して電極３に接続される。また、第５の再配線層３８内には、第１実施形態と同様に、第１の電極領域Ａにおいて互いに横方向に離れている第１５の電極パッド４２と第１１の電極パッド４３ａを接続する第１の引出配線５ａが形成されている。さらに、第５の再配線層３８内には、第１実施形態と同様に、第３の電極領域Ｃにおいて互いに横方向に離れている第１５の電極パッド４２と第１３の電極パッド４３ｃを接続する第３の引出配線５ｃが形成されている。
第１の再配線層４８ａの絶縁膜４９ａの露出面側に形成された第１６の電極パッド４６ａは、中継基板２２の第１の電極領域Ａ内の第１２の電極パッド４４ａに対向して配置され、バンプ９を介して互いに接続される。第１の再配線層４８ａにおいて、第１６の電極パッド４６ａは、絶縁膜４９ａの中に形成された第５の引出配線４７ａを介して第１の回路基板１１の第５の電極パッド１１ａに接続されている。
また、第３の再配線層４８ｃの絶縁膜４９ｃの露出面側に形成された第１７の電極パッド４６ｃは中継基板２２の第３の電極領域Ｃ内の第１４の電極パッド４４ｃに対向して配置され、バンプ９を介して互いに接続される。第３の再配線層４８ｃでは、第１７の電極パッド４６ｃが、絶縁膜４９ｃの中に形成された第７の引出配線４７ｃを介して第３の回路基板１３の第７の電極パッド１３ａに接続されている。
第１の回路基板１１上の外周寄りのワイヤリング用電極パッド１１ｃは、第１の再配線層４８ａのうちモールド枠４２ａ上に形成された再配線ワイヤリングパッド４６ｄに引出配線４７ｄを介して接続される。第３の回路基板１３上の外周寄りのワイヤリング用電極パッド１３ｃは、第３の再配線層４８ｃのうちモールド枠４２ｃ上に形成された再配線ワイヤリングパッド４６ｆに引出配線４７ｆを介して接続される。
なお、第２の回路基板１２と第４の回路基板１４の上に形成される第２の再配線層（不図示）、第４の再配線層（不図示）の内部構造も第１、第３の再配線層４８ａ、４８ｃと同様な構造を有し、それらの中に引出配線（不図示）が上側の電極パッド（不図示）から第２、第４の回路基板１２、１４側の第６、第８の電極パッド１２ａ、１４ａまで引き出される。引出方向は、上側の電極パッド（府図示）から下側の電極パッド１２ａ、１４ａに向けて第１〜第４の回路基板１１〜１４の境界から遠ざかる方向となる。
以上の赤外線撮像装置４１は、実装基板４０上に取り付けられる。また、第１、第３の回路基板１１、１３上のワイヤリング用電極パッド１１ｃ、１３ｃは、再配線層４８ａ、４８ｃを介して外側のモールド製の枠４２ａ、４２ｃ上の例えば再配線ワイヤリングパッド４６ｄ、４６ｆに接続される。このため、余白に形成された再配線ワイヤリングパッド４６ｄ、４６ｆは、金属ワイヤ５１ａ、５１ｃを介して実装基板４０上のワイヤリングパッド５０ａ、５０ｂに接続する際に、接続に余裕ができ、ボンディングがし易くなる。なお、金属ワイヤ５１ａ、５１ｃは、例えば金、アルミニウム、銅などから形成される。
本実施形態によれば、第１、第２実施形態に示した第１〜第４の回路基板１１〜１４側にもファンアウト型の再配線層４８ａ、４８ｃ等を施し、さらに中継回路基板２２上の第５の再配線層３８を用いている。これにより、赤外線撮像装置４１の実装基板４０への実装が容易なる。枠４２ａ、４２ｃとファンアウト型の再配線層４８ａ、４８ｃ等の形成方法として例えば図５、図６、図１０と同様の方法を用いる。
さらに、第１、第３の再配線層４８ａ、４８ｃによれば、第１、第３の回路基板１１、１３の間隔を第１実施形態よりも広げることができる。このため、その間の空間を通して熱を伝達することができるので、バンプ９を接合する際に、第１、第３の回路基板１１、１３、中継回路基板２２の加熱分布の差を小さくすることができる。なお、第２、第４の回路基板１２、１４に接続される再配線層（不図示）も同様な効果を奏する。また、第５の再配線層３８と中継回路基板２２によれば、第１、第２実施形態と同様に、加熱・冷却により生じる反りに伴うバンプ９の接合不良を回避し、さらには反りによる基板内部の素子や配線の破壊を回避することができる。
上記実施形態では、赤外線受光素子２に重ねて第１〜第４の回路基板１１〜１４を接続したが、回路基板の数は赤外線受光素子２の大きさに応じて変えてもよい。例えば、２０ｍｍ×３０ｍｍの大きさの赤外線受光素子２を用いる場合には、赤外線受光素子２の長辺方向に複数、短辺方向に１つの回路基板を並べて接続してもよい。また、上記の再配線層として加熱、冷却時に赤外線受光素子２に影響を及ぼさない厚さ、材料を選択し、さらにその中の引出配線を多層構造にしてもよい。さらに、中継回路基板は１つに限られるものではなく、例えば図８、図１１に記載の中継回路基板２２を２つ組み合わせてもよく、また、再配線層８、３８、４８ａ、４８ｃも選択して組み合わせてもよい。
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
次に、実施形態について付記する。
（付記１）複数の電極領域に区画された第１面に複数の電極を有し、第１熱膨張係数の化合物半導体基板に形成された受光素子と、前記受光素子の前記複数の電極領域内の各々の前記複数の電極に接続された第１端部、及び、前記複数の電極領域の互いの境界から離れる方向に前記第１端部から引き出された第２端部を有する複数の第１引出配線が内部に形成された絶縁膜を含む少なくとも１つの第１再配線層と、前記複数の電極領域毎に配置され、前記第１再配線層内の前記複数の第１引出配線の前記第２端部の各々に接続された複数の第１電極パッドを有し、前記第１熱膨張係数と異なる第２熱膨張係数を有する複数の半導体素子と、を有する撮像装置。
（付記２）前記第１再配線層は、前記受光素子の前記第１面上に形成され、前記複数の第１引出配線の前記第２端部の各々に接続された複数の第２電極パッドを有し、前記複数の第２電極パッドの各々は、第１バンプを介して前記複数の半導体素子の前記複数の第１電極パッドの各々に接続されることを特徴とする付記１に記載の撮像装置。
（付記３）前記受光素子の外周に枠が形成され、前記枠に至る範囲に前記第１再配線層が形成されたことを特徴とする付記１又は付記２に記載の撮像装置。
（付記４）前記受光素子と前記複数の半導体素子の間に配置され、前記複数の半導体素子に対向する第２面に前記第１再配線層が形成された第１中継回路基板を有し、前記第１中継回路基板は、前記受光素子の前記複数の電極の各々に対向する複数の第３電極パッドと、前記複数の第３電極パッドの反対側に形成され、前記第１再配線層の前記複数の第１引出配線の前記第１端部の各々に接続される第４電極パッドと、前記複数の第３電極パッドと前記複数の第４電極パッドを接続した複数の貫通ビアを有し、前記第１中継回路基板上の前記第３電極パッドと前記受光素子上の前記電極は第２バンプを介して接続されたことを特徴とする付記１乃至付記３のいずれか１つに記載の撮像装置。
（付記５）前記第１再配線層は、内部の前記複数の第１引出電極の前記第２端部の各々に接続された複数の第５電極パッドを有し、前記複数の第５電極パッドと前記複数の半導体素子の前記第１電極パッドは第４バンプを介して接続されたことを特徴とする付記４に記載の雪像装置。
（付記６）前記受光素子と前記複数の半導体素子の間に配置され、前記受光素子に対向する第３面に前記第１再配線層が形成された第２中継回路基板を有し、前記第２中継回路基板は、前記第１再配線層内の前記複数の第１引出配線の前記第２端部の各々に接続される複数の第５電極パッドと、前記複数の第５電極パッドと反対側に形成された複数の第６電極パッドと、前記複数の第５電極パッドの各々と前記複数の第６電極パッドの各々を接続した複数の貫通ビアを有し、前記第２中継回路基板における前記複数の第６電極パッドと前記半導体装置の前記複数の第１電極パッドは第３バンプにより接続されたことを特徴とする付記１乃至付記５のいずれか１つに記載の撮像装置。
（付記７）前記第２中継回路基板における前記複数の第５電極パッドと前記受光素子における前記複数の電極は第５バンプにより接続されることを特徴とする付記６に記載の撮像装置。
（付記８）前記複数の半導体素子のうち前記第１電極パッドが形成された面の各々の上に形成された複数の第２再配線層を有し、前記複数の第２再配線層は、前記第１再配線層内の第１引出配線の前記第２端部に接続される第７電極パッドと、前記第７電極パッドに第１端部が接続され、前記複数の半導体素子の前記第１電極パッドに第２端部が接続される第２引出配線と、前記第２引出配線が内部に形成された第２絶縁膜を含むことを特徴とする付記１乃至付記４、付記６のいずれか１つに記載の撮像装置。
（付記９）前記複数の半導体素子のうち前記境界以外の外周に第２枠が形成され、前記第２枠に至る範囲に前記複数の第２再配線層が形成されたことを特徴とする付記８に記載の撮像装置。
（付記１０）第１熱膨張係数の化合物半導体基板に形成された受光素子の第１面に区画された複数の電極領域内の各々の前記複数の電極に接続される第１端部、及び、前記第１端部から前記複数の電極領域の互いの境界から離れる方向に引き出された第２端部を有する複数の引出配線を有する絶縁膜を含む再配線層のうち前記複数の引出配線の前記第２端部上の第１電極パッドの各々に直接又は間接に接続された複数のバンプを上に向けて配置し、前記受光素子の前記複数の電極領域の各々の上方に、前記第１熱膨張係数と異なる第２熱膨張係数の半導体素子を配置し、複数の前記半導体素子の各々に形成された複数の第２電極パッドを前記複数のバンプに位置合わせし、加熱、冷却により、前記複数のバンプを前記複数の第２電極パッドに接続する工程を有する撮像装置の製造方法。
１、２１、４１ 赤外線撮像装置
２ 赤外線受光素子
３ 電極
５ａ〜５ｄ 引出配線
６ａ〜６ｄ 電極パッド
８ 再配線層
９ バンプ
１１、１２、１３、１４ 回路基板（半導体素子）
１１ａ、１２ａ、１３ａ、１４ａ 電極パッド
１１ｂ、１２ｂ、１３ｂ、１４ｂ 絶縁膜
１１ｃ、１２ｃ、１３ｃ、１４ｃ ワイヤリング用電極パッド
２２ 中継回路基板
2３ａ、２３ｂ 電極パッド
２４ ビア
２５ａ、２５ｂ 絶縁膜
３１ 枠
４０ａ、４０ｂ 枠
４２、４３ａ、４３ｃ、４４ａ、４４ｂ 電極パッド
４６ａ、４６ｃ 再ワイヤリング電極パッド
４５ｂ ビア
４７ａ、４７ｃ、４７ｓ、４７ｆ 引出配線
３８、４８ａ、４８ｃ 再配線層
５１ａ、５１ｂ 金属ワイヤ

Claims (5)

  1. 複数の電極領域に区画された第１面に複数の電極を有し、第１熱膨張係数の化合物半導体基板に形成された受光素子と、
    前記受光素子の前記複数の電極領域内の各々の前記複数の電極に接続された第１端部、及び、前記複数の電極領域の互いの境界から離れる方向に前記第１端部から引き出された第２端部を有する複数の引出配線が内部に形成された絶縁膜を含む少なくとも１つの再配線層と、
    前記複数の電極領域毎に配置され、前記再配線層内の前記複数の引出配線の前記第２端部の各々に接続された複数の第１電極パッドを有し、前記第１熱膨張係数と異なる第２熱膨張係数を有する複数の半導体素子と、
    を有する撮像装置。
  2. 前記再配線層は、前記受光素子の前記第１面上に形成され、前記複数の引出配線の前記第２端部の各々に接続された複数の第２電極パッドを有し、
    前記複数の第２電極パッドの各々は、第１バンプを介して前記複数の半導体素子の前記複数の第１電極パッドに接続される
    ことを特徴とする請求項１に記載の撮像装置。
  3. 前記受光素子と前記複数の半導体素子の間に配置され、前記複数の半導体素子に対向する第２面に前記再配線層が形成された第１中継回路基板を有し、
    前記第１中継回路基板は、前記受光素子の前記複数の電極の各々に対向する複数の第３電極パッドと、前記複数の第３電極パッドの反対側に形成され、前記再配線層の前記複数の引出配線の前記第１端部の各々に接続される第４電極パッドと、前記複数の第３電極パッドと前記複数の第４電極パッドを接続した複数の貫通ビアを有し、
    前記第１中継回路基板上の前記第３電極パッドと前記受光素子上の前記電極は第２バンプを介して接続された
    ことを特徴とする請求項１又は請求項２に記載の撮像装置。
  4. 前記受光素子と前記複数の半導体素子の間に配置され、前記受光素子に対向する第３面に前記再配線層が形成された第２中継回路基板を有し、
    前記第２中継回路基板は、前記再配線層内の前記複数の引出配線の前記第２端部の各々に接続される複数の第５電極パッドと、前記複数の第５電極パッドと反対側に形成された複数の第６電極パッドと、前記複数の第５電極パッドの各々と前記複数の第６電極パッドの各々を接続した複数の貫通ビアを有し、
    前記第２中継回路基板における前記複数の第６電極パッドと前記半導体装置の前記複数の第１電極パッドは第３バンプにより接続された
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の撮像装置。
  5. 第１熱膨張係数の化合物半導体基板に形成された受光素子の第１面に区画された複数の電極領域内の各々の前記複数の電極に接続される第１端部、及び、前記第１端部から前記複数の電極領域の互いの境界から離れる方向に引き出された第２端部を有する複数の引出配線を有する絶縁膜を含む再配線層のうち前記複数の引出配線の前記第２端部上の第１電極パッドの各々に直接又は間接に接続された複数のバンプを上に向けて配置し、
    前記受光素子の前記複数の電極領域の各々の上方に、前記第１熱膨張係数と異なる第２熱膨張係数の半導体素子を配置し、複数の前記半導体素子の各々に形成された複数の第２電極パッドを前記複数のバンプに位置合わせし、
    加熱、冷却により、前記複数のバンプを前記複数の第２電極パッドに接続する
    工程を有する撮像装置の製造方法。
JP2014172932A 2014-08-27 2014-08-27 撮像装置及びその製造方法 Active JP6528376B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014172932A JP6528376B2 (ja) 2014-08-27 2014-08-27 撮像装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014172932A JP6528376B2 (ja) 2014-08-27 2014-08-27 撮像装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2016048720A true JP2016048720A (ja) 2016-04-07
JP6528376B2 JP6528376B2 (ja) 2019-06-12

Family

ID=55649475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014172932A Active JP6528376B2 (ja) 2014-08-27 2014-08-27 撮像装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP6528376B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
WO2022192107A1 (en) * 2021-03-11 2022-09-15 Raytheon Company Offset vertical interconnect and compression post for 3d-integrated electrical device

Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10513550A (ja) * 1994-12-23 1998-12-22 ディジラッド 半導体γ線カメラおよび医療用イメージングシステム
JP2002523786A (ja) * 1998-08-28 2002-07-30 ディジラッド コーポレーション ダウンコンバーション素子を備えた半導体放射線検出器
JP2002311145A (ja) * 2001-04-16 2002-10-23 Canon Inc 放射線検出装置
JP2003007750A (ja) * 2001-06-19 2003-01-10 Nec Corp 半導体装置
JP2003264280A (ja) * 2002-03-08 2003-09-19 Hamamatsu Photonics Kk 検出器
JP2004265948A (ja) * 2003-02-24 2004-09-24 Hamamatsu Photonics Kk 半導体装置、及びそれを用いた放射線検出器
JP2004536313A (ja) * 2001-07-18 2004-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 固体ｘ線放射検出器モジュールとそのモザイク構造、および撮像方法とそれを用いる撮像装置
JP2005501417A (ja) * 2001-08-30 2005-01-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 感光及び／又は感ｘ線センサからなるセンサ配置
US20060192087A1 (en) * 2005-02-28 2006-08-31 Real Time Radiography Ltd. Two-dimensional CMOS-based flat panel imaging sensor
JP2007155565A (ja) * 2005-12-07 2007-06-21 Acrorad Co Ltd 放射線画像検出モジュール
JP2007155562A (ja) * 2005-12-07 2007-06-21 Acrorad Co Ltd 放射線画像検出モジュールおよび放射線画像検出装置
JP2007173388A (ja) * 2005-12-20 2007-07-05 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2007524234A (ja) * 2003-12-30 2007-08-23 ディクスレイ，インコーポレイティド ピクセル化されたカドミウム亜鉛テルライドに基づいた光子カウントモード検出器
JP2008188423A (ja) * 2007-01-31 2008-08-21 General Electric Co <Ge> 超音波撮像システム
JP2010287758A (ja) * 2009-06-12 2010-12-24 Panasonic Corp 半導体集積回路装置及びその設計方法
JP2011078755A (ja) * 2009-09-20 2011-04-21 General Electric Co <Ge> 大面積のモジュール式センサアレイ組立体および同組立体を作製する方法
JP2011146603A (ja) * 2010-01-15 2011-07-28 Sumitomo Electric Ind Ltd 検出装置、受光素子アレイ、電子機器、およびこれらの製造方法
JP2012119648A (ja) * 2010-12-03 2012-06-21 Stats Chippac Ltd フリップチップ半導体ダイのパッドレイアウトを形成する半導体素子および方法
JP2012185159A (ja) * 2011-03-04 2012-09-27 Samsung Electronics Co Ltd 大面積ｘ線検出器
JP2014007201A (ja) * 2012-06-21 2014-01-16 Fujitsu Ltd 赤外線検知素子の製造方法、および赤外線検知素子
WO2015198839A1 (ja) * 2014-06-27 2015-12-30 ソニー株式会社 半導体装置およびその製造方法

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10513550A (ja) * 1994-12-23 1998-12-22 ディジラッド 半導体γ線カメラおよび医療用イメージングシステム
JP2002523786A (ja) * 1998-08-28 2002-07-30 ディジラッド コーポレーション ダウンコンバーション素子を備えた半導体放射線検出器
JP2002311145A (ja) * 2001-04-16 2002-10-23 Canon Inc 放射線検出装置
JP2003007750A (ja) * 2001-06-19 2003-01-10 Nec Corp 半導体装置
JP2004536313A (ja) * 2001-07-18 2004-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 固体ｘ線放射検出器モジュールとそのモザイク構造、および撮像方法とそれを用いる撮像装置
JP2005501417A (ja) * 2001-08-30 2005-01-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 感光及び／又は感ｘ線センサからなるセンサ配置
JP2003264280A (ja) * 2002-03-08 2003-09-19 Hamamatsu Photonics Kk 検出器
JP2004265948A (ja) * 2003-02-24 2004-09-24 Hamamatsu Photonics Kk 半導体装置、及びそれを用いた放射線検出器
JP2007524234A (ja) * 2003-12-30 2007-08-23 ディクスレイ，インコーポレイティド ピクセル化されたカドミウム亜鉛テルライドに基づいた光子カウントモード検出器
US20060192087A1 (en) * 2005-02-28 2006-08-31 Real Time Radiography Ltd. Two-dimensional CMOS-based flat panel imaging sensor
JP2007155562A (ja) * 2005-12-07 2007-06-21 Acrorad Co Ltd 放射線画像検出モジュールおよび放射線画像検出装置
JP2007155565A (ja) * 2005-12-07 2007-06-21 Acrorad Co Ltd 放射線画像検出モジュール
JP2007173388A (ja) * 2005-12-20 2007-07-05 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2008188423A (ja) * 2007-01-31 2008-08-21 General Electric Co <Ge> 超音波撮像システム
JP2010287758A (ja) * 2009-06-12 2010-12-24 Panasonic Corp 半導体集積回路装置及びその設計方法
JP2011078755A (ja) * 2009-09-20 2011-04-21 General Electric Co <Ge> 大面積のモジュール式センサアレイ組立体および同組立体を作製する方法
JP2011146603A (ja) * 2010-01-15 2011-07-28 Sumitomo Electric Ind Ltd 検出装置、受光素子アレイ、電子機器、およびこれらの製造方法
JP2012119648A (ja) * 2010-12-03 2012-06-21 Stats Chippac Ltd フリップチップ半導体ダイのパッドレイアウトを形成する半導体素子および方法
JP2012185159A (ja) * 2011-03-04 2012-09-27 Samsung Electronics Co Ltd 大面積ｘ線検出器
JP2014007201A (ja) * 2012-06-21 2014-01-16 Fujitsu Ltd 赤外線検知素子の製造方法、および赤外線検知素子
WO2015198839A1 (ja) * 2014-06-27 2015-12-30 ソニー株式会社 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
US10153235B2 (en) 2016-11-10 2018-12-11 Samsung Electro-Mechanics Co., Ltd. Image sensor device and image sensor module comprising the same
WO2022192107A1 (en) * 2021-03-11 2022-09-15 Raytheon Company Offset vertical interconnect and compression post for 3d-integrated electrical device

Also Published As

Publication number Publication date
JP6528376B2 (ja) 2019-06-12

Similar Documents

Publication Publication Date Title
US11961867B2 (en) Electronic device package and fabricating method thereof
CN109196646B (zh) 图像传感器半导体封装及相关方法
JP5014853B2 (ja) 半導体装置の製造方法
CN101499445B (zh) 半导体器件及其制造方法
JP6132769B2 (ja) 半導体装置
TWI660435B (zh) 使用暫時載體將多層結構平坦化之晶片封裝方法
US9048221B2 (en) Device having electrodes formed from bumps with different diameters
KR101366455B1 (ko) 반도체 장치, 패키징 방법 및 구조
US8916976B2 (en) Semiconductor device and method of manufacturing the same
US20110156240A1 (en) Reliable large die fan-out wafer level package and method of manufacture
JP2010093109A (ja) 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
US7247950B2 (en) Semiconductor device and method of manufacturing the same
TW201208021A (en) Chip Scale Package and fabrication method thereof
CN106415824A (zh) 叠层封装微电子组件的分批工艺制造
TWI624039B (zh) 晶片封裝體及其製造方法
TWI759636B (zh) 影像感測器晶片級封裝
KR20130069359A (ko) 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치
TWI609468B (zh) 封裝體裝置及其製造方法
TW201513297A (zh) 半導體裝置及其製造方法
WO2020184027A1 (ja) 半導体装置、撮像装置および半導体装置の製造方法
JP6528376B2 (ja) 撮像装置及びその製造方法
JP6409575B2 (ja) 積層型半導体装置
US20120153506A1 (en) Wiring substrate and semiconductor device, and method of manufacturing semiconductor device
KR101340348B1 (ko) 마스크 패턴을 이용한 칩 내장형 패키지 기판 및 그 제조방법
JP2004015017A (ja) マルチチップモジュールおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170511

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190429

R150 Certificate of patent or registration of utility model

Ref document number: 6528376

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150