JP2011146603A - 検出装置、受光素子アレイ、電子機器、およびこれらの製造方法 - Google Patents
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Abstract
【課題】 接合バンプで接続されたハイブリッド型撮像装置などの検出装置等において、画素不良をなくし、経済性に優れ、かつ受光素子アレイ等の本体にダメージが生じにくい、検出装置等を提供する。
【解決手段】受光素子が複数配列されたフォトダイオードアレイ５０とＣＭＯＳ７０とを備え、フォトダイオードアレイの電極１１とＣＭＯＳの電極７１とが、接合バンプ９，７９を介在させて接合され、接合バンプ９，７９は、電極に接して位置する基部バンプ層９ａ，７９ａと、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層９ｂ，７９ｂとを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする。
【選択図】 図１
【解決手段】受光素子が複数配列されたフォトダイオードアレイ５０とＣＭＯＳ７０とを備え、フォトダイオードアレイの電極１１とＣＭＯＳの電極７１とが、接合バンプ９，７９を介在させて接合され、接合バンプ９，７９は、電極に接して位置する基部バンプ層９ａ，７９ａと、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層９ｂ，７９ｂとを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする。
【選択図】 図１
Description
本発明は、接合バンプによって相手側と電極どうしが接合される、検出装置、受光素子アレイ、電子機器、およびこれらの製造方法に関するものである。
化合物半導体に形成されたフォトダイオードアレイ（ＰＤＡ:Photo-Diode Array）を有する検出装置では、信号読み出し用シリコンＩＣ（ＲＯＩＣ:Read Out IC）の読み出し電極と、当該フォトダイオードアレイの電極とが向き合って、両方の間に介在するバンプによって導通がとられる。このような検出装置は、化合物半導体とシリコン（ＩＣ）とのハイブリッド構成と呼ばれることがある。上記の化合物半導体のエピタキシャル積層体は、機械的力には弱いため、ほとんどの場合上記の接合バンプには、融点が低く柔らかいインジウム（Ｉｎ）が用いられる。
フォトダイオードアレイの電極とＲＯＩＣの読み出し電極とを接合するとき、インジウムの接合バンプは、電極上の形成時、および、接合時に、精度よく形状を保つことが難しく、画素欠陥（短絡、オープン）を生じる大きな要因となってきた。
フォトダイオードアレイの電極とＲＯＩＣの読み出し電極とを接合するとき、インジウムの接合バンプは、電極上の形成時、および、接合時に、精度よく形状を保つことが難しく、画素欠陥（短絡、オープン）を生じる大きな要因となってきた。
上記の問題を解決するため、多くの提案がなされてきた。たとえば、レジストパターンにＩｎを蒸着後、リフトオフによりレジストパターンを除去することで接合バンプを形成するとき、接合バンプのバリをなくすために、蒸着後にアニールする提案がなされている（特許文献１）。このアニール処理によってＩｎを溶融させてバリのない整形された形状を得ることができる。また、固体撮像装置などにおいて、隣り合う接合バンプが接触しないように、絶縁体壁を入れる構造が提案されている（特許文献２）。さらに、ハイブリッド型イメージセンサにおけるＩｎバンプの形成において、ウエハ上にレジストパターンを設け、蒸着または電解めっきにより厚膜のＩｎを形成し、リフトオフにより微小サイズのＩｎバンプを形成する方法が提案されている（非特許文献１）。
J.Jiang,S.Tsao,T.O’Sullivan,M.Razeghi,G.J.Brown,"Fabrication of indium bumps for hybrid infrared focal plane arrayapplications",Infrared Physics & Technology45(2004)143-151
特許文献１の方法では、接合バンプを蒸着により形成した後、厚み１０μｍ以上のＩｎのリフトオフが必要となる。しかし、厚みが１０μｍレベルになると粘性の高いＩｎでは開口部での切断が容易ではなく、アニールによる整形も困難となる。また、バンプのアスペクト比が大きくなると、倒れの発生のおそれがある。このため接合バンプの形状不良が大きく生じ、画素欠陥を生じやすい。
また特許文献２の方法では、接合バンプ間に絶縁体壁を挿入するため工程が複雑になり、製造費用の増大を招く。さらに絶縁体壁とバンプとの熱膨張の違いにより歪みが発生して剥がれが生じやすい。
また、非特許文献１の方法では、電解めっきのシードとなる電極（ＵＢＭ）の除去をドライエッチングで行う。このドライエッチングでは残渣がないようにオーバーエッチングするため、下地（本体部）およびパッシベーション膜にダメージを与える。このときドライエッチングに用いたアルゴン等の荷電粒子の残留も生じる場合がある。このドライエッチングによるダメージがＲＯＩＣ側に生じると、回路素子の劣化や変調を生じ、検出装置の動作不良を起こす。
また特許文献２の方法では、接合バンプ間に絶縁体壁を挿入するため工程が複雑になり、製造費用の増大を招く。さらに絶縁体壁とバンプとの熱膨張の違いにより歪みが発生して剥がれが生じやすい。
また、非特許文献１の方法では、電解めっきのシードとなる電極（ＵＢＭ）の除去をドライエッチングで行う。このドライエッチングでは残渣がないようにオーバーエッチングするため、下地（本体部）およびパッシベーション膜にダメージを与える。このときドライエッチングに用いたアルゴン等の荷電粒子の残留も生じる場合がある。このドライエッチングによるダメージがＲＯＩＣ側に生じると、回路素子の劣化や変調を生じ、検出装置の動作不良を起こす。
本発明は、接合バンプを用いたハイブリッド型撮像装置などの検出装置等において、画素不良をなくし、経済性に優れ、かつ受光素子アレイ等の本体にダメージが生じにくい、検出装置等を提供することを目的とする。
本発明の検出装置は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイ（フォトダイオードアレイ）と、受光素子ごとに光電荷を読み出す読み出し回路とを備え、フォトダイオードアレイの電極と読み出し回路の電極とが、１つまたは２つの接合バンプを介在させて接合されている。この検出装置は、フォトダイオードアレイおよび読み出し回路の少なくとも一方において、接合バンプは、電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする。
上記の構成によれば、接合バンプは、硬い基部バンプ層と柔らかい融合バンプ層とを有するので、硬い金属で形成される基部では、ハイブリッド接合の前後および接合中において形状逸脱が抑制される。すなわち、ハイブリッド接合の際、融合バンプ層が溶融状態でかつ基部バンプ層が固体状態を維持する温度、に加熱して接合を行うので、基部バンプ層は全く変形しないか、ほとんど変形しない。このため、基部バンプ層は、接合の前後および接合中において、常に、正常な形状を維持することができる。接合バンプ全体が単層でＩｎのように柔らかい変形しやすい金属で形成されると、倒れや形状の逸脱が大きく生じ、短絡やオープンが発生しやすい。しかし、上記の構成では、溶融して形状が変形しやすい融合バンプ層は、単一層の場合に比べてその量が減り、かつ基部バンプ層は常に固体状態を保ち、変形しない。このため、短絡やオープン等の接続不良を、確実に防止することができる。また、上記の接合バンプの構造は簡単であり、経済性に優れ、フォトダイオードアレイやＲＯＩＣ等の本体にダメージを与える処理なしで製造することができる。
なお、接合バンプは、基部バンプ層と融合バンプ層との２層構造を主とするが、他の層を含み３層以上の構造であってもよい。２層構造の場合、基部バンプ層と融合バンプ層との量比は、基部バンプ層が全体の４０〜８０体積％程度、融合バンプ層が全体の２０〜６０体積％程度とするのがよい。接合バンプの断面積は高さ方向にそれほど大きく変化しないので、上記の体積比は、高さ比としてもよい。
なお、接合バンプは、基部バンプ層と融合バンプ層との２層構造を主とするが、他の層を含み３層以上の構造であってもよい。２層構造の場合、基部バンプ層と融合バンプ層との量比は、基部バンプ層が全体の４０〜８０体積％程度、融合バンプ層が全体の２０〜６０体積％程度とするのがよい。接合バンプの断面積は高さ方向にそれほど大きく変化しないので、上記の体積比は、高さ比としてもよい。
本発明のフォトダイオードアレイは、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列されている。このフォトダイオードアレイは、受光素子は、化合物半導体のエピタキシャル積層体の表層からｐ型不純物を選択拡散して形成されたｐｎ接合を有し、選択拡散されていない領域によって隔てられており、受光素子ごとにｐ型不純物が選択拡散されたｐ型領域にオーミック接触するように設けられたｐ側電極と、ｐ側電極に接して位置する接合バンプとを備え、接合バンプが、ｐ側電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有することを特徴とする。
上記のフォトダイオードアレイは、基部バンプ層と溶融バンプ層との多層構造によって、上述の検出装置における作用効果を得ることができる。さらに、各受光素子が不純物の選択拡散で形成され、各受光素子は選択拡散されていない領域で隔てられるので、受光素子間に隔離溝などを形成しないため良好な結晶性を維持できる。このため暗電流が抑制されＳ／Ｎ比の高い信号を得ることができる。
上記のフォトダイオードアレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２の多重量子井戸構造、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２の多重量子井戸構造、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たす構成をとることができる。これによって、上記のフォトダイオードアレイにおける作用効果に加えて、タイプ２の多重量子井戸構造のバンドにおける間接遷移により、より長波長域の受光をすることが可能になる。
上記のフォトダイオードアレイは、多重量子井戸構造の受光層としない場合、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たす構成をとってもよい。これによって、基本のフォトダイオードアレイの作用効果に加えて、長波長側の限界波長は少し制限を受けるが、製造が容易な単層の受光層を用いて、実用上、需要が大きい検出装置を提供することができる。
本発明の電子機器は、複数の電極と、該電極ごとに配置された複数の接合バンプとを備える。この電子機器は、電極に接して位置する接合バンプを備え、その接合バンプが、電極に接して位置する基部バンプ層と、該基部バンプ層上に位置して、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有することを特徴とする。
また、本発明の複合型の電子機器は、第１の半導体チップと、第２の半導体チップとを備え、第１の半導体チップの電極と第２の半導体チップの電極とが、１つまたは２つの接合バンプを介在させて接合されている。この複合型の電子機器では、第１の半導体チップおよび第２の半導体チップの少なくとも一方において、接合バンプは、電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする。
また、本発明の複合型の電子機器は、第１の半導体チップと、第２の半導体チップとを備え、第１の半導体チップの電極と第２の半導体チップの電極とが、１つまたは２つの接合バンプを介在させて接合されている。この複合型の電子機器では、第１の半導体チップおよび第２の半導体チップの少なくとも一方において、接合バンプは、電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする。
上記の構成により、電子機器が高密度でファインピッチの電極配列であっても、電極間の接続不良を防止することが可能となる。上記の接合バンプの構造は簡単であり、安価に製造することができる。また、電子機器の本体にダメージを与えるような処理をすることなく製造することができる。
上記の、検出装置、フォトダイオードアレイ、または電子機器において、融合バンプ層を、ＩｎもしくはＳｎ、またはＩｎおよびＳｎの両方を含む金属とすることができる。これによって、接合バンプの先側の部分である融合バンプ層を融点の低い、柔らかい金属で形成することができ、接合を容易にし、かつ接合後は外力に対する緩衝部として機能させることができる。
上記の、検出装置、フォトダイオードアレイ、または電子機器において、基部バンプ層を、ニッケルもしくはチタン、またはニッケルおよびチタンの両方を含む金属とすることができる。これによって、接合の前後および接合中に、固体状態を維持して形状を正常に保つので、接合バンプ全体の形状逸脱を防止し、ファインピッチの電極間の接続不良を防止することができる。また、上記の金属は安価であり、使用の実績が豊富にあり既存の処理装置で形成することができる。
本発明の検出装置の製造方法は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列されたフォトダイオードアレイと、受光素子ごとに光電荷を読み出す読み出し回路とを備え、フォトダイオードアレイの電極と読み出し回路の電極とが、１つまたは２つの接合バンプを介在させて接合された、検出装置を製造する。この製造方法は、読み出し回路、および／または、フォトダイオードアレイ、の電極に開口部をあけて該電極が設けられた側の面を被覆するレジストパターンを形成する工程と、開口部に露出する電極上に真空蒸着法により基部バンプ層を形成する工程と、基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層を真空蒸着法により形成する工程と、レジストパターンを除去する工程とを備える。そして、レジストパターンの形成工程では、開口部が電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、基部バンプ層および融合バンプ層の形成工程では、融合バンプ層の先端高さ位置がレジストパターンの表面高さ位置よりも低くなるように形成し、レジストパターンの除去工程では、基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする。
ここで、テーパ付き開口部を持つレジストパターンを用いて真空蒸着法で接合バンプを形成してリフトオフにより余剰金属膜を除去する方法によって、精度の高い多層構造の接合バンプを安定して再現性よく得ることができる。しかし、上述の検出装置、受光素子、電子機器は、上記の製造方法に限定して製造されなくてもよい。既存の方法等を組み合わせるなどして、上記の２層または多層の接合バンプを形成することができれば、そのような製造方法であってもよい。
また、本発明のフォトダイオードアレイの製造方法は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列されたフォトダイオードアレイを製造する。この製造方法は、半導体基板上にエピタキシャル積層体を形成する工程と、エピタキシャル積層体の表層からｐ型不純物を選択拡散して、選択拡散されていない領域によって隔てられた受光素子のアレイを形成する工程と、受光素子ごとにｐ型不純物が選択拡散されたｐ型領域にオーミック接触するようにｐ側電極を形成する工程と、ｐ側電極に開口部を有するレジストパターンを形成する工程と、開口部に露出するｐ側電極に接して基部バンプ層を真空蒸着法により形成する工程と、基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属の融合バンプ層を真空蒸着法により形成する工程と、レジストパターンを除去する工程とを備える。そして、レジストパターンの形成工程では、開口部が電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、基部バンプ層および融合バンプ層の形成工程では、融合バンプ層の先端高さ位置がレジストパターンの表面高さ位置よりも低くなるように形成し、レジストパターンの除去工程では、基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする。
また、本発明の電子機器の製造方法は、複数の電極と、該電極ごとに配置された複数の接合バンプとを備える電子機器を製造する。この製造方法は、電極に開口部を有するレジストパターンを形成する工程と、開口部に露出する電極に接して基部バンプ層を真空蒸着法により形成する工程と、基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属の融合バンプ層を真空蒸着法により形成する工程と、レジストパターンを除去する工程とを備える。そして、レジストパターンの形成工程では、開口部が電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、基部バンプ層および融合バンプ層の形成工程では、融合バンプ層の先端高さ位置がレジストパターンの表面高さ位置よりも低くなるように形成し、レジストパターンの除去工程では、基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする。
ここで、テーパ付き開口部を持つレジストパターンを用いて真空蒸着法で接合バンプを形成してリフトオフにより余剰金属膜を除去する方法によって、精度の高い多層構造の接合バンプを安定して再現性よく得ることができる。しかし、上述の検出装置、受光素子、電子機器は、上記の製造方法に限定して製造されなくてもよい。既存の方法等を組み合わせるなどして、上記の２層または多層の接合バンプを形成することができれば、そのような製造方法であってもよい。
また、本発明のフォトダイオードアレイの製造方法は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列されたフォトダイオードアレイを製造する。この製造方法は、半導体基板上にエピタキシャル積層体を形成する工程と、エピタキシャル積層体の表層からｐ型不純物を選択拡散して、選択拡散されていない領域によって隔てられた受光素子のアレイを形成する工程と、受光素子ごとにｐ型不純物が選択拡散されたｐ型領域にオーミック接触するようにｐ側電極を形成する工程と、ｐ側電極に開口部を有するレジストパターンを形成する工程と、開口部に露出するｐ側電極に接して基部バンプ層を真空蒸着法により形成する工程と、基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属の融合バンプ層を真空蒸着法により形成する工程と、レジストパターンを除去する工程とを備える。そして、レジストパターンの形成工程では、開口部が電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、基部バンプ層および融合バンプ層の形成工程では、融合バンプ層の先端高さ位置がレジストパターンの表面高さ位置よりも低くなるように形成し、レジストパターンの除去工程では、基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする。
また、本発明の電子機器の製造方法は、複数の電極と、該電極ごとに配置された複数の接合バンプとを備える電子機器を製造する。この製造方法は、電極に開口部を有するレジストパターンを形成する工程と、開口部に露出する電極に接して基部バンプ層を真空蒸着法により形成する工程と、基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属の融合バンプ層を真空蒸着法により形成する工程と、レジストパターンを除去する工程とを備える。そして、レジストパターンの形成工程では、開口部が電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、基部バンプ層および融合バンプ層の形成工程では、融合バンプ層の先端高さ位置がレジストパターンの表面高さ位置よりも低くなるように形成し、レジストパターンの除去工程では、基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする。
上記の製造方法によれば、上述のように、ファインピッチになっても電極間の接続を不良なしに遂行することができる。また、接合バンプは、基部バンプ層および融合バンプ層ともに、フォトリソグラフィ法を用いて真空蒸着法で形成するので、簡単にかつ安価に製造することができる。レジストパターンや真空蒸着により付着した金属層は、レジストの溶媒、たとえばケトン系溶剤に浸漬して除去（リフトオフ）するので、フォトダイオードアレイ、ＲＯＩＣ、電子機器等にダメージを与えず、効率性にも優れている。
レジストパターンの形成工程では、複数の層からなる複層レジストを用いて、開口部断面にテーパを付けることができる。これによって、上部にかけて断面が小さくなる開口部を含むレジストパターンを、容易に形成することができる。（１）基部バンプ層／融合バンプ層、の形状を精度よく整えること、および、（２）リフトオフによりレジストパターンと余剰金属層を残さずきれいに除去すること、のために、上記の開口部断面に形成するテーパは決定的な役割を演ずる。上記２層レジストを用いることで、上記（１）および（２）を可能とするテーパを簡単に再現性よく安定して、形成することができる。複層レジストの層数は、２層の場合が一般的であり安価であるが、３層以上であってもよい。
本発明によれば、接合バンプにより接続されているハイブリッド型撮像装置などの検出装置等において、画素不良をなくし、経済性に優れ、かつ受光素子アレイ等の本体にダメージが生じにくい、検出装置等を得ることができる。
（実施の形態１）
図１は、本発明の実施の形態１における検出装置１００を示す断面図である。検出装置１００は、フォトダイオードアレイ５０と、読み出し回路（ＲＯＩＣ）を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）７０とからなっている。フォトダイオードアレイ５０は、ｎ型ＩｎＰ基板１／ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓバッファ層２／受光層（光吸収層）３／ＩｎＰキャップ層４、の積層体に形成されている。上記のｎ型ＩｎＧａＡｓバッファ層２は、ｎ型ＩｎＰバッファ層２と置き換えてもよい。各受光素子では、ｐ型不純物の亜鉛（Ｚｎ）が選択拡散されてｐ型領域６が形成され、ｐ型領域６の先端部にｐｎ接合１５が形成されている。ｐ型領域６は受光層３にまで届き、ｐｎ接合１５は受光層３内に位置している。画素Ｐを構成する受光素子の主体をなすｐ型領域６は、隣り合うｐ型領域とは選択拡散されていない領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造により、暗電流の低いフォトダイオードアレイ５０を得ることができる。ｐ型領域６には、ｐ側電極１１すなわち画素電極１１がオーミック接触しており、画素電極１１と接合バンプ９とは導電接続している。ｐ型領域６／画素電極１１を含む領域からなる受光素子が、画素Ｐに対応する部分である。画素電極１１に対して共通の接地電位を与えるｎ側電極１２は、ｎ型ＩｎＰ基板１の裏面にオーミック接触されている。光が入射される入射面となるＩｎＰ基板１の裏面にはＳｉＯＮ膜の反射防止膜３５が配置されている。また、ｐ型領域６を形成する選択拡散に用いられたＳｉＮの選択拡散マスクパターン３６は、そのまま残されている。その選択拡散マスクパターン３６の開口部またはＩｎＰキャップ層４の表面、および当該選択拡散マスクパターン３６を被覆するパッシベーション膜４３が設けられている。
図１は、本発明の実施の形態１における検出装置１００を示す断面図である。検出装置１００は、フォトダイオードアレイ５０と、読み出し回路（ＲＯＩＣ）を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）７０とからなっている。フォトダイオードアレイ５０は、ｎ型ＩｎＰ基板１／ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓバッファ層２／受光層（光吸収層）３／ＩｎＰキャップ層４、の積層体に形成されている。上記のｎ型ＩｎＧａＡｓバッファ層２は、ｎ型ＩｎＰバッファ層２と置き換えてもよい。各受光素子では、ｐ型不純物の亜鉛（Ｚｎ）が選択拡散されてｐ型領域６が形成され、ｐ型領域６の先端部にｐｎ接合１５が形成されている。ｐ型領域６は受光層３にまで届き、ｐｎ接合１５は受光層３内に位置している。画素Ｐを構成する受光素子の主体をなすｐ型領域６は、隣り合うｐ型領域とは選択拡散されていない領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造により、暗電流の低いフォトダイオードアレイ５０を得ることができる。ｐ型領域６には、ｐ側電極１１すなわち画素電極１１がオーミック接触しており、画素電極１１と接合バンプ９とは導電接続している。ｐ型領域６／画素電極１１を含む領域からなる受光素子が、画素Ｐに対応する部分である。画素電極１１に対して共通の接地電位を与えるｎ側電極１２は、ｎ型ＩｎＰ基板１の裏面にオーミック接触されている。光が入射される入射面となるＩｎＰ基板１の裏面にはＳｉＯＮ膜の反射防止膜３５が配置されている。また、ｐ型領域６を形成する選択拡散に用いられたＳｉＮの選択拡散マスクパターン３６は、そのまま残されている。その選択拡散マスクパターン３６の開口部またはＩｎＰキャップ層４の表面、および当該選択拡散マスクパターン３６を被覆するパッシベーション膜４３が設けられている。
図１において、フォトダイオードアレイ５０の受光層３は波長１μｍ〜３μｍに受光感度を持てば、どのような受光層でもよい。たとえばＩｎＧａＡｓＮＰ、ＩｎＧａＡｓＮＳｂ、およびＩｎＧａＡｓＮのうちのいずれかとすることができる。また、とくに受光層３がタイプ２の多重量子井戸構造の場合には、ｐ型不純物である亜鉛（Ｚｎ）を拡散するとき、多重量子井戸構造におけるＺｎ濃度を所定レベル以下に抑制するために、拡散濃度分布調整層をＩｎＰキャップ層４の側に設ける。図１において、受光層３を多重量子井戸構造とする場合には、拡散濃度分布調整層がＩｎＰキャップ層４に含まれていると考えるのがよい。
ＲＯＩＣのマルチプレクサには、ＣＭＯＳ７０が用いられている。読み出し電極７１は、画素電極１１ごとに１つ設けられ、接合バンプ７９が読み出し電極７１上に配置されている。グランド電極７２は読み出し電極７１に共通に、ＣＭＯＳ７０に１つ設けられる。
図２は、画素電極１１と読み出し電極７１との接合部Ｂを構成する接合バンプ９，７９を示す拡大図である。本実施の形態の検出装置における特徴は、接合部Ｂを構成する接合バンプ９，７９の構造にある。
（１）フォトダイオードアレイ５０の画素電極１１上の接合バンプ９は、２層構造からなり、基部バンプ層９ａと、その上に位置する融合バンプ層９ｂとから構成される。基部バンプ層９ａは、硬くて融点が高い金属からなり、融合バンプ層９ｂは、基部バンプ層９ａよりも柔らかく融点が低い金属からなる。基部バンプ層９ａは、たとえばニッケル（Ｎｉ）からなり、融合バンプ層９ｂはたとえばインジウム（Ｉｎ）からなる。
また、ＣＭＯＳ７０の読み出し電極７１上の接合バンプ７９は、フォトダイオードアレイ５０と同様に、基部バンプ層７９ａと融合バンプ層７９ｂの２層構造からなる。基部バンプ層７９ａは、硬くて融点が高い金属からなり、融合バンプ層７９ｂは、基部バンプ層７９ａよりも柔らかく融点が低い金属からなる。基部バンプ層７９ａは、たとえばニッケル（Ｎｉ）からなり、融合バンプ層７９ｂはたとえばインジウム（Ｉｎ）からなる。
（１）フォトダイオードアレイ５０の画素電極１１上の接合バンプ９は、２層構造からなり、基部バンプ層９ａと、その上に位置する融合バンプ層９ｂとから構成される。基部バンプ層９ａは、硬くて融点が高い金属からなり、融合バンプ層９ｂは、基部バンプ層９ａよりも柔らかく融点が低い金属からなる。基部バンプ層９ａは、たとえばニッケル（Ｎｉ）からなり、融合バンプ層９ｂはたとえばインジウム（Ｉｎ）からなる。
また、ＣＭＯＳ７０の読み出し電極７１上の接合バンプ７９は、フォトダイオードアレイ５０と同様に、基部バンプ層７９ａと融合バンプ層７９ｂの２層構造からなる。基部バンプ層７９ａは、硬くて融点が高い金属からなり、融合バンプ層７９ｂは、基部バンプ層７９ａよりも柔らかく融点が低い金属からなる。基部バンプ層７９ａは、たとえばニッケル（Ｎｉ）からなり、融合バンプ層７９ｂはたとえばインジウム（Ｉｎ）からなる。
製造方法の詳細については、あとで説明するが、接合部Ｂは、次のような温度で形成される。上記の基部バンプ層９ａ，７９ａの融点Ｔａとし、融合バンプ層９ｂ，７９ｂの融点Ｔｂとすると、接合する時の接合温度Ｔｓは、基部バンプ層９ａ，７９ａが溶融せず、かつ融合バンプ層９ｂ，７９ｂが溶融する温度に設定される。すなわち、Ｔｂ＜Ｔｓ＜Ｔａの温度条件が用いられる。この温度条件によって、（Ｅ１）基部バンプ層９ａ，７９ａは、接合の前後および接合中、常に、固体状態を維持する。また、融合バンプ層９ｂ，７９ｂは、接合時に溶融して相手と確実に溶け合い確実な導電接続を実現する。
基部バンプ層９ａ，７９ａが常に固体状態を維持することと並んで重要なことは、（Ｅ２）溶融バンプ層９ｂ，７９ｂにおけるＩｎなどの金属量が、単層で構成する場合に比べて大きく減少する点にある。さらに、（Ｅ３）接合時に接合バンプ９，７９の融合バンプ層９ｂ，７９ｂは、量は単層の場合よりも減少するが、溶融するので、ＣＭＯＳ７０とフォトダイオードアレイ５０との間に大きな応力が負荷されることはない。（Ｅ４）接合後に、融合バンプ層９ｂ，７９ｂは、量は単層の場合よりも減少するが柔らかい金属として介在するので、基板等の変形などが発生しても緩衝材として変形を吸収する（自ら変形する）ことで、応力の発生や伝搬を防止することができる。
上記の（Ｅ１）および（Ｅ２）により、接合時に接合バンプ９，７９が倒れ、また、正常範囲内の形状から逸脱すること、が防止される。すなわち、２層構造の接合バンプ９，７９は、常に、正常範囲内の形状を維持することができる。この結果、画素の短絡やオープンといった画素不良をなくすことができる。また、上記の（Ｅ３）および（Ｅ４）によって、応力によってフォトダイオードアレイ５０やＣＭＯＳ７０にダメージを与えるのを防止することができる。
基部バンプ層９ａ，７９ａが常に固体状態を維持することと並んで重要なことは、（Ｅ２）溶融バンプ層９ｂ，７９ｂにおけるＩｎなどの金属量が、単層で構成する場合に比べて大きく減少する点にある。さらに、（Ｅ３）接合時に接合バンプ９，７９の融合バンプ層９ｂ，７９ｂは、量は単層の場合よりも減少するが、溶融するので、ＣＭＯＳ７０とフォトダイオードアレイ５０との間に大きな応力が負荷されることはない。（Ｅ４）接合後に、融合バンプ層９ｂ，７９ｂは、量は単層の場合よりも減少するが柔らかい金属として介在するので、基板等の変形などが発生しても緩衝材として変形を吸収する（自ら変形する）ことで、応力の発生や伝搬を防止することができる。
上記の（Ｅ１）および（Ｅ２）により、接合時に接合バンプ９，７９が倒れ、また、正常範囲内の形状から逸脱すること、が防止される。すなわち、２層構造の接合バンプ９，７９は、常に、正常範囲内の形状を維持することができる。この結果、画素の短絡やオープンといった画素不良をなくすことができる。また、上記の（Ｅ３）および（Ｅ４）によって、応力によってフォトダイオードアレイ５０やＣＭＯＳ７０にダメージを与えるのを防止することができる。
図３（ａ）は、フォトダイオードアレイ５０をＣＭＯＳ７０の側から見た図である。たとえば、画素Ｐは３２０×２５６個（約８．２万画素）、ピッチ３０μｍである。図３（ｂ）は、画素Ｐを示す図である。外側の破線の円形はｐ型領域６の範囲を、その内側の破線は画素電極１１の輪郭を示し、中央に接合バンプ９（９ａ，９ｂ）が配置されている。受光素子と画素Ｐとは、面的な領域という意味では厳密には一致しないが、画素Ｐと受光素子とは１対１に対応するので、本説明では、受光素子と画素Ｐとを同列に扱う。
次に、本実施の形態の検出装置１００の製造方法について説明する。まず、工程（Ｓ１）〜（Ｓ４）によって、フォトダイオードアレイ５０が製造される。
（Ｓ１）：Ｓドープによりｎ型化した直径２インチのＩｎＰ基板１上にＯＭＶＰＥ(Organometallic Vapor Phase Epitaxy)法で、エピタキシャル積層体：（ｎ型ＩｎＰバッファ層２／Ｉｎ０．５３Ｇａ０．４７Ａｓ受光層３／ＩｎＰキャップ層４）を形成する。ＩｎＧａＡｓ受光層３のＩｎ／Ｇａ組成比（原子数）の（０．５３／０．４７）はＩｎＰ基板に格子整合する組成比である。受光層３の材料は、さらに長波長まで感度を得るためにＩｎＧａＡｓＮとしてもよい。さらにＩｎＧａＡｓＮの結晶性を向上するために、ＰやＳｂを含有させてＩｎＧａＡｓＮＰやＩｎＧａＡｓＮＳｂとしてもよい。
受光層３は、また、ＩｎＧａＡｓ（厚み５ｎｍ）／ＧａＡｓＳｂ（厚み５ｎｍ）を交互に３００ペア成長したタイプ２型の多重量子井戸構造としてもよい。ＩｎＧａＡｓおよびＧａＡｓＳｂの組成は、ＩｎＰ基板１に格子整合するように設定する。なお、多重量子井戸構造ＩｎＧａＡｓ／ＧａＡｓＳｂでは、不純物の選択拡散により不純物濃度が所定レベルを超えないように拡散濃度分布調整層を設けてもよい。
（Ｓ２）：次いで、ｐ型不純物のＺｎの選択拡散用マスクパターン３６を形成する。ＳｉＮ膜を蒸着し、フォトリソグラフィ法とエッチングとにより所定のパターンに形成する。この選択拡散用マスクパターン３６を用いてＺｎを拡散してｐ型領域６を形成する。ｐ型領域６は、たとえば表面において直径１５μｍとし、３０μｍピッチで、横３２０個×縦２５６個、となるように配置する。上記の直径２インチのＩｎＰ基板（ウエハ）には、横３２０個×縦２５６個のフォトダイオードアレイ５０を、複数、設けることができる。
（Ｓ３）：この後、ＳｉＯＮからなるパッシベーション膜４３、ｐ側電極である画素電極１１、およびｎ側電極であるグランド電極１２、を蒸着法、フォトリソグラフィ法、エッチングによって所定の位置に形成する。画素電極１１はＡｕＺｎにより、またグランド電極１２はＡｕＧｅＮｉにより、それぞれの半導体領域にオーミック接触するように形成する。また、ＩｎＰ基板１の裏面には全面に、ＳｉＯＮのＡＲ膜３５を形成する。
（Ｓ４）：次いで、次のプロセスにより、画素電極１１上に接合バンプ９を形成する。まず、図４（ａ）に示すように、画素電極１１が設けられたウエハ上に２層の厚膜レジスト６１，６２を塗布する。レジスト層６１は、厚み１０μｍのＡＺ４６２０（ヘキスト社製）であり、レジスト層６２は厚み２μｍのＡＺ４２３０（ヘキスト社製）である。レジスト膜６１，６２の画素電極１１の対応部に、フォトリソグラフィ法により、テーパの付いた開口部Ｈを設ける。上部に向けて開口部断面が小さくなるようなテーパ付き開口部Ｈを形成する条件は、つぎのとおりである。
レジスト６１を露光８００ｍJ〜１０００ｍＪで露光した後、レジスト６２を１００ｍＪで露光する。現像はレジスト６１およびレジスト６２を同時にディップ現像にて６〜９分行う。
上記のテーパは、接合バンプ９のサイズを決めるだけでなく、真空蒸着により精度の高い形状の接合バンプ９を形成し、かつ真空蒸着の後に余剰の金属膜等を除去するリフトオフを円滑に行う上で重要である。
次いで、図４（ｂ）に示すように、真空蒸着法により、厚み５μｍのニッケル膜を蒸着することで基部バンプ層９ａを形成する。次いで、引き続いて真空蒸着法により、その基部バンプ層９ａ上に厚み２μｍのインジウム膜を蒸着して融合バンプ層９ｂを形成する。真空蒸着では、たとえば、ニッケル膜の成膜速度は２ｎｍ／秒とし、インジウム膜の成膜速度は１ｎｍ／秒とする。
開口部Ｈの画素電極１１上に形状の整った接合バンプ９（９ａ，９ｂ）を形成するとき、レジスト膜６１，６２の開口縁およびレジスト膜６２上には、図示しない、真空蒸着による蒸着膜（余剰膜）が付着する。逆に、このような付着する余剰膜がないと、真空蒸着法により整った形状の接合バンプ９（９ａ，９ｂ）は得ることができない。
真空蒸着の後、上記のレジストパターン付きウエハをアセトンに浸漬することで、レジスト膜６１，６２を除去する。このとき、リフトオフにより、レジスト膜６１，６２に付着した蒸着膜も除去することができる。
上記の工程（Ｓ１）〜（Ｓ４）により、接合バンプ９（９ａ，９ｂ）付きフォトダイオードアレイ５０を得ることができる。上記のプロセスでは、リフトオフは湿式プロセスであり、ドライエッチングのようにフォトダイオードアレイ５０の本体にダメージを与えることはない。
（Ｓ５）：ＣＭＯＳ７０の読み出し電極７１上に接合バンプ７９（７９ａ，７９ｂ）を形成した後、フォトダイオードアレイ５０とＣＭＯＳ７０との接合を行う。上記の工程（Ｓ４）は、ＣＭＯＳ７０の読み出し電極７１上に接合バンプ７９（７９ａ，７９ｂ）を形成する工程にそのまま用いることができる。上記の２層構造の接合バンプをＣＭＯＳ７０に適用しても本体にダメージを与えないことは明らかである。
接合の際の加熱温度Ｔｓは、上述のように、融合バンプ層９ｂ，７９ｂの融点Ｔｂより高く、かつ基部バンプ層９ａ，７９ａの融点より低くする。すなわち、Ｔｂ＜Ｔｓ＜Ｔａ、とする。これによって、接合バンプ９，７９の先側部分である融合バンプ層９ｂ，７９ｂを溶融状態として相互に溶け合わせ冷却することで、導電接続を確実に実現することができる。この接合の際、基部バンプ層９ａ，７９ａは固体状態を維持する。このため接合バンプ９，７９は、常時、強固に足場を固めている。また、融合バンプ層９ｂ，７９ｂの量は、上記の場合、全体の３０弱体積％なので、溶融して変形する部分の量的比率は大きく減少する。このため、上述の（Ｅ１）〜（Ｅ４）の作用効果を得ることができる。
さらに、上記の製造方法においては、フォトダイオードアレイ５０やＣＭＯＳ７０が、ドライエッチングによる損傷やイオンの残留を生じるプロセスを含まない。
（Ｓ１）：Ｓドープによりｎ型化した直径２インチのＩｎＰ基板１上にＯＭＶＰＥ(Organometallic Vapor Phase Epitaxy)法で、エピタキシャル積層体：（ｎ型ＩｎＰバッファ層２／Ｉｎ０．５３Ｇａ０．４７Ａｓ受光層３／ＩｎＰキャップ層４）を形成する。ＩｎＧａＡｓ受光層３のＩｎ／Ｇａ組成比（原子数）の（０．５３／０．４７）はＩｎＰ基板に格子整合する組成比である。受光層３の材料は、さらに長波長まで感度を得るためにＩｎＧａＡｓＮとしてもよい。さらにＩｎＧａＡｓＮの結晶性を向上するために、ＰやＳｂを含有させてＩｎＧａＡｓＮＰやＩｎＧａＡｓＮＳｂとしてもよい。
受光層３は、また、ＩｎＧａＡｓ（厚み５ｎｍ）／ＧａＡｓＳｂ（厚み５ｎｍ）を交互に３００ペア成長したタイプ２型の多重量子井戸構造としてもよい。ＩｎＧａＡｓおよびＧａＡｓＳｂの組成は、ＩｎＰ基板１に格子整合するように設定する。なお、多重量子井戸構造ＩｎＧａＡｓ／ＧａＡｓＳｂでは、不純物の選択拡散により不純物濃度が所定レベルを超えないように拡散濃度分布調整層を設けてもよい。
（Ｓ２）：次いで、ｐ型不純物のＺｎの選択拡散用マスクパターン３６を形成する。ＳｉＮ膜を蒸着し、フォトリソグラフィ法とエッチングとにより所定のパターンに形成する。この選択拡散用マスクパターン３６を用いてＺｎを拡散してｐ型領域６を形成する。ｐ型領域６は、たとえば表面において直径１５μｍとし、３０μｍピッチで、横３２０個×縦２５６個、となるように配置する。上記の直径２インチのＩｎＰ基板（ウエハ）には、横３２０個×縦２５６個のフォトダイオードアレイ５０を、複数、設けることができる。
（Ｓ３）：この後、ＳｉＯＮからなるパッシベーション膜４３、ｐ側電極である画素電極１１、およびｎ側電極であるグランド電極１２、を蒸着法、フォトリソグラフィ法、エッチングによって所定の位置に形成する。画素電極１１はＡｕＺｎにより、またグランド電極１２はＡｕＧｅＮｉにより、それぞれの半導体領域にオーミック接触するように形成する。また、ＩｎＰ基板１の裏面には全面に、ＳｉＯＮのＡＲ膜３５を形成する。
（Ｓ４）：次いで、次のプロセスにより、画素電極１１上に接合バンプ９を形成する。まず、図４（ａ）に示すように、画素電極１１が設けられたウエハ上に２層の厚膜レジスト６１，６２を塗布する。レジスト層６１は、厚み１０μｍのＡＺ４６２０（ヘキスト社製）であり、レジスト層６２は厚み２μｍのＡＺ４２３０（ヘキスト社製）である。レジスト膜６１，６２の画素電極１１の対応部に、フォトリソグラフィ法により、テーパの付いた開口部Ｈを設ける。上部に向けて開口部断面が小さくなるようなテーパ付き開口部Ｈを形成する条件は、つぎのとおりである。
レジスト６１を露光８００ｍJ〜１０００ｍＪで露光した後、レジスト６２を１００ｍＪで露光する。現像はレジスト６１およびレジスト６２を同時にディップ現像にて６〜９分行う。
上記のテーパは、接合バンプ９のサイズを決めるだけでなく、真空蒸着により精度の高い形状の接合バンプ９を形成し、かつ真空蒸着の後に余剰の金属膜等を除去するリフトオフを円滑に行う上で重要である。
次いで、図４（ｂ）に示すように、真空蒸着法により、厚み５μｍのニッケル膜を蒸着することで基部バンプ層９ａを形成する。次いで、引き続いて真空蒸着法により、その基部バンプ層９ａ上に厚み２μｍのインジウム膜を蒸着して融合バンプ層９ｂを形成する。真空蒸着では、たとえば、ニッケル膜の成膜速度は２ｎｍ／秒とし、インジウム膜の成膜速度は１ｎｍ／秒とする。
開口部Ｈの画素電極１１上に形状の整った接合バンプ９（９ａ，９ｂ）を形成するとき、レジスト膜６１，６２の開口縁およびレジスト膜６２上には、図示しない、真空蒸着による蒸着膜（余剰膜）が付着する。逆に、このような付着する余剰膜がないと、真空蒸着法により整った形状の接合バンプ９（９ａ，９ｂ）は得ることができない。
真空蒸着の後、上記のレジストパターン付きウエハをアセトンに浸漬することで、レジスト膜６１，６２を除去する。このとき、リフトオフにより、レジスト膜６１，６２に付着した蒸着膜も除去することができる。
上記の工程（Ｓ１）〜（Ｓ４）により、接合バンプ９（９ａ，９ｂ）付きフォトダイオードアレイ５０を得ることができる。上記のプロセスでは、リフトオフは湿式プロセスであり、ドライエッチングのようにフォトダイオードアレイ５０の本体にダメージを与えることはない。
（Ｓ５）：ＣＭＯＳ７０の読み出し電極７１上に接合バンプ７９（７９ａ，７９ｂ）を形成した後、フォトダイオードアレイ５０とＣＭＯＳ７０との接合を行う。上記の工程（Ｓ４）は、ＣＭＯＳ７０の読み出し電極７１上に接合バンプ７９（７９ａ，７９ｂ）を形成する工程にそのまま用いることができる。上記の２層構造の接合バンプをＣＭＯＳ７０に適用しても本体にダメージを与えないことは明らかである。
接合の際の加熱温度Ｔｓは、上述のように、融合バンプ層９ｂ，７９ｂの融点Ｔｂより高く、かつ基部バンプ層９ａ，７９ａの融点より低くする。すなわち、Ｔｂ＜Ｔｓ＜Ｔａ、とする。これによって、接合バンプ９，７９の先側部分である融合バンプ層９ｂ，７９ｂを溶融状態として相互に溶け合わせ冷却することで、導電接続を確実に実現することができる。この接合の際、基部バンプ層９ａ，７９ａは固体状態を維持する。このため接合バンプ９，７９は、常時、強固に足場を固めている。また、融合バンプ層９ｂ，７９ｂの量は、上記の場合、全体の３０弱体積％なので、溶融して変形する部分の量的比率は大きく減少する。このため、上述の（Ｅ１）〜（Ｅ４）の作用効果を得ることができる。
さらに、上記の製造方法においては、フォトダイオードアレイ５０やＣＭＯＳ７０が、ドライエッチングによる損傷やイオンの残留を生じるプロセスを含まない。
−受光素子アレイ（フォトダイオードアレイ）について−
上記工程（Ｓ１）〜（Ｓ５）に示したフォトダイオードアレイの製造方法について、とくにタイプ２の多重量子井戸構造の受光層３の場合を中心に補足を加える。
（１）受光層
受光層３をタイプ２の多重量子井戸構造で構成する場合、上記のｐ型領域６の境界フロントに対応する位置にｐｎ接合１５が形成され、上記の画素電極１１およびグランド電極１２間に逆バイアス電圧を印加することにより、ｎ型不純物濃度が低い側（ｎ型不純物バックグラウンド）により広く空乏層を生じる。多重量子井戸構造の受光層３におけるバックグラウンドは、ｎ型不純物濃度（キャリア濃度）で５×１０１５／ｃｍ３程度またはそれ以下とするのがよい。そして、ｐｎ接合の位置１５は、多重量子井戸の受光層３のバックグラウンド（ｎ型キャリア濃度）と、ｐ型不純物のＺｎの濃度プロファイルとの交点で決まる。受光層３とキャップ層４との間に、拡散濃度分布調整層を挿入してもよい。この拡散濃度分布調整層はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分（受光層側の所定厚み部分）があっても電気抵抗が大きくなりにくいＩｎＧａＡｓで形成するのがよい。
本発明が対象とするフォトダイオードアレイ５０は、近赤外域からその長波長側に受光感度を有することを追求するので、キャップ層４には、受光層３のバンドギャップエネルギより大きいバンドギャップエネルギの材料を用いるのが好ましい。このため、キャップ層４には、通常、受光層よりもバンドギャップエネルギが大きく、格子整合の良い材料であるＩｎＰが用いられる。ＩｎＰとほぼ同じバンドギャップエネルギを有するＩｎＡｌＡｓを用いてもよい。
上記工程（Ｓ１）〜（Ｓ５）に示したフォトダイオードアレイの製造方法について、とくにタイプ２の多重量子井戸構造の受光層３の場合を中心に補足を加える。
（１）受光層
受光層３をタイプ２の多重量子井戸構造で構成する場合、上記のｐ型領域６の境界フロントに対応する位置にｐｎ接合１５が形成され、上記の画素電極１１およびグランド電極１２間に逆バイアス電圧を印加することにより、ｎ型不純物濃度が低い側（ｎ型不純物バックグラウンド）により広く空乏層を生じる。多重量子井戸構造の受光層３におけるバックグラウンドは、ｎ型不純物濃度（キャリア濃度）で５×１０１５／ｃｍ３程度またはそれ以下とするのがよい。そして、ｐｎ接合の位置１５は、多重量子井戸の受光層３のバックグラウンド（ｎ型キャリア濃度）と、ｐ型不純物のＺｎの濃度プロファイルとの交点で決まる。受光層３とキャップ層４との間に、拡散濃度分布調整層を挿入してもよい。この拡散濃度分布調整層はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分（受光層側の所定厚み部分）があっても電気抵抗が大きくなりにくいＩｎＧａＡｓで形成するのがよい。
本発明が対象とするフォトダイオードアレイ５０は、近赤外域からその長波長側に受光感度を有することを追求するので、キャップ層４には、受光層３のバンドギャップエネルギより大きいバンドギャップエネルギの材料を用いるのが好ましい。このため、キャップ層４には、通常、受光層よりもバンドギャップエネルギが大きく、格子整合の良い材料であるＩｎＰが用いられる。ＩｎＰとほぼ同じバンドギャップエネルギを有するＩｎＡｌＡｓを用いてもよい。
次に、受光層３に、タイプ２の多重量子井戸構造を用いるのがよい理由について説明する。タイプ１の量子井戸構造では、バンドギャップエネルギの小さい半導体層を、バンドギャップエネルギの大きい半導体層で挟みながら、近赤外域に受光感度を持たせる受光素子の場合、小さいバンドギャップエネルギの半導体層のバンドギャップにより受光感度の波長上限（カットオフ波長）が定まる。すなわち、光による電子または正孔の遷移は、小さいバンドギャップエネルギの半導体層内で行われる（直接遷移）。この場合、カットオフ波長をより長波長域まで拡大する材料は、ＩＩＩ−Ｖ族化合物半導体内で、非常に限定される。これに対して、タイプ２の量子井戸構造では、フェルミエネルギを共通にして異なる２種の半導体層が交互に積層されたとき、第１の半導体の伝導帯と、第２の半導体の価電子帯とのエネルギ差が、受光感度の波長上限（カットオフ波長）を決める。すなわち、光による電子または正孔の遷移は、第２の半導体の価電子帯と、第１の半導体の伝導帯との間で行われる（間接遷移）。このため、第２の半導体の価電子帯のエネルギを、第１の半導体の価電子帯より高くし、かつ第１の半導体の伝導帯のエネルギを、第２の半導体の伝導帯のエネルギより低くすることにより、１つの半導体内の直接遷移による場合よりも、受光感度の長波長化を実現しやすい。
受光層３をタイプ２の量子井戸構造で構成する場合、フォトダイオードアレイ５０は、より詳細には、次の工程で製造される。
ＩｎＰ基板１上に、２μｍ厚みのｎ型ＩｎＧａＡｓバッファ層２（またはｎ型ＩｎＰバッファ層２）を成膜する。次いで、（ＩｎＧａＡｓ／ＧａＡｓＳｂ）または（ＧａＩｎＮＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造の受光層３を形成する。ＩｎＰと格子整合するようＩｎＧａＡｓの組成はＩｎ0.53Ｇａ0.47Ａｓとし、ＧａＡｓＳｂの組成はＧａＡｓ0.52Ｓｂ0.48とする。これにより格子整合度（｜Δａ／ａ｜：ただし、ａは格子定数、Δａは相互間の格子定数差）を０．００２以下とすることができる。
単位量子井戸構造を形成する、ＩｎＧａＡｓ層の厚みは５ｎｍ、またＧａＡｓＳｂ層の厚みは５ｎｍであり、ペア数（単位量子井戸の繰り返し数）は２５０である。次いで、受光層３の上に、Ｚｎ拡散導入の際の拡散濃度分布調整層として、厚み１μｍのＩｎＧａＡｓ層をエピタキシャル成長し、次いで、最後に厚み１μｍのＩｎＰキャップ層４をエピタキシャル成長する。上記の受光層３および拡散濃度分布調整層は、ともにＭＢＥ(Molecular Beam Epitaxy)法によってエピタキシャル成長するのがよい。また、ＩｎＰキャップ層４は、ＭＢＥ法でエピタキシャル成長してもよいし、拡散濃度分布調整層を成長させた後、ＭＢＥ装置から取り出して、ＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法によってエピタキシャル成長してもよい。
ＩｎＰ基板１上に、２μｍ厚みのｎ型ＩｎＧａＡｓバッファ層２（またはｎ型ＩｎＰバッファ層２）を成膜する。次いで、（ＩｎＧａＡｓ／ＧａＡｓＳｂ）または（ＧａＩｎＮＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造の受光層３を形成する。ＩｎＰと格子整合するようＩｎＧａＡｓの組成はＩｎ0.53Ｇａ0.47Ａｓとし、ＧａＡｓＳｂの組成はＧａＡｓ0.52Ｓｂ0.48とする。これにより格子整合度（｜Δａ／ａ｜：ただし、ａは格子定数、Δａは相互間の格子定数差）を０．００２以下とすることができる。
単位量子井戸構造を形成する、ＩｎＧａＡｓ層の厚みは５ｎｍ、またＧａＡｓＳｂ層の厚みは５ｎｍであり、ペア数（単位量子井戸の繰り返し数）は２５０である。次いで、受光層３の上に、Ｚｎ拡散導入の際の拡散濃度分布調整層として、厚み１μｍのＩｎＧａＡｓ層をエピタキシャル成長し、次いで、最後に厚み１μｍのＩｎＰキャップ層４をエピタキシャル成長する。上記の受光層３および拡散濃度分布調整層は、ともにＭＢＥ(Molecular Beam Epitaxy)法によってエピタキシャル成長するのがよい。また、ＩｎＰキャップ層４は、ＭＢＥ法でエピタキシャル成長してもよいし、拡散濃度分布調整層を成長させた後、ＭＢＥ装置から取り出して、ＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法によってエピタキシャル成長してもよい。
ＩｎＰ基板１にグランド電極１２を形成する場合、ＩｎＰ基板１は、オーミック接触させるために、Ｓｉ等のｎ型不純物を所定レベル以上含むものを用いる。たとえばＳｉなどｎ型ドーパントを１×１０１７／ｃｍ３程度またはそれ以上含むものがよい。
ＩｎＧａＡｓ／ＧａＡｓＳｂの多重量子井戸構造の受光層３、ＩｎＧａＡｓの拡散濃度分布調整層、およびＩｎＰキャップ層４は、ノンドープが望ましいが、Ｓｉなどｎ型ドーパントを極微量（たとえば２×１０１５／ｃｍ３程度）ドーピングしてもよい。
ＩｎＧａＡｓ／ＧａＡｓＳｂの多重量子井戸構造の受光層３、ＩｎＧａＡｓの拡散濃度分布調整層、およびＩｎＰキャップ層４は、ノンドープが望ましいが、Ｓｉなどｎ型ドーパントを極微量（たとえば２×１０１５／ｃｍ３程度）ドーピングしてもよい。
（２）不純物元素の選択拡散
上述のように、選択拡散マスクパターン３６を用いて選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してｐ型不純物を拡散導入するので、上記のｐｎ接合１５は受光素子の端面に露出しない。画素Ｐの内側にｐ型領域６が限定され、画素Ｐは、複数個、素子分離溝なしに配列され、隣接する画素Ｐとは、確実に区分けされる。この結果、光電流のリークは抑制される。
図１において、ｐｎ接合１５は、次のように、広く解釈されるべきである。受光層３内において、ｐ型不純物元素Ｚｎが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域と呼ばれる）であり、上記拡散導入されたｐ型領域６と当該ｉ領域との間に形成される接合をも含むものである。すなわち上記のｐｎ接合は、ｐｉ接合などであってもよく、さらに、これらｐｉ接合におけるｐ濃度が非常に低い場合も含むものである。
上述のように、ＩｎＰキャップ層４の表面に形成したＳｉＮ選択拡散マスクパターン３６を用いて、その開口部からＺｎを選択拡散してＩｎＧａＡｓ／ＧａＡｓＳｂ（またはＩｎＧａＡｓＮ／ＧａＡｓＳｂ）多重量子井戸構造の受光層３内に届くようにｐ型領域６を形成する。ｐ型領域６のフロント先端部がｐｎ接合１５を形成する。そして、ｐｎ接合１５の近傍におけるＺｎ濃度分布は、傾斜型接合を示すような分布になっている。
上述のように、選択拡散マスクパターン３６を用いて選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してｐ型不純物を拡散導入するので、上記のｐｎ接合１５は受光素子の端面に露出しない。画素Ｐの内側にｐ型領域６が限定され、画素Ｐは、複数個、素子分離溝なしに配列され、隣接する画素Ｐとは、確実に区分けされる。この結果、光電流のリークは抑制される。
図１において、ｐｎ接合１５は、次のように、広く解釈されるべきである。受光層３内において、ｐ型不純物元素Ｚｎが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域と呼ばれる）であり、上記拡散導入されたｐ型領域６と当該ｉ領域との間に形成される接合をも含むものである。すなわち上記のｐｎ接合は、ｐｉ接合などであってもよく、さらに、これらｐｉ接合におけるｐ濃度が非常に低い場合も含むものである。
上述のように、ＩｎＰキャップ層４の表面に形成したＳｉＮ選択拡散マスクパターン３６を用いて、その開口部からＺｎを選択拡散してＩｎＧａＡｓ／ＧａＡｓＳｂ（またはＩｎＧａＡｓＮ／ＧａＡｓＳｂ）多重量子井戸構造の受光層３内に届くようにｐ型領域６を形成する。ｐ型領域６のフロント先端部がｐｎ接合１５を形成する。そして、ｐｎ接合１５の近傍におけるＺｎ濃度分布は、傾斜型接合を示すような分布になっている。
上記の製造方法によれば、フォトダイオードアレイ５０は、素子分離用のメサエッチングをすることなくＺｎの選択拡散（受光素子の周縁部の内側になるように平面的に周囲限定した拡散）によって、隣り合う受光素子どうし分離する。すなわち、Ｚｎ選択拡散領域６が１つの画素部Ｐの主要部となるが、Ｚｎが拡散していない領域が、各画素を分離する。このため、メサエッチングに付随する結晶の損傷などを受けることがなく、暗電流を抑制することができる。
不純物の選択拡散によってｐｎ接合１５を形成する場合、拡散が深さ方向だけでなく横方向（深さ直交方向）にも進行するので、素子間隔を一定以上、狭くすることができない懸念があるが、実際にＺｎの選択拡散を行ってみると、最表面にＩｎＰキャップ層４があり、その下にＩｎＧａＡｓ拡散濃度分布調整層が配置された構造では、横方向の拡散は、深さ方向と同程度またはそれ以下に収まることが確認された。すなわち、Ｚｎの選択拡散において、Ｚｎは選択拡散マスクパターン３６の開口径よりも横方向に広がるが、その程度は小さく、図１などに模式的に示すように、選択拡散マスクパターン３６の開口部よりも少し広がるだけである。選択拡散マスクパターン３６およびＩｎＰキャップ層４は、ＳｉＯＮなどからなるパッシベーション膜４３で被覆される。
ＩｎＰ基板１は、（１００）から［１１１］方向または［１１−１］方向に５度〜２０度傾斜したオフアングル基板とするのがよい。より望ましくは、（１００）から［１１１］方向または［１１−１］方向に１０度〜１５度傾斜させる。このような大きなオフ角基板を用いることにより、欠陥密度が小さく結晶性に優れたＩｎＧａＡｓバッファ層２、タイプ２の多重量子井戸構造の受光層３、ＩｎＧａＡｓ拡散濃度分布調整層およびＩｎＰキャップ層４を得ることができる。
（実施の形態２）
図５は、本発明の実施の形態２における検出装置１００を示す図である。また、図６は、図５の接合部Ｂの拡大図である。本実施の形態では、接合部Ｂが、フォトダイオードアレイ５０に設けられた２層構造の接合バンプ９（９ａ，９ｂ）と、ＣＭＯＳ７０に設けられた通常の単層構造の接合バンプ７９とを溶融して接合して形成されている点に特徴を有する。フォトダイオードアレイ５０に設けた２層構造の接合バンプ９（９ａ，９ｂ）は、実施の形態１と同様に、Ｎｉ等で形成された基部バンプ層９ａと、当該基部バンプ層９ａよりも融点が低くかつ柔らかい金属、たとえばＩｎで形成された融合バンプ層９ｂとで形成される。２層構造の接合バンプ９（９ａ，９ｂ）の製造方法は、実施の形態１と同様に、図４に示す方法と同じである。ＣＭＯＳ７０における通常の単層構造の接合バンプ７９は、融合バンプ層９ｂと同じ融点レベルの金属で形成する。融合バンプ層９ｂと異なる金属でもよいが、接合処理の加熱温度Ｔｓにおいて融合バンプ層９ｂと同様に溶融状態になる金属で形成するのがよい。このＣＭＯＳ７０側の接合バンプ７９は、既存の方法により、たとえばフォトリソグラフィ法を用いて任意の気相成長法で製造することができる。その他の部分は、実施の形態１と共通する。
図５は、本発明の実施の形態２における検出装置１００を示す図である。また、図６は、図５の接合部Ｂの拡大図である。本実施の形態では、接合部Ｂが、フォトダイオードアレイ５０に設けられた２層構造の接合バンプ９（９ａ，９ｂ）と、ＣＭＯＳ７０に設けられた通常の単層構造の接合バンプ７９とを溶融して接合して形成されている点に特徴を有する。フォトダイオードアレイ５０に設けた２層構造の接合バンプ９（９ａ，９ｂ）は、実施の形態１と同様に、Ｎｉ等で形成された基部バンプ層９ａと、当該基部バンプ層９ａよりも融点が低くかつ柔らかい金属、たとえばＩｎで形成された融合バンプ層９ｂとで形成される。２層構造の接合バンプ９（９ａ，９ｂ）の製造方法は、実施の形態１と同様に、図４に示す方法と同じである。ＣＭＯＳ７０における通常の単層構造の接合バンプ７９は、融合バンプ層９ｂと同じ融点レベルの金属で形成する。融合バンプ層９ｂと異なる金属でもよいが、接合処理の加熱温度Ｔｓにおいて融合バンプ層９ｂと同様に溶融状態になる金属で形成するのがよい。このＣＭＯＳ７０側の接合バンプ７９は、既存の方法により、たとえばフォトリソグラフィ法を用いて任意の気相成長法で製造することができる。その他の部分は、実施の形態１と共通する。
図５および図６に示す接合部Ｂを形成する際、実施の形態１と同様に、フォトダイオードアレイ５０の融合バンプ層９ｂおよびＣＭＯＳ７０側の接合バンプ７９を形成する材料（たとえばＩｎ）が溶融する温度Ｔｓに加熱する。この加熱温度Ｔｓは、基部バンプ層９ｂの融点より低く、基部バンプ層９ａが固体状態を維持する温度とする。フォトダイオードアレイ５０およびＣＭＯＳ７０の一方の接合バンプ９のみが２層構造の場合でも、基部バンプ層９ａは、接合の前後および接合中、常に固体状態を維持するので、基部バンプ層９ａが接合部Ｂ全体の安定した固定部となる。この結果、接合部Ｂの形状の大きな逸脱、はみ出し等を防止して、不良画素を抑制することができる。また、２層構造の接合バンプ９（９ａ，９ｂ）はフォトダイオードアレイ５０の一方のみに形成するので、実施の形態１の場合よりも工数が減少し、経済性に優れる。また、フォトダイオードアレイ５０やＣＭＯＳ７０の本体を、応力的にも、またドライエッチングに付随するイオン流等によっても、損傷することがない。また、融合バンプ層９ａは、接合が完成した製品状態で、フォトダイオードアレイ５０またはＣＭＯＳ７０から相手側に対する衝撃の際に緩衝作用を発揮することができる。
（実施の形態２の変形例）
図７は、実施の形態２の変形例の検出装置１００における接合部Ｂの拡大図である。本変形例では、図６の接合部Ｂと逆に、２層構造の接合バンプ７９（７９ａ，７９ｂ）と単層の接合バンプ９とが接合されている。この変形例における接合バンプ９，７９は、２層構造の接合バンプがＣＭＯＳ７０側にあり、単層の接合バンプがフォトダイオードアレイ５０側にある点が、実施の形態２と相違する。接合の前後および接合中に、常時、固体状態を保つ基部バンプ層（基部バンプ層７９ａ）がある点では、実施の形態２の図５および図６に示す接合部Ｂと同じである。この固体状態を保つ基部バンプ層７９ａは接合部Ｂ全体の安定した固定部となる。この結果、接合部Ｂの形状の大きな逸脱、はみ出し等を防止して、不良画素を抑制することができる。また、２層構造の接合バンプ７９（７９ａ，７９ｂ）はＣＭＯＳ５０のみに形成するので、実施の形態１の場合よりも工数が減少し、経済性に優れる。また、フォトダイオードアレイ５０やＣＭＯＳ７０の本体を損傷することがない。
図７は、実施の形態２の変形例の検出装置１００における接合部Ｂの拡大図である。本変形例では、図６の接合部Ｂと逆に、２層構造の接合バンプ７９（７９ａ，７９ｂ）と単層の接合バンプ９とが接合されている。この変形例における接合バンプ９，７９は、２層構造の接合バンプがＣＭＯＳ７０側にあり、単層の接合バンプがフォトダイオードアレイ５０側にある点が、実施の形態２と相違する。接合の前後および接合中に、常時、固体状態を保つ基部バンプ層（基部バンプ層７９ａ）がある点では、実施の形態２の図５および図６に示す接合部Ｂと同じである。この固体状態を保つ基部バンプ層７９ａは接合部Ｂ全体の安定した固定部となる。この結果、接合部Ｂの形状の大きな逸脱、はみ出し等を防止して、不良画素を抑制することができる。また、２層構造の接合バンプ７９（７９ａ，７９ｂ）はＣＭＯＳ５０のみに形成するので、実施の形態１の場合よりも工数が減少し、経済性に優れる。また、フォトダイオードアレイ５０やＣＭＯＳ７０の本体を損傷することがない。
（実施の形態３）
図８は、本発明の実施の形態３における検出装置１００を示す図である。また、図９は、図８の接合部Ｂの拡大図である。本実施の形態では、接合前、接合バンプはＣＭＯＳ７０側にのみ設けられており、フォトダイオードアレイ５０側には接合バンプはない。そして、ＣＭＯＳ７０側に設けられる接合バンプ７９は２層構造であり、基部バンプ層７９ａと融合バンプ層７９ｂとからなる。基部バンプ層７９ａおよび融合バンプ層７９ｂを形成する材料は、実施の形態１等における２層構造の接合バンプと同じである。この構造の場合も、接合の際の加熱温度Ｔｓは、基部バンプ層７９ａの融点Ｔａより低く、融合バンプ層７９ｂの融点より高くする。この加熱温度Ｔｓにおける接合処理の際、基部バンプ層７９ｂは固体状態を維持し、融合バンプ７９ｂは溶融して画素電極１１に、直接、導電接続する。
図８は、本発明の実施の形態３における検出装置１００を示す図である。また、図９は、図８の接合部Ｂの拡大図である。本実施の形態では、接合前、接合バンプはＣＭＯＳ７０側にのみ設けられており、フォトダイオードアレイ５０側には接合バンプはない。そして、ＣＭＯＳ７０側に設けられる接合バンプ７９は２層構造であり、基部バンプ層７９ａと融合バンプ層７９ｂとからなる。基部バンプ層７９ａおよび融合バンプ層７９ｂを形成する材料は、実施の形態１等における２層構造の接合バンプと同じである。この構造の場合も、接合の際の加熱温度Ｔｓは、基部バンプ層７９ａの融点Ｔａより低く、融合バンプ層７９ｂの融点より高くする。この加熱温度Ｔｓにおける接合処理の際、基部バンプ層７９ｂは固体状態を維持し、融合バンプ７９ｂは溶融して画素電極１１に、直接、導電接続する。
本実施の形態によれば、上述の（Ｅ１）〜（Ｅ４）を得ることができる。さらに、１つの接合バンプ７９（７９ａ，７９ｂ）によって接合部Ｂを形成するので、工程数が減り、製造経費を減少させることができる。接合バンプ７９の高さは１０μｍ程度とするが、成膜速度の高い方法、たとえばめっき法などで形成することもできる。真空蒸着法によれば、厚膜のレジスト膜を用い、リフトオフを適用することができるが、本発明の構造を能率よく形成することができれば、真空蒸着による成膜およびリフトオフ法にこだわらない。
（実施の形態３の変形例）
図１０は、実施の形態３の変形例の検出装置１００における接合部Ｂの拡大図である。本変形例では、図９の接合部Ｂと逆に、接合前に、２層構造の接合バンプ９を１つだけフォトダイオードアレイ５０に設けており、ＣＭＯＳ７０側には接合バンプは配置しない。本変形例によっても、上述の（Ｅ１）〜（Ｅ４）を得ることができる。さらに、１つの接合バンプ９（９ａ，９ｂ）によって接合部Ｂを形成するので、工程数が減り、製造経費を減少させることができる。接合バンプ９の高さは１０μｍ程度とするが、成膜速度の高い方法、たとえばめっき法などで形成することもできる。真空蒸着法によれば、厚膜のレジスト膜を用い、リフトオフを適用することができるが、本発明の構造を能率よく形成することができれば、真空蒸着による成膜およびリフトオフ法にこだわらない。
図１０は、実施の形態３の変形例の検出装置１００における接合部Ｂの拡大図である。本変形例では、図９の接合部Ｂと逆に、接合前に、２層構造の接合バンプ９を１つだけフォトダイオードアレイ５０に設けており、ＣＭＯＳ７０側には接合バンプは配置しない。本変形例によっても、上述の（Ｅ１）〜（Ｅ４）を得ることができる。さらに、１つの接合バンプ９（９ａ，９ｂ）によって接合部Ｂを形成するので、工程数が減り、製造経費を減少させることができる。接合バンプ９の高さは１０μｍ程度とするが、成膜速度の高い方法、たとえばめっき法などで形成することもできる。真空蒸着法によれば、厚膜のレジスト膜を用い、リフトオフを適用することができるが、本発明の構造を能率よく形成することができれば、真空蒸着による成膜およびリフトオフ法にこだわらない。
（他の実施の形態）
上記の本発明の実施の形態では、常温で使用できるＩｎＰ系フォトダイオードアレイを用い、冷却なしの検出装置の例について説明したが、それに限定されない。冷却をするＭＣＴに用いてもよい。また、上記本発明の実施の形態で説明したＩｎＰ系フォトダイオードアレイについて、冷却を行う検出装置に用いてもよい。
また、製造方法では、テーパ付き開口部を持つレジスト厚膜と真空蒸着法とを組み合わせリフトオフを適用する方法を説明した。しかし、その他の製造方法、たとえば、高い成膜速度により厚い２層構造の接合バンプを容易に形成することができるめっき法を用いることもできる。
上記の本発明の実施の形態では、常温で使用できるＩｎＰ系フォトダイオードアレイを用い、冷却なしの検出装置の例について説明したが、それに限定されない。冷却をするＭＣＴに用いてもよい。また、上記本発明の実施の形態で説明したＩｎＰ系フォトダイオードアレイについて、冷却を行う検出装置に用いてもよい。
また、製造方法では、テーパ付き開口部を持つレジスト厚膜と真空蒸着法とを組み合わせリフトオフを適用する方法を説明した。しかし、その他の製造方法、たとえば、高い成膜速度により厚い２層構造の接合バンプを容易に形成することができるめっき法を用いることもできる。
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
本発明の検出装置等によれば、経済性に優れ、かつ高い製造歩留りを可能にしながら、画素に短絡や接続不良を生じない。この検出装置等は、温度制御等をすることなく、近年、注目を集める近赤外光を用いて、生体等の検出を行うことができる。また低温で使用して、高分解の検出データを得ることもできる。
１ ＩｎＰ基板、２ バッファ層、３ 受光層、４ キャップ層、６ ｐ型領域、９ フォトダイオードアレイの接合バンプ、９ａ 基部バンプ層、９ｂ 融合バンプ層、１２ ｎ側電極、１５ ｐｎ接合、３５ 反射防止膜、３６ 選択拡散マスクパターン、４３ パッシベーション膜、５０ 受光素子アレイ、７０ ＣＭＯＳ、７１ 読み出し電極、７２ グランド電極、７９ ＣＭＯＳの接合バンプ、７９ａ 基部バンプ層、７９ｂ 融合バンプ層、１００ 検出装置、Ｂ 接合部、Ｈ レジストパターンの開口（テーパ付き）、Ｐ 画素。
Claims (12)
- 近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイと、前記受光素子ごとに光電荷を読み出す読み出し回路とを備え、前記受光素子アレイの電極と読み出し回路の電極とが、１つまたは２つの接合バンプを介在させて接合された、検出装置であって、
前記受光素子アレイおよび前記読み出し回路の少なくとも一方において、前記接合バンプは、前記電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする、検出装置。 - 近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイであって、
前記受光素子は、前記化合物半導体のエピタキシャル積層体の表層からｐ型不純物を選択拡散して形成されたｐｎ接合を有し、選択拡散されていない領域によって隔てられており、
前記受光素子ごとに前記ｐ型不純物が選択拡散されたｐ型領域にオーミック接触するように設けられたｐ側電極と、
前記ｐ側電極に接して位置する接合バンプとを備え、
前記接合バンプが、前記ｐ側電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有することを特徴とする、受光素子アレイ。 - 前記受光素子アレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２の多重量子井戸構造、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２の多重量子井戸構造、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項１に記載の検出装置、または請求項２に記載の受光素子アレイ。
- 前記受光素子アレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項１に記載の検出装置、または請求項２に記載の受光素子アレイ。
- 複数の電極と、該電極ごとに配置された複数の接合バンプとを備える電子機器であって、
前記電極に接して位置する接合バンプを備え、
前記接合バンプが、前記電極に接して位置する基部バンプ層と、該基部バンプ層上に位置して、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有することを特徴とする、電子機器。 - 第１の半導体チップと、第２の半導体チップとを備え、前記第１の半導体チップの電極と前記第２の半導体チップの電極とが、１つまたは２つの接合バンプを介在させて接合された複合型の電子機器であって、
前記第１の半導体チップおよび前記第２の半導体チップの少なくとも一方において、
前記接合バンプは、前記電極に接して位置する基部バンプ層と、該基部バンプ層上に位置する、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層とを有し、該融合バンプ層が溶融して相手側と接合していることを特徴とする、電子機器。 - 前記融合バンプ層が、ＩｎもしくはＳｎ、またはＩｎおよびＳｎの両方を含む金属であることを特徴とする、請求項１、３、４のいずれか１項に記載の検出装置、請求項２、３、４のいずれか１項に記載の受光素子アレイ、または、請求項５もしくは６に記載の電子機器。
- 前記基部バンプ層が、ニッケルもしくはチタン、またはニッケルおよびチタンの両方を含む金属であることを特徴とする、請求項１、３、４、７のいずれか１項に記載の検出装置、請求項２、３、４、７のいずれか１項に記載の受光素子アレイ、または、請求項５、６、７のいずれか１項に記載の電子機器。
- 近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイと、前記受光素子ごとに光電荷を読み出す読み出し回路とを備え、前記受光素子アレイの電極と読み出し回路の電極とが、１つまたは２つの接合バンプを介在させて接合された、検出装置の製造方法であって、
前記読み出し回路、および／または、受光素子アレイ、の電極に開口部をあけて該電極が設けられた側の面を被覆するレジストパターンを形成する工程と、
前記開口部に露出する電極上に真空蒸着法により基部バンプ層を形成する工程と、
前記基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属からなる融合バンプ層を真空蒸着法により形成する工程と、
前記レジストパターンを除去する工程とを備え、
前記レジストパターンの形成工程では、前記開口部が前記電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、前記基部バンプ層および融合バンプ層の形成工程では、前記融合バンプ層の先端高さ位置が前記レジストパターンの表面高さ位置よりも低くなるように形成し、前記レジストパターンの除去工程では、前記基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする、検出装置の製造方法。 - 近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイの製造方法であって、
半導体基板上にエピタキシャル積層体を形成する工程と、
前記エピタキシャル積層体の表層からｐ型不純物を選択拡散して、選択拡散されていない領域によって隔てられた受光素子のアレイを形成する工程と、、
前記受光素子ごとに前記ｐ型不純物が選択拡散されたｐ型領域にオーミック接触するようにｐ側電極を形成する工程と、
前記ｐ側電極に開口部を有するレジストパターンを形成する工程と、
前記開口部に露出するｐ側電極に接して基部バンプ層を真空蒸着法により形成する工程と、
前記基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属の融合バンプ層を真空蒸着法により形成する工程と、
前記レジストパターンを除去する工程とを備え、
前記レジストパターンの形成工程では、前記開口部が前記電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、前記基部バンプ層および融合バンプ層の形成工程では、前記融合バンプ層の先端高さ位置が前記レジストパターンの表面高さ位置よりも低くなるように形成し、前記レジストパターンの除去工程では、前記基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする、受光素子アレイの製造方法。 - 複数の電極と、該電極ごとに配置された複数の接合バンプとを備える電子機器の製造方法であって、
前記電極に開口部を有するレジストパターンを形成する工程と、
前記開口部に露出する電極に接して基部バンプ層を真空蒸着法により形成する工程と、
前記基部バンプ層の上に、該基部バンプ層よりも、融点が低くかつ柔らかい金属の融合バンプ層を真空蒸着法により形成する工程と、
前記レジストパターンを除去する工程とを備え、
前記レジストパターンの形成工程では、前記開口部が前記電極から遠ざかるほど開口部断面が小さくなるようにテーパを付けて形成し、前記基部バンプ層および融合バンプ層の形成工程では、前記融合バンプ層の先端高さ位置が前記レジストパターンの表面高さ位置よりも低くなるように形成し、前記レジストパターンの除去工程では、前記基部バンプおよび融合バンプの真空蒸着法によるレジストパターンへの付着膜をリフトオフで除去することを特徴とする、電子機器の製造方法。 - 前記レジストパターンの形成工程では、複数の層からなる複層レジストを用いて、前記開口部断面に前記テーパを付けることを特徴とする、請求項９に記載の検出装置の製造方法、請求項１０に記載の受光素子アレイの製造方法、または請求項１１に記載の電子機器の製造方法。
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