JP2007524234A - ピクセル化されたカドミウム亜鉛テルライドに基づいた光子カウントモード検出器 - Google Patents

ピクセル化されたカドミウム亜鉛テルライドに基づいた光子カウントモード検出器 Download PDF

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Abstract

Ｘ線などの放射線を検出する放射線検出器である。放射線検出器は、複数のピクセルを具備した検出器を含んでおり、ピクセルのそれぞれを使用して放射線を検出する。放射線検出器は、第１面上に形成された複数のはんだボールと第２面上に形成された複数の接点を具備したボールグリッドアレイ（ＢＧＡ）パッケージをも含んでいる。ＢＧＡパッケージは、空洞をも具備しており、この空洞内に、少なくとも１つの集積回路（ＩＣ）チップが取り付けられている。ＩＣチップは、複数の読み出しチャネルを具備しており、読み出しチャネルのそれぞれは、ピクセルの中の対応したものによって検出された放射線に対応した電気信号を受信するべく、対応するはんだボールを介して対応するピクセルに結合されている。

Description

（関連出願に対する相互参照）
本出願は、２００３年１２月３０日付けで出願された「Ｐｉｘｅｌａｔｅｄ Ｃａｄｍｉｕｍ Ｚｉｎｃ Ｔｅｌｌｕｒｉｄｅ Ｂａｅｓｄ Ｐｈｏｔｏｎ Ｃｏｕｎｔｉｎｇ Ｍｏｄｅ Ｄｅｔｅｃｔｏｒ」という名称の米国仮特許出願第６０／５３３，８７７号に対する優先権と利益を主張するものであり、この内容は、本引用により、そのすべてが本明細書に包含される。
本出願は、放射線検出器に関するものであり、更に詳しくは、ＣＴ（Ｃｏｍｐｕｔｅｒ Ｔｏｍｏｇｒａｐｈｙ）システムアプリケーション用のピクセル化されたカドミウム亜鉛テルライド（Ｃａｄｍｉｕｍ Ｚｉｎｃ Ｔｅｌｌｕｒｉｄｅ：ＣＺＴ）検出器に基づいた、光子カウントモード（Ｐｈｏｔｏｎ Ｃｏｕｎｔｉｎｇ Ｍｏｄｅ：ＰＣＭ）検出器に関するものである。
現在利用可能なＣＴシステムは、通常、シンチレータに光学的に結合されたシリコン（Ｓｉ）（ｐ−ｎ接合）フォトダイオードを具備した検出器を使用している。検出器内のピクセルの代表的なサイズは、約１ｍｍである。（患者が存在しない空気中において）約１００Ｍ光子／ｍｍ2／秒もの莫大な線量のＸ線が検出器に供給されている。従って、現時点においては、必要な統計情報を取得する検査においてこのように大きな光子束が必要とされているため、一般に、光子カウント検出器は、臨床ＣＴシステムには使用されていない。従って、検出器は、通常、連続回転するガントリー内に検出器とＸ線生成器が取り付けられた積算モードにおいて動作している。
このような大きな光子束の使用は、患者にとって非常に危険であろう。更には、積算モードの検出器を使用した結果得られる画像品質は、一般に、個々の光子をカウントすることによって実現可能なものよりも劣っている。
従って、（１）光子カウントモードで動作する際の検出能力の改善と応答時間の高速化が可能であり、（２）画像品質を改善可能であり、（３）分光能力を有し、（４）ダイナミックレンジにおける制限の除去又は軽減が可能であり、（５）残光に対する感度の除去又は軽減が可能であり、（６）暗電流雑音に対する感度の除去又は軽減が可能であり、且つ、（７）複数の検出器モジュールを使用して大面積のマルチスライス検出器を形成可能であるという特徴（但し、これらに限定されない）の中の１つ又は複数のものを具備した検出器に対するニーズが存在している。
本発明の典型的な実施例においては、放射線検出器は、検出器、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）パッケージ、及び少なくとも１つの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）チップを含んでいる。検出器は、複数のピクセルを具備しており、ピクセルのそれぞれが放射線を検出する。ＢＧＡパッケージは、第１面上に形成された複数のはんだボールと第２面上に形成された複数の電気接点を具備しており、且つ、空洞を具備している。少なくとも１つのＩＣチップは、ＢＧＡパッケージの空洞内に取り付けられており、複数の読み出しチャネルを具備している。読み出しチャネルのそれぞれは、対応するピクセルによって検出される放射線に対応した電気信号を受信するべく、対応するはんだボールを介して対応するピクセルに結合されている。
本発明の別の典型的な実施例においては、放射線検出器を使用する放射線検出及び処理方法が提供される。放射線検出器は、複数のピクセルを具備した検出器、１つの面上に形成された複数のはんだボールともう１つの面上に形成された複数の電気接点を具備したボールグリッドアレイ（ＢＧＡ）パッケージ、及び複数の読み出しチャネルを具備し、ＢＧＡパッケージの空洞内に取り付けられた少なくとも１つのＩＣチップを含んでいる。放射線は、検出器のそれぞれのピクセル内において検出される。放射線に応答し、読み出し電子チャネル内に電気信号が誘発される。ピクセルと少なくとも１つのＩＣチップの読み出しチャネルの間に、はんだボールを介して電気接続が提供され、読み出しチャネルのそれぞれが、対応するピクセルの電気信号を処理する。ピクセル内において検出された放射線に関する情報は、電気接点を通じてＰＣＢに供給される。
本発明の更に別の典型的な実施例においては、光子を検出しさらにカウントするＰＣＭ検出器が提供される。ＰＣＭ検出器は、複数のピクセルを具備した検出器を含んでいる。光子をカウントする速度が、小ピクセル効果（ｓｍａｌｌ ｐｉｘｅｌ ｅｆｆｅｃｔ）によって改善されている。ＰＣＭ検出器は、さらに少なくとも１つのＩＣチップを含んでおり、このそれぞれは、複数の読み出しチャネルを具備している。読み出しチャネルのそれぞれは、ピクセルの中の対応したものに結合されている。少なくとも１つのＩＣチップを取り付けるためのチップパッケージは、少なくとも１つのＩＣチップをピクセルに対して電気的に結合するための複数の電気接点を含んでいる。
ＰＣＭ検出器は、小ピクセル効果を利用したピクセル化ＣＺＴ検出器であっても良い。放射線が検出器内に自由電荷（電子及び正孔）を生成する。小ピクセル効果により、検出器内のイオン化プロセスによる自由電荷のドリフト時間（通常、これが応答時間を定義している）よりも高速の検出信号を取得することが可能である。
本発明の更に別の典型的な実施例においては、ピクセル化ＣＺＴ検出器のそれぞれのピクセルごとにドリフト構造が提供されている。ピクセル化ＣＺＴ検出器のドリフト構造を使用することにより、検出信号の持続時間を更に低減可能である。
本発明の更に別の典型的な実施例においては、１つ又は複数のＡＳＩＣチップ上にＣＭＯＳ読み出し回路が実装されている。これらのＡＳＩＣチップは、ピクセル化ＣＺＴ検出器上のピクセルの数に対応した数の読み出しチャネルを具備している。ＣＭＯＳ技術を使用することにより、アレイ内のそれぞれのピクセルごとに、電荷感応型前置増幅器、整形増幅器、マルチエネルギーレベル弁別器、及びデジタルイベントカウンタが、いずれも、それぞれのピクセルの幾何学的領域内に形成されている。
本発明の更に別の典型的な実施例においては、ＰＣＭ検出器内において、読み出し回路を含む１つ又は複数のＡＳＩＣチップは、ボールグリッドアレイ（ＢＧＡ）パッケージの空洞内に取り付けられている。ＢＧＡパッケージのはんだボールを使用することにより、ピクセル化ＣＺＴ検出器の対応したピクセルを電気的に接続している。ＢＧＡパッケージの上部表面上には、外部装置（例えば、ＰＣＭ検出器がその上部に取り付けられているプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ））との入出力（Ｉ／Ｏ）及び電力インターフェイス用の電気接点が形成されている。
本発明の更に別の実施例においては、はんだボールは、セラミック又はグラスファイバＰＣＢ又はビアボード上のビアホールを通じてピクセルに電気的に結合されている。ビアボードは、導電性ポリマーを使用してピクセル化ＣＺＴ検出器に装着可能である。読み出し回路を含むＡＳＩＣチップは、ＢＧＡパッケージの空洞内にフリップチップ装着されている。状況に応じて、ＡＳＩＣチップ上の空洞内に適用された粘着塊（ｇｌｏｂ）を使用することにより、ＡＳＩＣチップを保護可能である。
添付の図面との関連で以下の詳細な説明を参照することにより、本発明のこれら及びその他の態様について理解することができよう。
本発明の典型的な実施例においては、ＣＴ用の高感度光子カウント直接変換Ｘ線検出器（光子（又は、パルス）カウントモード（Ｐｈｏｔｏｎ（ｏｒ Ｐｕｌｓｅ） Ｃｏｕｎｔｉｎｇ Ｍｏｄｅ：ＰＣＭ）検出器）が提供される。高感度検出器材料（即ち、ピクセル化カドミウム亜鉛テルライド（ＣｄＺｎＴｅ（ＣＺＴ））検出器）をＣＭＯＳ技術の光子カウント読み出しと組み合わせることにより、Ｘ線検出器の性能の改善を実現している。ＣＺＴ検出器は、Ｘ線を電気信号に変換する直接変換センサである。
１ピクセル当たりの出力カウントレートは、通常、数ＭＨｚであり、これは、それぞれのピクセルが、１秒当たり数百万個の光子を検出することを意味している。それぞれのピクセルは、例えば、高速読み出し前に、検出された光子に対応する電気信号を局部的に（デジタル）積算しかつ保存するために、２つの関連した１６〜２０ビットカウンタに結合されている。
典型的な一実施例においては、ピクセル化検出器と読み出し電子回路の間のピクセルごとのインターフェイスを実現するべく、ＰＣＭ検出器内の、新規で非自明性の両面ボールグリッドアレイ（ｄｏｕｂｌｅ−ｓｉｄｅｄ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：両面ＢＧＡ）内に、読み出し電子回路を含む１つ又は複数のＡＳＩＣチップが実装されている。両面ＢＧＡは、従来のＢＧＡとは異なり、上面及び底面の両方に電気接点を具備しているという意味において、両面性を有する。このような両面ＢＧＡを、本明細書においては、ＢＧＡ、両面ボールグリッドアレイ、又は両面ＢＧＡパッケージと呼んでいる。
一例として、１つの面（図の基準点に応じて上面又は底面）上の電気接点は、ピクセルとインターフェイスするための複数のはんだボールを含んでいる。これらのはんだボールは、（ＢＧＡパッケージ内の）内部ワイヤを介して１つ又は複数のＡＳＩＣチップに結合されている。ＢＧＡパッケージのもう１つの面上の電気接点は、例えば、セラミック又はグラスファイバＰＣＢ又はマザーボードなどの、１つ又は複数のＡＳＩＣチップの外部装置との間の電気接続用に使用されており、ソケット、ピン、はんだボールなどの任意の好適なタイプの電気接点を含んでいる。
本発明の別の典型的な実施例においては、１つ又は複数の所定のエネルギーウィンドウ（又は、ビン）に属する、個々のＸ線のみをカウントする能力が提供されている。特定のエネルギーレベルを具備した光子をカウントするこのような能力により、ピクセルをヒットするすべてのＸ線によって生成される合計電荷（アナログ積算モード）が、唯一の入手可能な信号であるような古い技術によるＸ線検出器を凌駕する、大きな性能上の利点が得られる。例えば、検出の最低閾値は、複数のビンの弁別を有した状態で、３０キロ電子ボルト（ｋｅＶ）未満で有りうる。
本発明の別の典型的な実施例においては、信号の積算の代わりに光子をカウントすることにより、暗電流及び読み出し回路雑音を除去し、信号対雑音比を改善している。更には、本発明の検出器は、個別の光子をカウントし、対応したエネルギーを計測することにより、１検出光子当たりに収集可能な情報量が相対的に大きいため、供給放射線の線量を低減可能である。
ピクセルごとに光子をカウントする能力により、本発明の典型的な実施例を使用して構築されたＣＴシステムは、従来のアナログ積算モードの検出器システムよりも電子雑音に対する大きな耐性を具備している。アナログ積算モードにおいては、信号と雑音を分離できないため、熱及びショット雑音は、これらの検出器に固有の問題である。光子カウント法の場合には、装置内の熱及びその他の雑音フロアを克服するべく、それぞれの光子の信号が十分大きいことを事実上必要とする閾値回路を適用可能である。この結果、信号に対する電子雑音の寄与度が効果的に低減又は除去される。
エネルギーの積算は、少なくとも次のような理由から、二次雑音プロセスの被害を受けている。第１に、複数エネルギーのＸ線スペクトルが使用されているため、それぞれの検出光子が画像に対して異なる量のエネルギーを付与しており、これが、最終画像の雑音変動の増大に結びついている。第２に、コンプトン及びレイリー散乱及び光電再放射（Ｘ線蛍光）などの二次プロセスに起因し、同一エネルギーの光子の相互作用は、常に同一量の信号の蓄積を結果的にもたらすわけではない。
一方、光子カウント検出器システムは、このような二次雑音プロセスの影響を受ける程度が格段に小さい。例えば、本発明の光子カウントモード検出器は、約１（即ち、それぞれのＸ線光子がカウントされる）のＤＱＥ（即ち、量子効率）を提供することにより、従来のシステムを大幅に凌駕しており、この結果、患者に対する放射線線量の低減及び／又はコントラストの増大を実現可能である。更には、個々の光子のエネルギー及び異なる密度の組織内におけるその減衰を考慮することにより、分光情報によって画像の品質が向上する。
まず、図１を参照すれば、ＰＣＭ検出器１００は、ＣＺＴ検出器１０２を含んでおり、これは、例えば、放射線（例えば、Ｘ線）のピクセル化検出のために、１６×１６個のピクセルを具備可能である。その他の実施例におけるＣＺＴ検出器は、異なる数のピクセルを具備可能である。ＣＺＴ検出器は、高Ｚであってバンドギャップが大きい化合物半導体である。ＣＺＴ材料は、優れた電荷収集特性を具備しているため、本発明の記載した典型的な実施例においては、光子をカウントするべく使用されている。その他の実施例においては、類似の特性を具備したその他の好適な検出器材料を使用可能である。
その他の典型的な実施例においては、ＰＣＭ検出器は、ＣＺＴから製造された複数の二次元検出器アレイモジュールを包含可能である。例えば、検出器アレイのそれぞれのモジュールは、０．３〜３ｍｍのピクセル間ピッチを有する２５６個のピクセル（１６×１６）を具備可能である。複数のこのような検出器アレイモジュールをアレイとして構成することにより、検出器のサイズを拡大可能である。その他の実施例においては、それぞれの個々の検出器アレイモジュールは、異なる数のピクセルを具備可能である。
ピクセル化ＣＺＴ検出器を構築することにより、検出器内の電荷のドリフト時間（通常、これが応答時間を定義している）よりも格段に高速の信号の取得を実現する、「小」ピクセル効果を提供している。この結果、小ピクセル効果により、検出器の動作を機能拡張し、放射線に対する相対的に高速の応答を得ている。
ＣＺＴ検出器１０２のそれぞれのピクセルは、対応するＣＺＴ電極１０７を介して両面ＢＧＡ１０４の対応するはんだボール（受信電極）１０６に結合されている。ＣＺＴ電極１０７は、例えば、導電性エポキシ又はその他の好適な材料から形成可能である。両面ＢＧＡ１０４は、その内部に取り付けられている１つ又は複数のＡＳＩＣを具備している。ＡＳＩＣは、ＣＺＴ検出器１０２のそれぞれのピクセルごとに、読み出し回路を含むチャネルを含んでいる。
図示の典型的な実施例においては、両面ＢＧＡ１０４の底面に位置するボール１０６のすべてを使用してＣＺＴ検出器１０２のピクセルとインターフェイスしているため、ＰＣＢ１１２（これは、セラミックマザーボードであっても良い）とインターフェイスするべく、両面ＢＧＡ１０４の上面上にいくつかの接点１０９が形成されている。接点１０９上には、ＰＣＢ１１２上に取り付けられているコネクタ１１４と電気的に結合するべく、ピン１０８が取り付けられている。
接点１０９は、はんだボールが取り付けられている面とは反対の面上における接点の平行な列のペアとして両面ＢＧＡ１０４上に形成されている。同様に、接点１１４のペアも、ＰＣＢ１１２上に互いに平行に配置されている。ピン１０８は、コネクタ１１４のソケットとアライメントされている。その他の実施例のピン１０８は、ＰＣＢ１１２上に取り付け可能であり、対応するソケットを接点１０９に電気的に結合可能である。
両面ＢＧＡ１０４とＰＣＢ１１２の間に、冷却バー１１０を配置することにより、例えば、ＡＳＩＣによって生成される熱を発散することも可能である。冷却バー１１０は、例えば、一般に入手可能なヒートシンクを包含可能である。
次に、図２を参照すれば、両面ＢＧＡ１０４は、その内部に取り付けられたＡＳＩＣチップペア１２０及び１２２を有している。ＣＭＯＳ技術に基づいたＡＳＩＣチップ１２０及び１２２内に実装されている読み出し回路により、アレイ内のそれぞれのピクセルごとに、電荷感応型前置増幅器、整形増幅器、マルチエネルギーレベル弁別器、及びデジタルイベントカウンタの中の１つ又は複数のものを配置可能であり、これらは、いずれも、それぞれのピクセルの幾何学的な領域内に位置している。検出器システムのそれぞれのピクセル内に検出器及び光子カウント電子回路を内蔵することにより、臨床アプリケーションに代表される高いレートの光子を取り扱うことが可能である。
ＡＳＩＣチップ１２０及び１２２はそれぞれ、２つのＡＳＩＣチップが協働して図１のＣＺＴ検出器１０２の２５６（即ち、１６×１６）個のピクセルのそれぞれに対して読み出し回路を提供できるように、その上部に１２８チャネルの読み出し回路を形成している。その他の実施例においては、読み出し回路の２５６個のチャネル全てを単一のＡＳＩＣチップ上に形成可能である。更にその他の実施例においては、異なる数のチャネルを１つ又は複数のＡＳＩＣチップ上に形成することにより、異なる数（例えば、１０２４）のピクセルを具備したＣＺＴ及び／又はその他の好適なＰＣＭ検出器に対応可能である。
一例として、図示の実施例における両面ＢＧＡ１０４の寸法は、約１６ｍｍ×１６ｍｍであっても良い。又、ＡＳＩＣチップのそれぞれは、長さが約１０ｍｍであって、両面ＢＧＡ１０４上に取り付け可能である。その間のスペースを含むＡＳＩＣチップによって占有される領域の合計幅も、約１０ｍｍである。その他の実施例においては、両面ＢＧＡ及び／又はＡＳＩＣチップは、異なる寸法を具備可能である。
はんだボール１０６は、例えば、ワイヤボンディング法を使用して形成可能なワイヤ１２５とボンディングピン１２４を介して、ＡＳＩＣチップ１２０、１２２上の読み出し回路に電気的に結合されている。例えば、ボンディングピン１２４の間のワイヤボンドピッチは、約７５□ｍであっても良い。記載した実施例においては、両面ＢＧＡ１０４は、２５６個のはんだボール１０６と接続するべく両面ＢＧＡ１０４の上部表面上の２つの対向する内部エッジに沿って形成された１２８個のボンディングピン１２４を具備している。この結果、ＣＺＴ検出器１０２によって生成された電気検出信号は、読み出し回路内において処理されるべく、はんだボール１０６を通じてＡＳＩＣ１２０、１２２に供給されている。
記載した典型的な実施例においては、ＣＺＴ検出器１０２及び（読み出し回路を含む）フロントエンド電子回路は、検出システムの不可欠な部分である。更に詳しくは、フロントエンド電子回路及びＣＺＴ検出器１２０は、検出器内において光子の相互作用が発生した後に流入する誘発電流用の同一の電子回路の一部である。フロントエンド電子回路は、この実施例においては、検出器に対してバイアス電圧を供給している。このバイアスによって生成される電界の影響下において、イオン化した電荷（電子−正孔）が個々の電極に向かって流れ、同時に、この流れる電荷により、読み出し回路内に電流の流れが誘発される。イオン化した電荷が検出器の個々の電極に到達した際に信号生成の全体プロセスが終了する。
両面ＢＧＡ１０４の上部表面の対向する内部エッジ上に形成された接点１０９の２つの列は、こちらも、例えば、ワイヤボンディング技術を使用して形成可能なワイヤ１２７を介してＡＳＩＣチップ１２０及び１２２に接続されている。図示の実施例においては、２５６個のはんだボール１０６のすべてを使用してＣＺＴ検出器１０２のピクセルとインターフェイスしているため、ワイヤ１２７は、接点１０９、ピン１０８、及びコネクタ１１４を介して、ＡＳＩＣ１２０及び１２２と外部インターフェイス（Ｉ／Ｏ、電力など）の間において信号を搬送している。例えば、接点１０９間のワイヤボンドピッチは、約２５０μｍで有り得る。
次に図３Ａを参照すれば、両面ＢＧＡ１０４は、その内部にＡＳＩＣチップ１２０及び１２２を取り付けるべく、両面ＢＧＡの内部エッジによって取り囲まれた空洞１２９を具備している。空洞１２９は、蓋１３０によってカバーされており、これは、例えば、プラスチック、セラミック、又はその他の好適な材料から製造可能である。内部配線１３２を使用することにより、ボンディングピン１２４及びワイヤ１２５を介して、はんだボール１０６をＡＳＩＣチップ１２０、１２２上の読み出し回路に電気的に結合している。
図３Ｂから、ワイヤ１２７を介してＡＳＩＣチップ１２０に結合されている接点１０９が、外部インターフェイス用の接続ポイントとして使用されていることがわかる。尚、図３Ｂには、ＡＳＩＣチップ１２２が示されていないが、ＡＳＩＣチップ１２２は、ＡＳＩＣチップ１２０と実質的に同一の接続を外部インターフェイスとの間に有している。一例として、記載した実施例においては、２つの隣接するはんだボールの中心間の距離は、はんだボールがＣＺＴ検出器の１ｍｍのピクセルとアライメントするように、約１ｍｍである。その他の実施例におけるＣＺＴ検出器のピクセルは、異なるサイズを具備可能であり、はんだボールも、ピクセルのサイズに対応した異なった離隔幅を具備可能である。更には、両面ＢＧＡのはんだボールのピッチがＣＺＴ検出器のピクセルのピッチと異なっている場合には、ＣＺＴ検出器と両面ＢＧＡの間にピッチアダプタボードを使用可能である。
図４Ａ〜図４Ｃは、それぞれ、ＣＺＴ検出器の上面図、側面図、及び底面図を示している。ＣＺＴ検出器１０２は、１６×１６個のピクセル１４０のモノリシックアレイとして形成されている。一例として、ＣＺＴ検出器１０２のサイズは、約１６ｍｍ×１６ｍｍであってよく、ＣＺＴ検出器１０２の厚さは、約３．００ｍｍであっても良い。図４Ａの円Ｃの詳細図である図４Ｄから、ＣＺＴ検出器のそれぞれの周辺部のエッジは、相対的に狭い非ピクセル化領域１４４によって占有されており、これは、例えば、約０．１０ｍｍの幅を具備可能であることがわかる。放射線を受光する入口ウィンドウ１４２の全体表面は、金属被覆されている。この金属は、非常に薄く、基本的に、Ｘ線に対して透明である。
次に、図４Ｃの円Ｄの詳細図を示している図４Ｅを参照すれば、金属被覆されていない直線領域１４８の行と列によって分離された実質的に正方形の金属被覆された接点１４６により、背面上に多数のピクセルが定義されている。例えば、金属被覆されていない直線領域１４８は、約０．１ｍｍの実質的に均一な幅を具備可能である。
金属被覆された接点１４６は、例えば、両面ＢＧＡのはんだボールとインターフェイスすることにより、検出信号をＡＳＩＣチップ１２０及び１２２上の読み出し電子回に供給する。例えば、それぞれのピクセル上の金属被覆領域は、隣接する金属被覆領域間の距離が約０．１ｍｍとなるように、約０．９ｍｍ×約０．９ｍｍであっても良い。エッジのピクセルを中央のピクセルよりもわずかに小さくすることにより、いくつかのモジュールがアレイとして並べられた場合に、全体ピクセルのピッチを実質的に一定に維持可能である。ピクセルの金属被覆領域は、対応したはんだボールと接触する。
典型的な実施例におけるＣＺＴ検出器１０２は、次のような特性を具備している。
〔電荷収集〕
電子移動度［ｃｍ2／Ｖｓ］ １３５０
正孔移動度［ｃｍ2／Ｖｓ］ １２０
電子寿命［ｓ］ ２×１０-6
正孔寿命［ｓ］ １×１０-7
Figure 2007524234
＊これは、Ｖ＝１０００Ｖにおいて算出したものである。Ｔe＝Ｗ2／Ｖｕeであり、この場合に、（１）Ｔeは、電子走行時間であり、（２）Ｗは、検出器の厚さであり、（３）Ｖは、検出器のバイアス電圧であり、（４）ｕeは、電子移動度である。
〔漏れ電流〕
材料の抵抗率ρ［Ω−ｃｍ］は、１×１０10〜５×１０11であり、ρ＝ＶＡ／ＩＷであって、この場合に、（１）Ａは、ピクセルの面積であり、（２）Ｉは、ピクセルの漏れ電流である。例えば、Ｖ＝１０００Ｖ、Ｗ＝３ｍｍ、Ａ＝１ｍｍ2、及びρ＝１×１０10Ω−ｃｍである場合に、Ｉ＝３．３ｎＡである。
〔静電容量〕
Ｃ［ｐＦ］＝７８Ａ［ｍｍ2］／Ｗ［ｕｍ］
例えば、Ｗ＝３ｍｍ及びＡ＝１ｍｍ2である場合には、Ｃ＝０．０３ｐＦである。
〔小ピクセル効果〕
ピクセル電極上において誘発される電荷Ｑは、ショットキー−ラモ理論：Ｑ＝ｑΔφ0を使用することによって算出可能であり、ここで、ｑは、電子の電荷であり、φ0は、キャリア位置の関数としての重み付けポテンシャルである。
上記の式を解くことにより、誘発される電荷を走行時間の関数として正確に見出すことができる。わかりやすくするべく、近似のために次のような経験則を使用可能である。第１に、最高のエネルギー分解能は、Ｌ／Ｗが約０．３である場合に実現され、この場合に、Ｌは、ピクセル電極のサイズ（即ち、長さ又は幅）である。第２に、生成される信号の大部分は、ピクセル電極のサイズに略等しい距離内に位置した陽極（ピクセル電極）の近傍において発生する。
従って、例えば、約３ｍｍの厚さと約１ｍｍのピクセルサイズを有する検出器の場合には、信号の大部分は、２２ｎｓ以内において生成されることになろう。この結果、増幅器の整形時間を２２ｎｓ×１．５＝３３ｎｓまで短く設定可能である。
ＣＺＴ検出器は、ＣＺＴ検出器１０２のアレイを（対応するＡＳＩＣと共に）タイル張りして複数の２５６個のピクセルを具備したＰＣＭ検出器を形成する、モジュラー構成を具備可能である。このようなＰＣＭ検出器内のすべてのピクセルについて同一のピッチを維持するべく、それぞれ約１６ｍｍ×１６ｍｍの寸法を具備するようにＣＺＴ検出器を製造可能であり、且つ、エッジピクセルは、個々のダイの間のギャップに対応するように、わずかに小さなサイズを具備可能である。更には、ＡＳＩＣ電子回路読み出しを有する導電性ポリマーアセンブリプロセスに対応するように、ピクセル化電極のダイと金属被覆を加工可能である。ポリマー接着剤法は、低温（例えば、１００℃未満）、低コスト、及び高信頼性プロセスを提供している。
次の表は、本発明の典型的な実施例におけるＣＺＴ検出器の主要な設計パラメータを要約したものである。パラメータのいくつかは、ＣＺＴ材料の前述の特性を使用して導出されている。当然のことながら、次表の値は典型的な値であり、その他の実施例におけるＣＺＴ検出器は、その他の好適な設計パラメータを具備可能である。
Figure 2007524234
最大１４０ｋｅＶの良好な検出効率を保証するには、検出器の厚さは、約３ｍｍ〜５ｍｍの間とする必要がある。検出器に印加可能な最大電圧は１０００Ｖ超であっても良い。この場合には、電子走行時間は、例えば、２５０ｎｓであっても良い。高速カウントレートアプリケーションにおいては、長いドリフト時間は制限要因となりうる。光子カウントモードにおいては、１００Ｍカウント／ｓ／ｍｍ2程度の高速のカウントレートが望ましい。但し、本発明の典型的な実施例においては、１０Ｍカウント／ｓ／ｍｍ2のカウントレートで十分であるだろう。この結果、走行時間よりも一桁を上回るだけ高速の応答時間（１０ｎｓ）という要件が課されることになる。
本発明の別の典型的な実施例においては、ドリフト構造が導入されている。電子雲が、検出器内の実際のドリフト時間とは無関係の収集陽極に近接している際に、ドリフト構造を使用して外部回路内に検出信号を誘発する。アレイ構造と１つ又は複数の読み出しチップに対する相互接続に起因し、ドリフト構造は、バイアスを必要とする最少数の電極を有する、可能な限り単純なものにすることが望ましい。シリコンにおいて一般に使用されているバイアスラダー分割器などの機能をＣＺＴ構造内に内蔵することが困難であるため、これは、処理の観点からも望ましい。例えば、ピクセル化ＣＺＴ検出器の応答時間は、小ピクセル効果を使用することにより、約２０ｎｓで有り得る。ドリフト構造を使用した場合には、この応答時間を２〜４倍だけ改善可能である。
図５Ａ〜図５Ｃは、本発明の別の典型的な実施例におけるＣＺＴ検出器１０３の上面図、側面図、及び底面図を示している。ＣＺＴ検出器１０３は、ＰＣＭ検出器１００内のＣＺＴ検出器１０２を置換可能である。ＣＺＴ検出器１０３は、ドリフト構造を使用することにより、相対的に高速の応答時間を得ている。
入口ウィンドウ（即ち、前面）電極１５０は、すべてのピクセルに共通である。図５Ｄから、それぞれのピクセル１４５は、その周辺部において金属トレースによって取り囲まれていることがわかる。金属トレースは、１つに相互接続され、入口ウィンドウ電極１５０を形成している。動作の際には、入口ウィンドウ電極は、例えば、約−５００ボルト〜約−２，０００ボルトの間の電圧によってバイアスされる。特定の一実施例においては、入口ウィンドウ電極に印加される電圧は、約−１，０００ボルトである。
図示の典型的な実施例においては、それぞれのピクセルは、実質的に正方形の形状を有している。その他の典型的な実施例においては、ピクセルの形状は、矩形又はその他の好適な形状であっても良い。それぞれのピクセルの寸法は、約１ｍｍ×約１ｍｍである。金属トレースの幅は、実質的に均一であって、約０．１２ｍｍである。その他の実施例においては、ピクセルの寸法及び／又は金属トレースの幅は、異なったものであっても良い。例えば、その他の典型的な実施例においては、それぞれのピクセルの寸法は、約０．５ｍｍ×約０．５ｍｍで有り得る。
図５Ｂから、ＣＺＴ検出器１０２の厚さは、約４ｍｍ〜約５ｍｍの間であることがわかる。その他の実施例においては、厚さは、５ｍｍ超、又は４ｍｍ未満で有り得る。図５Ａからわかるように、ＣＺＴ検出器１０２は、ピクセル化領域を取り囲み、且つ、ピクセルのいずれによっても占有されていない周辺部１５２を具備している。周辺部１５２に起因し、ＣＺＴ検出器１０２の幅と長さは、それぞれ、略１７ｍｍである。又、周辺部は、周辺部１５８として、背面上にも示されている。その他の実施例においては、このような周辺部は、存在しなくてもよく、或いは、幅が非常に狭いものであってもよい。
図５Ｃ及び図５Ｅに示されているように、ＣＺＴ検出器の背面は、その上部に金属トレースのネットワーク１５４を形成している。ダイの背面上にアレイ構造が実装されている。ピクセル間のピッチは、約１ｍｍである。ピクセルのそれぞれは、金属トレース１５４によって取り囲まれている。金属トレース１５４は、互いに相互接続され、背面電極１５４を形成している。背面電極上の金属トレースの幅は、図示の典型的な実施例においては、約０．３０ｍｍである。その他の実施例においては、金属トレースの幅は、異なるものであっても良い。動作の際には、背面電極は、例えば、約−１０ボルト〜約−３００ボルトの間の電圧によってバイアスされる。特定の典型的な実施例においては、電圧バイアスは、約−１５ボルトである。
それぞれのピクセルの略中心には、その上部に陽極（ピクセル電極）１５６が形成されている。陽極１５６は、その形状が実質的に円形であり、略０．１０ｍｍの直径を具備している。陽極１５６は、略０ボルトの電圧によってバイアスされており、これは、実質的に接地である。その他の実施例においては、陽極に印加される電圧は、０ボルトとは異なるものであっても良い。適切な電圧によって、入口ウィンドウ電極１５０、背面電極１５４、及び陽極１５６をバイアスすることにより、ＣＺＴ検出器１０２上のそれぞれのピクセルごとに、ドリフト構造が生成される。
次に、図６を参照すれば、ＡＳＩＣチップ１２０は、ＡＳＩＣチップ１２２と協働して２５６個のピクセルを具備したＣＺＴ検出器をサポートできるように、１２８個のチャネルを含んでいる。図６には、ＡＳＩＣチップ１２０のみが示されているが、ＡＳＩＣチップ１２０及び１２２は、実質的に同一のアーキテクチャを具備している。従って、本明細書においては、ＡＳＩＣチップ１２０に関してのみ説明することとする。
図６から、読み出し用のチャネル２００が並列構成において複数回にわたって反復されていることがわかる。実際に、ＡＳＩＣチップ１２０は、１２８個のチャネル２００を並列に含んでいる。チャネル２００のそれぞれは、ＣＺＴ検出器１０２（又は、ＣＺＴ検出器１０３、３１８（図１０を参照されたい）及び４０２（図１１を参照されたい）の中の１つ）の対応したピクセルから検出信号を受信する入力２０２を具備している。
例えば、ＡＳＩＣチップ１２０は、０．２４μｍのＩＢＭ ６ｓｆ ＣＭＯＳプロセスを使用して製造可能であり、１２８個のパラレルチャネルを具備可能であり（このそれぞれは、１つのピクセルの読み出しチェーンに対応している）、且つ、十分な利得を維持しつつ、可能な最低の雑音及び電力消費によって製造可能である。パルス形状は、最適なカウントレートとベースライン安定性特性を維持するべく二極性のものであっても良いが、パルス形状は、理想的な二極性でなくてもよい。デュアルウィンドウのエネルギービニング（準分光法）が提供されている。例えば、低いビンは、約２０ｋｅＶ〜約７０ｋｅＶのエネルギーを具備可能であり、高いビンは、約７０ｋｅＶ〜約１４０ｋｅＶのエネルギーを具備可能である。その他の実施例におけるＡＳＩＣチップは、異なるエネルギーレベルの光子を検出するべく２つを上回る数（例えば、４つ）のウィンドウビンを具備可能である。
ＡＳＩＣチップ１２０は、ＣＺＴ検出器１０２の対応した数のピクセルから１２８個の入力２０２を受信する。更には、ＡＳＩＣチップ１２０は、較正パルス２１２を受信しており、これは、すべてのチャネル２００に印加されており、例えば、システム較正用の試験入力として使用可能である。
それぞれのチャネル２００は、閾値信号２１４及び２１６をも受信しており、これらは、異なるビン又はウィンドウ内において光子をカウントするべく使用される閾値をプログラムするために使用される。その他の実施例においては、ＰＣＭ検出器１００が追加的な分光情報を提供できるように、３つ以上（例えば、４つ）の閾値が存在可能である。
ＡＳＩＣチップ１２０は、シリアルＤＡＣデータ及びクロック２１８をも受信している。このようなデータを使用することにより、例えば、それぞれのチャネル２００内においてＤＡＣ調節回路のデジタルチューニングを提供可能である。ＡＳＩＣチップ１２０は、クロック及び制御信号２２０をも受信している。例えば、制御信号は、リセット及び／又はスタート信号を包含可能である。
ＡＳＩＣチップ１２０は、例えば、ＰＣＢ１１２からの接点１０９を通じて、自身の動作のための電力２０６をも取得している。又、ＡＳＩＣチップ１２０は、バイアス及びその他制御装置２１０において、アナログバイアス２０８をも取得しており、このバイアス及びその他制御装置が、アナログバイアス２２２をＡＳＩＣチップ１２０のチャネル２００に供給している。チャネル固有のデジタル的にプログラム可能な閾値微調整ＤＡＣを除いて、チャネル内のすべてのその他のアナログ機能のバイアスは、単一のバイアス「生成器」ユニット２１０によって生成されており、これは、（ＤＡＣのレンジのバイアスを含む）すべてのチャネルに共通である。
バイアス生成器ユニット２１０は、外部接続を介してバイアスされており（すなわち、外部バイアス２０８）、この外部バイアスを調節することにより、増幅器／弁別器チェーンのパラメータ（例えば、形状、利得など）が変更される（この場合には、すべてのチャネルを等しく変更可能である）。外部バイアス２０８（これは、電圧及び電流レベルを包含可能である）は外部回路によって供給されている。外部電流バイアスは、実際のチップノードと電源（「ＶＤＤ」）又は接地（「ＧＮＤ」）の間に、選択されたサイズの抵抗器（又は、ポテンショメーター）を接続することにより、簡単に生成可能である。電圧バイアスは、通常のバイアス（設定）が外部のデジタル的にプログラム可能なＤＡＣを通じたものとなる弁別閾値レベルを含んでいる。
例えば、次の表は、ＡＳＩＣチップ１２０の主要な設計パラメータを示している。当然のことながら、その他の実施例においては、設計パラメータは、異なるものであっても良い。
Figure 2007524234
＊ｋｅＶを単位とする閾値スプレッドは、ＡＳＩＣに関しては本質的に重要ではないが、センサが装着されている際には、ＣＺＴ内の予想されるピクセル間利得変動に起因し、増大することになる。
次に、図７を参照すれば、チャネル２００は、入力信号２０２を受信する前置増幅器２３４を含んでいる。前置増幅器２３４は、例えば、電荷感応型前置増幅器である。前置増幅器２３４の出力は、整形器２３６に供給されており、これは、整形器／利得段である。チャネル２００の回路には、アナログバイアス２２２も印加されている。整形器２３６の出力は、弁別器のペア２４２及び２４４に供給されている。
弁別器２４２及び２４４は、それぞれ、弁別器微調整ＤＡＣ２３８及び２４０にも結合されている。それぞれ、５ビットＤＡＣで有り得る閾値信号２１６及び２１４を使用することにより、弁別器微調整ＤＡＣ２３８及び２４０は、個々の弁別器２４２及び２４４の閾値レベルを個別に微調整する。弁別器微調整ＤＡＣ２３８及び２４０は、シリアルシフトレジスタを通じてプログラム可能である（即ち、図示の典型的な実施例においては、すべてのＤＡＣレジスタがシリアルデイジーチェーンとしてリンクされている）。
図示の典型的な実施例においては、閾値信号２１４及び２１６を調節可能である。弁別器２４２及び２４４の出力は、それぞれ、単安定「ワンショット」装置２４６及び２４８に結合されている。それぞれの単安定ワンショット装置は、クロック整形及びウィンドウカウントロジック用に使用されている。
単安定ワンショット装置２４６及び２４８の出力は、処理してカウンタ２３０及び２３２にそれぞれ出力するべく、ウィンドウロジック２５０に供給されている。カウンタ２３０は、相対的に高いエネルギーの光子をカウントするためのハイカウンタであり、カウンタ２３２は、相対的に低いエネルギーの光子をカウントするローカウンタである。カウンタ２３０及び２３２の出力のそれぞれは、図６の１６ビットシーケンシャルマルチプレクサ２０４に供給される１６ビット値である。ＡＳＩＣチップの読み出し（即ち、カウンタの内容のダンピング）は、１６ビットシーケンシャルマルチプレクサ２０４を使用して固定した順序（例えば、最上位から最下位）で順番にそれぞれのチャネルカウンタを読み取ることによって実行される（この場合には、カウンタのすべての１６ビットが、それぞれのチャネルごとに、完全にパラレルに読み出される）。その他の実施例においては、カウンタビットの数は異なるものであってよく、従って、シーケンシャルマルチプレクサを使用して異なる数のビットを読み取り可能である。
次に、図８を参照すれば、それぞれのチャネルごとに、弁別器微調整ＤＡＣ２３８は、チップ−グローバル弁別閾値ラインの１つと所与のチャネルの弁別器２４２の対応した閾値入力の間に装着された５ビットＤＡＣ２６２を含んでいる。これは、プロセスパラメータ変動によって生じるチャネル閾値変動に対してチャネルを較正するべく行われている。図８には示されていないが、弁別器微調整ＤＡＣ２４０は、弁別器微調整ＤＡＣ２３８と実質的に同一の構造を具備している。
弁別器微調整ＤＡＣ２３８は、５ビットシフトレジスタ２６０をも含んでおり、これは、以前のチャネルから１ビットを受信し、１ビットを次のチャネルに送信する。（個々の）ＤＡＣ２６２の電圧調節は、抵抗器２６４を通じて流れるＤＣバイアス電流（Ｉｏｕｔ）を選択し、その両端に電圧を生成することにより、実現される。電流Ｉｏｕｔを生成するべく、ＤＡＣ２６２は、Ｉｄａｃバイアス電流を取得している。グローバル閾値レベル（ＤＡＣ＿ＶＴＨ）に加えて、ＤＡＣ２６２は、次の２つのプログラミング選択肢の少なくとも１つを具備している。
第１に、ＤＡＣ調節レンジを調節可能である。ＤＡＣ調節レンジは、すべてのチャネルに共通であり、アナログバイアスを調節することによって外部から設定する。第２に、レンジ内のＤＡＣ値は、それぞれのＤＡＣに装着されているメモリに対して５ビットのデジタルワードを連続的にダウンロードすることにより、それぞれのチャネルごとに個別に選択可能である。
次に、図９を参照すれば、本発明の更に別の典型的な実施例における１２×１２（＝１４４）の２Ｄ増幅器／カウンタマトリックス３１１を具備したＡＳＩＣチップ３０６の底面図が示されている。２Ｄ増幅器／カウンタマトリックス３１１は、対応したＣＺＴピクセルマトリックスのミラーであるが、両面ＢＧＡパッケージの内部にフィットするように、相対的に小さな外部寸法を実現するべく相対的に小さなピクセルサイズを有している。従って、１２×１２増幅器／カウンタマトリックス３１１は、図示を容易にするべく示されており、ＡＳＩＣチップは、ＣＺＴピクセルマトリックス内のピクセルの数（例えば、２５６、１０２４など）に対応するように、１４４を上回る数の増幅器／カウンタ回路を具備可能である。
ＡＳＩＣチップ３０６は、例えば、両面ＢＧＡ上の電気パッドに対して２Ｄ増幅器／カウンタマトリックス３１１をバンプボンディングするのに使用されるパッド３０７を、その底面上に形成している。ＡＳＩＣチップ３０６の外側周辺部３１３におけるパッド３０８は、図１０を参照して説明するように、フリップチップ装着法を使用してバンプボンディングによって外部接続を実行するべく予約されている。
次に、図１０を参照すれば、本発明の更に別の典型的な実施例におけるＰＣＭ検出器３００は、ピクセル化ＣＺＴ検出器３１８を含んでいる。ＣＺＴ検出器３１８は、ＣＺＴ検出器１０２又はＣＺＴ検出器１０３の構造に類似した構造を具備可能である。図示のように、ＣＺＴ検出器３１８は、図示を容易にするべく、１２×１２（＝１４４）個のピクセルを具備しており、この場合に、それぞれのピクセルは、約０．５ｍｍ×約０．５ｍｍの寸法を具備している。実際には、ＣＺＴ検出器は、３２×３２（＝１０２４）個のピクセルを具備可能であり、このそれぞれは、約０．５ｍｍ×約０．５ｍｍの寸法を具備している。更にその他の実施例においては、ピクセルの数とその寸法は、異なるものであっても良い。
ＣＺＴ検出器３１８のピクセルは、セラミックビアボード３１６のビアを通じて両面ＢＧＡ３０１のはんだボール３１２に電気的に結合されている。両面ＢＧＡ３０１は、ＣＺＴ検出器３１８の１４４個のピクセルに対応するべく、１４４個のはんだボール３１２を具備している。当然のことながら、ＣＺＴ検出器が１０２４個のピクセルを具備している場合には、１０２４個のはんだボールが使用されることになろう。ビアは、ＣＺＴ検出器のピクセルからはんだボールに電気検出信号を搬送するべく導電性材料によって充填されている。導電性ポリマー３１４を使用してセラミックビアボード３１６をＣＺＴ検出器３１８に装着している。
両面ＢＧＡ３０１内に埋め込まれている内部配線３２０を使用することにより、電気パッド３２２に電気検出信号を搬送しており、この電気パッドは、フリップチップ装着法を使用してＣＺＴ検出器３１８をＡＳＩＣチップ３０６と電気的に結合するフリップチップバンプ３０７とのインターフェイスに使用されている。
ＡＳＩＣチップ３０６は、ＡＳＩＣチップ３０６の空洞３０３内に取り付けられている。図示のように、ＡＳＩＣチップ３０６は、ＣＺＴ検出器３１８の１４４個のピクセルのそれぞれに対して読み出し回路を提供するべく、１４４個のチャネルを具備している。両面ＢＧＡ３０１は、その上部に、Ｉ／Ｏインターフェイス及び電源用のいくつかの外部接続接点３０２をも形成している。ＡＳＩＣチップは、ＡＳＩＣチップ３０６の外側周辺部３１３上のバンプパッド３０８を使用して外部接続接点３０２にもフリップチップボンディングされている。状況に応じて、ＡＳＩＣチップ３０６上の粘着塊（ｇｌｏｂ）、プラスチック、又はその他の適切な材料３０４によって空洞３０３を充填することにより、ＡＳＩＣチップ３０６を保護可能である。
次に、図１１を参照すれば、本発明の更に別の典型的な実施例におけるＰＣＭ検出器４００は、ＣＺＴ検出器４０２を含んでおり、これは、放射線（例えば、Ｘ線）のピクセル化検出用に、例えば、１６×１６個のピクセルを具備可能である。ＣＺＴ検出器４０２は、例えば、図１及び図４Ａ〜図４ＥのＣＺＴ検出器１０２と実質的に同一であってもよく、或いは、本明細書に記述されているその他の適切なＣＺＴ検出器であってもよい。一例として、ＣＺＴ検出器４０２は、図５Ａ〜図５ＥのＣＺＴ検出器１０３と同一であってもよく、或いは、この代わりに、約０．５ｍｍ×約０．５ｍｍの寸法を具備するピクセルを具備した図１０のＣＺＴ検出器３１８の構成及び動作特性に類似した又はこれと実質的に同一の構成及び動作特性を具備していてもよい。
ＣＺＴ検出器４０２のそれぞれのピクセルは、異なるピッチを具備した両面ＢＧＡ４３０及びＣＺＴ検出器４０２の相互結合を実現するピッチアダプタボード４２０を通じて、両面ＢＧＡ４３０のはんだボール（受信電極）４５２の中の対応したものに結合されている。例えば、ピッチアダプタボード４２０は、セラミックから製造されたＰＣＢであっても良い。ＣＺＴ検出器４０２は、ＣＺＴ検出器４０２を、ピクセルごとに、ピッチアダプタボード４２０の１つ面（即ち、図１１に示されている底面）上の端子４２２に結合するための複数のＣＺＴ電極４０４を具備している。ＣＺＴ電極４０４は、例えば、導電性エポキシやその他の適切な材料から形成可能である。
端子４２２は、ピッチアダプタボード４２０内に埋め込まれているＰＣＢリード４２３を介してピッチアダプタボード４２０のもう１つの面（即ち、図１１に示されている上面）上の端子４２４に接続されている。ＰＣＢリード４２３は、元々ピッチアダプタボード４２０を切断することなしには見えないため、破線によって示されている。ピッチアダプタボード４２０の端子４２４は、両面ＢＧＡ４３０の底面（図１１に示されている）上に形成されているはんだボール４５２にピクセルごとに結合されている。両面ＢＧＡ４３０は、ＰＣＢ４１０（これは、セラミックから製造可能なマザーボードである）と接続するべく、その上面（図１１に示されている）上に形成されているはんだボール４３２の列をも具備している。両面ＢＧＡ４３０の上面上に形成されているはんだボールの列については、図１２を参照して後述する。ＰＣＢ４１０は、それとの間に電気接続を形成するべく、はんだボール４３２に結合する端子４１２を具備している。図１２、図１３Ａ、及び図１３Ｂを参照して後述するように、両面ＢＧＡ４３０は、その内部に取り付けられている１つ又は複数のＡＳＩＣを具備している。これらのＡＳＩＣは、ＣＺＴ検出器４０２のそれぞれのピクセルごとに、読み出し回路を含むチャネルを含んでいる。
次に、図１２を参照すれば、両面ＢＧＡ４３０は、その内部に取り付けられたＡＳＩＣチップ４４０及び４４２のペアを有している。一例として、両面ＢＧＡ４３０は、約１６ｍｍ×約１６ｍｍの寸法と、約２ｍｍの高さを具備可能である。両面ＢＧＡの寸法は、その他の実施例においては異なるものであっても良いが、それらは、一般に、水平又は垂直方向において１６ｍｍを超過するべきではない。高さは重要ではないが、底面上のリードとの間に形成される静電容量を低減可能である場合には、より厚いパッケージが、より好適であろう
両面ＢＧＡ４３０は、その内側の周辺部に、ターミナルリムが水平方向においてシングルレベル４３３を具備する、ターミナルリム構造を具備しており、このターミナルリム構造は、レベル４３３に加えて、第２レベルのターミナルリム４３１が提供されている、デュアルレベルを具備している。この結果、リードを互い違いに配置可能であり、約１２０μｍ／２（＝６０μｍ）のピッチを実現可能である。
更に詳しくは、水平方向において、リード４３８（即ち、ボンディングパッド）は、ＡＳＩＣチップ４４０、４４２を、ワイヤ４３９を介して両面ＢＧＡ４３０のはんだボール４３２に電気的に結合するべく、シングルレベルのターミナルリム４３３上に形成されている。更には、垂直方向において、リード４３６は、ＡＳＩＣチップ４４０、４４２を、ワイヤ４３７を介して両面ＢＧＡ４３０のはんだボール４５２に電気的に結合するべく、第１レベル（これは、水平方向における単一レベルと同一のレベルである）のターミナルリム４３３上に形成されており、リード４３４は、ＡＳＩＣチップ４４０、４４２をワイヤ４３５を介して両面ＢＧＡ４３０のはんだボール４５２に電気的に結合するべく、第２レベルのターミナルリム４３１上に形成されている。
シングルレベルのターミナルリム４３３のみを具備した水平側上において、リード４３８とＡＳＩＣチップ４４０、４４２の間に結合されているワイヤ４３９は、例えば、約１２０μｍの規則的なピッチを具備している。しかしながら、デュアルレベルのターミナルリム（即ち、第１レベルのターミナルリム４３３及び第２レベルのターミナルリム４３１）を具備した垂直側上においては、配線リード４３６及び４３４は、シングルレベルのターミナルリムを使用した場合と比べて２倍のリードを配置できるように、互い違いに配置されている。一例として、両面ＢＧＡの互い違いに配置されている側上のリード／ワイヤのピッチは、約６０μｍであっても良い。
ＡＳＩＣチップ４４０及び４４２内に実装されている読み出し回路（これは、ＣＯＭＳ技術に基づいている）により、アレイ内のそれぞれのピクセルごとに、電荷感応型前置増幅器、整形増幅器、マルチエネルギーレベル弁別器、及びデジタルイベントカウンタの中の１つ又は複数のものを配置可能であり、これらは、いずれも、ＣＺＴ検出器４０２内のそれぞれのピクセルの幾何学的領域を下回る又はこれに等しい領域内に位置している。検出器システムのそれぞれのピクセル内に、検出器と光子カウント電子回路を内蔵することにより、臨床アプリケーションに代表される高いレートの光子を処理可能である。ＡＳＩＣチップ４４０及び４４２内の読み出し回路は、例えば、図２のＡＳＩＣチップ１２０及び１２２内の読み出し回路と実質的に同一のものであっても良い。
ＡＳＩＣチップ４４０及び４４２のそれぞれは、２つのＡＳＩＣチップが協働して、図１１のＣＺＴ検出器４０２の２５６（即ち、１６×１６）個のピクセルのそれぞれに読み出し回路を提供できるように、読み出し回路の１２８個のチャネルをその上部に形成している。その他の実施例においては、読み出し回路のすべての２５６個のチャネルを単一のＡＳＩＣチップ上に形成可能である。更にその他の実施例においては、異なる数のピクセル（例えば、１０２４個のピクセル）を具備したＣＺＴ及び／又はその他のＰＣＭ検出器材料に対応するべく、１つ又は複数のＡＳＩＣチップ上に異なる数のチャネルを形成可能である。
一例として、典型的な実施例における両面ＢＧＡ４３０の寸法は、約１６ｍｍ×約１６ｍｍであっても良い。又、ＡＳＩＣチップのそれぞれは、幅が約５ｍｍであり、長さが約８ｍｍであってよく、両面ＢＧＡ４３０上に幅方向に並べて取り付け可能であり、この結果、その間のスペースを含むＡＳＩＣチップによって占有される領域の合計幅は、約１０ｍｍをわずかに上回っている。その他の実施例においては、両面ＢＧＡ及び／又はＡＳＩＣチップは、異なる寸法を具備可能である。
次に、図１３Ａを参照すれば、ＡＳＩＣチップ４４０及び４４２が両面ＢＧＡ４３０内に取り付けられている。図１２のラインＦ−Ｆに沿ったこの断面からわかるように、両面ＢＧＡ４３０は、垂直方向において、第１及び第２レベルのリム４３３及び４３１を含む２レベルのターミナルリムを具備している。ＡＳＩＣチップ４４０及び４４２は、第１レベルのターミナルリム４３３上のワイヤ４３７及び配線リード４３６と第２レベルのターミナルリム４３１上のワイヤ４３５及び配線リード４３４を介して、両面ＢＧＡ４５２の底面上のはんだボール４５２に電気的に結合されている。この結果、はんだボール４５２は、例えば、ワイヤボンディング法を使用して形成可能なワイヤ４３５、４３７とリード４３４、４３６を介して、ＡＳＩＣチップ４４０、４４２上の読み出し回路に電気的に結合されている。尚、第２レベルのターミナルリム４３１上に取り付けられている配線リード４３４とワイヤ４３５は、配線リード４３４及び４３６の互い違いに配置されている特性に起因し、図１３Ａの断面には示されていないことに留意されたい。
次に、図１３Ｂを参照すれば、ラインＧ−Ｇに沿って取得された断面図は、ＡＳＩＣチップ４４０のみを示している。但し、ＡＳＩＣチップ４４２は、ＡＳＩＣチップ４４０と実質的に同一の方式で結合されていることに留意されたい。ＡＳＩＣチップ４４０は、水平方向において両面ＢＧＡ４３０の内部エッジに沿って形成されたシングルレベルのターミナルリム４３３上に取り付けられているワイヤ４３９及び配線リード４３８を通じて、両面ＢＧＡ４３０の上面上のはんだボール４３２に接続されている。ワイヤ４３９は、例えば、ワイヤボンディング法を使用して形成されている。はんだボール４５２を使用してＣＺＴ検出器とインターフェイスしているため、両面ＢＧＡ４３０の上面上に提供されているはんだボール４３２を使用して、ＡＳＩＣチップ４４０、４４２を結合することにより、ＡＳＩＣ４４０及び４４２と、例えば、ＰＣＢ４１０上の外部インターフェイス（Ｉ／Ｏ、電力など）の間において信号を搬送する。
図１３Ａ及び図１３Ｂから、ＡＳＩＣチップ４４０及び４４２が取り付けられている両面ＢＧＡ４３０の空洞は、充填材料４５０によって充填されていることがわかる。充填材料４５０は、例えば、粘着塊（ｇｌｏｂ）、プラスチック、又はその他の適切な材料を包含可能である。
当業者であれば、その精神及び本質的な特性を逸脱することなしに、その他の形態において本発明を実施可能であることを理解するであろう。従って、以上の説明は、すべての側面において例示を目的としたものであり、制限を意図したものではない。本発明の範囲は、添付の請求項によって示されており、その等価物の意味及び範囲に属するあらゆる変更が、これに包含されることを意図している。
例えば、ＣＺＴ検出器に基づいた特定の典型的な実施例を参照して本発明について説明したが、その他の実施例においては、多結晶形態及び／又は結晶形態におけるガリウム砒素（ＧａＡｓ）、カドミウムテルライド（ＣｄＴｅ）、ヨウ素酸水銀（ＨｇＩ２）、又はこれらに類似したものなどのその他の適切な半導体材料を検出器材料として使用可能である。又、本発明は、Ｘ線の検出に限定されるものではなく、本発明の原理は、α線、β線、γ線、及びこれらに類似したものを含む（但し、これらに限定されない）任意の放射線の検出に広く適用可能である。
本発明の典型的な実施例におけるＰＣＭ検出器の概略図である。 図１のＰＣＭ検出器の両面ボールグリッドアレイの上面図である。 ラインＡ−Ａに沿って取得された図２の両面ボールグリッドアレイの断面図である。 ラインＢ−Ｂに沿って取得された図２の両面ボールグリッドアレイの断面図である。 本発明の典型的な実施例におけるＣＺＴ検出器の上面図、側面図、底面図を示している。 本発明の別の典型的な実施例におけるＣＺＴ検出器の上面図、側面図、及び底面図を示している。 ＡＳＩＣ上に実装された１２８個のチャネルを具備した読み出し回路の回路図である。 図６の読み出し回路のチャネルの中の１つの回路図である。 図７の調節可能なデジタル／アナログコンバータ（ＤＡＣ）の回路図である。 本発明の更に別の典型的な実施例におけるＡＳＩＣチップの底面図である。 本発明の更に別の典型的な実施例におけるＰＣＭ検出器の断面図であり、図９のＡＳＩＣチップをラインＥ−Ｅに沿って取得した断面において示している。 本発明の更に別の典型的な実施例におけるＰＣＭ検出器の多少概略的な図である。 図１１のＰＣＭ検出器内の両面ボールグリッドアレイの上面図である。 それぞれ、ラインＦ−Ｆ及びＧ−Ｇに沿って取得された図１２の両面ボールグリッドアレイの断面図である。

Claims (33)

  1. 複数のピクセルを具備した検出器であって、前記ピクセルのそれぞれは、放射線を検出する、検出器と、
    第１面上に形成された複数のはんだボールと第２面上に形成された複数の電気接点を具備したボールグリッドアレイ（ＢＧＡ）パッケージであって、空洞を具備するＢＧＡパッケージと、
    前記ＢＧＡパッケージの前記空洞内に取り付けられた少なくとも１つの集積回路（ＩＣ）チップであって、複数の読み出しチャネルを具備しており、前記読み出しチャネルのそれぞれは、前記ピクセルの中の対応したものによって検出された前記放射線に対応した電気信号を受信するべく、前記はんだボールの中の対応したものを介して前記ピクセルの中の対応したものに結合されている、少なくとも１つのＩＣと、
    を有する放射線検出器。
  2. 前記検出器は、カドミウム亜鉛テルライド（ＣＺＴ）材料を有する請求項１記載の放射線検出器。
  3. 前記ＢＧＡは、前記空洞の周辺部にターミナルリムを具備しており、前記ターミナルリムは、その上部に取り付けられた複数の第１リードを具備した第１レベルのターミナルリムと、その上部に取り付けられた複数の第２リードを具備した第２レベルのターミナルリムと、を含み、前記第１リード及び前記第２リードは、前記第１リードが前記第２リードとアライメントしないように、互い違いに配置されている請求項１記載の放射線検出器。
  4. 前記検出器は、そのピクセルを前記ＢＧＡパッケージの前記はんだボールに結合するべく使用される複数の電極をその上部に形成している請求項１記載の放射線検出器。
  5. 前記電極のそれぞれは、導電性エポキシを有する請求項４記載の放射線検出器。
  6. 前記検出器の前記ピクセルは、インターフェイスボードを介して前記ＢＧＡパッケージの前記はんだボールと結合している請求項１記載の放射線検出器。
  7. 前記インターフェイスボードは、前記ピクセルを前記はんだボールに電気的に結合するべく貫通形成された複数のビアホールを具備したセラミック又はグラスファイバボードを有する請求項６記載の放射線検出器。
  8. 前記ピクセルのピッチは、前記はんだボールのピッチと異なっており、前記インターフェイスボードは、異なるピッチを具備した前記検出器及び前記ＢＧＡパッケージの間をインターフェイスするアダプタボードを有する請求項６記載の放射線検出器。
  9. 前記放射線検出器は、前記ピクセルのそれぞれにおいて検出された個々の光子をカウントする能力を有する光子カウントモードの検出器である請求項１記載の放射線検出器。
  10. 前記検出器は、前記検出器内において検出された放射線によって生成される自由電荷のドリフト時間よりも高速の検出放射線に対応した信号の取得を実現する小ピクセル効果を提供する請求項１記載の放射線検出器。
  11. 前記検出器は、応答時間を改善するべく、それぞれの前記ピクセル内にドリフト構造を含む請求項１記載の放射線検出器。
  12. 前記ドリフト構造は、前記ピクセルのそれぞれの周辺部に形成された金属トレースを含む請求項１１記載の放射線検出器。
  13. 前記第２面上に形成されている前記複数の電気接点は、複数のはんだボールを含む請求項１記載の放射線検出器。
  14. 前記第２面上に形成されている前記複数の電気接点は、電気接点の少なくとも１つの列を含む請求項１記載の放射線検出器。
  15. 前記読み出しチャネルのそれぞれは、電荷感応型前置増幅器、整形増幅器、エネルギーレベル弁別器、及びデジタルイベントカウンタの中から選択された１つ又は複数のものを含む請求項１記載の放射線検出器。
  16. 前記ＢＧＡパッケージの前記第２面上の前記電気接点を使用することにより、外部装置との入出力及び電力インターフェイスためにＰＣＢとインターフェイスする請求項１記載の放射線検出器。
  17. 前記少なくとも１つのＩＣチップが前記空洞内に取り付けられた後に、前記空洞内に適用される粘着塊（ｇｌｏｂ）を更に有する請求項１記載の放射線検出器。
  18. 前記放射線は、Ｘ線を有し、前記検出器は、前記Ｘ線を前記電気信号に変換する請求項１記載の放射線検出器。
  19. 前記放射線検出器は、特定のエネルギーレベル又は前記検出器の前記ピクセルの少なくとも１つの特定のエネルギーレベルのレンジ内に属するエネルギーレベルを具備した前記放射線の光子をカウントする能力を有する請求項１記載の放射線検出器。
  20. 前記放射線検出器は、少なくとも２つの異なるエネルギーレベル又は少なくとも２つの異なるエネルギーレベルのレンジを具備した前記放射線の光子をカウントする能力を有する請求項１記載の放射線検出器。
  21. 複数のピクセルを具備した検出器と、１つの面上に形成された複数のはんだボールともう１つの面上に形成された複数の電気接点を具備したボールグリッドアレイ（ＢＧＡ）パッケージと、複数の読み出しチャネルを具備し、前記ＢＧＡパッケージの空洞内に取り付けられた少なくとも１つの集積回路（ＩＣ）チップと、を有する放射線検出器における放射線検出及び処理方法において、
    前記検出器の前記ピクセルのそれぞれにおいて放射線を検出する段階と、
    前記放射線に応答し、前記読み出しチャネル内において電気信号を誘発する段階と、
    前記はんだボールを介して前記ピクセルと前記少なくとも１つのＩＣチップの前記読み出しチャネル間に電気接続を提供する段階であって、前記読み出しチャネルのそれぞれは、前記ピクセルの中の１つに対応した前記電気信号を処理する、段階と、
    前記ピクセル内において検出された前記放射線に関する情報を前記電気接点を通じてＰＣＢに提供する段階と、
    を有する方法。
  22. 前記検出器の前記ピクセルは、インターフェイスボードを介して前記ＢＧＡパッケージの前記はんだボールと電気的に結合されている請求項２１記載の方法。
  23. 前記インターフェイスボードは、前記ピクセルを前記はんだボールに電気的に結合するべく貫通形成された複数のビアホールを具備したセラミック又はグラスファイバボードを有する請求項２２記載の放射線検出器。
  24. 前記ピクセルのピッチは、前記はんだボールのピッチと異なっており、前記インターフェイスボードは、異なるピッチを具備した前記検出器及び前記ＢＧＡパッケージの間をインターフェイスするアダプタボードを有する請求項２２記載の放射線検出器。
  25. 前記読み出しチャネルのそれぞれによる処理段階は、前記検出器によって提供される前記電気信号の事前増幅段階、成形段階、マルチエネルギーレベル弁別段階、及びイベントカウント段階の中から選択された１つ又は複数の段階を含む請求項２１記載の方法。
  26. 前記放射線検出器は、個々の光子が検出及びカウントされる光子カウントモードにおいて動作する請求項２１記載の方法。
  27. 光子を検出及びカウントする光子カウントモード（ＰＣＭ）検出器において、
    複数のピクセルを具備した検出器であって、前記光子をカウントする速度が小ピクセル効果を通じて改善されている検出器と、
    それぞれが１つ又は複数の読み出しチャネルを具備した少なくとも１つの集積回路（ＩＣ）チップであって、前記読み出しチャネルのそれぞれは、前記ピクセルの中の対応したものに結合している、少なくとも１つのＩＣチップと、
    前記少なくとも１つのＩＣチップを取り付けるためのチップパッケージであって、前記少なくとも１つのＩＣチップを前記ピクセルに電気的に結合する複数の電気接点を含むチップパッケージと、
    を有するＰＣＭ検出器。
  28. 前記小ピクセル効果は、前記検出器内において検出された放射線によって生成される自由電荷のドリフト時間よりも高速の検出信号の取得を実現する請求項２７記載のＰＣＭ検出器。
  29. 前記検出器は、ピクセル化カドミウム亜鉛テルライド（ＣＺＴ）検出器を有する請求項２７記載のＰＣＭ検出器。
  30. 前記検出器は、応答時間を改善するべく、それぞれの前記ピクセル内にドリフト構造を含む請求項２７記載のＰＣＭ検出器。
  31. 前記ドリフト構造は、前記ピクセルのそれぞれの周辺部の周りに形成された金属トレースを含む請求項３０記載のＰＣＭ検出器。
  32. 前記チップパッケージは、第１面上に前記電気接点として複数のはんだボールを具備すると共に、前記少なくとも１つのＩＣチップをＰＣＢに電気的に結合する前記第１面とは反対の第２面上に形成された複数の電気接点を具備する両面ボールグリッドアレイ（ＢＧＡ）を有する請求項２７記載のＰＣＭ検出器。
  33. 前記第２面上に形成されている前記複数の電気接点は、複数のはんだボールを有する請求項３２記載のＰＣＭ検出器。
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