JP2004015017A - マルチチップモジュールおよびその製造方法 - Google Patents

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chip
circuit chips
substrate
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Koji Goto
後藤　宏二
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Renesas Technology Corp
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Abstract

【課題】マルチチップモジュールにおいて、温度の変化に対して信頼性を向上させる。
【解決手段】例えば２個の集積回路チップ２４，２４が、それぞれの上面が同一平面内に位置するように基板２１上に配置され、集積回路チップ２４，２４と同等の熱膨張率を有するスペーサ２５が集積回路チップ２４，２４の間に配置され、配線２６がスペーサ２５の上にリソグラフィ技術によって形成されている。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、少なくとも複数の集積回路チップ間の配線がリソグラフィ技術によって形成されて成るマルチチップモジュールおよびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、この種のマルチチップモジュールおよびその製造方法は、例えば特開平８−６２６０４号公報、特開２００１−３５９９３号公報などに開示されている。そして、これらの公報に記載されているマルチチップモジュールの配線は、フォトレジスト塗り、フォトマスク合せ、露光、現像、エッチング、フォトレジスト除去などを含むリソグラフィ技術によって形成されている。
【０００３】
図１５は特開平８−１６２６０４号公報に開示されている従来のマルチチップモジュールの断面図であり、図において、１はシリコンから成る構造基板、２は基板１の上面に塗布されたポリイミド（またはスピンオンガラスなど）の平坦化材、３は平坦化材２に埋め込まれた複数のＩＣチップ、４はＩＣチップ３の表面側、５はＩＣチップ３の表面側４に塗布されたポリイミド（またはスピンオンガラスなど）から成る層間膜、６はリソグラフィ技術によって形成されたチップ配線取出し部、７はリソグラフィ技術によって加工されたアルミニウム配線、８はポリイミド（またはスピンオンガラスなど）から成る保護膜である。
【０００４】
図１６は特開２００１−３５９９３号公報に開示されているマルチチップモジュールの断面図であり、図において、１１は図示しないリードフレームの中央に位置するアイランド、１２はアイランド１１の表面にそれぞれ接着されたＤＲＡＭチップおよびロジック回路チップ、１３はチップ１２の全面に形成されたポリイミド（またはスピンオンガラスなど）の層間絶縁膜、１４は層間絶縁膜１３にリソグラフィ工程によって形成された接続孔、１５は接続孔１４にそれぞれ埋め込まれたＷプラグ、１６は内側のＷプラグ１５に接続されたＡｌから成るチップ間配線、１７は外側のＷプラグ１５に接続されたＡｌから成るボンディングパッド、１８はチップ間配線１６とボンディングパッド１７の全面に形成されたパッシベーション膜である。
【０００５】
【発明が解決しようとする課題】
従来のマルチチップモジュールは以上のように構成されているとともに、−４０〜＋１００℃という過酷な温度の変化に対応できるように構成されている。ところが、チップ３，１２とポリイミド（またはスピンオンガラスなど）が接しているので、それらの熱膨張率の差に基づいてチップ３，１２とポリイミド（またはスピンオンガラスなど）との間に歪が発生し、最悪の場合にはチップ３，１２や配線７，１６が破損することが考えられる。
【０００６】
また、従来のマルチチップモジュールでは、複数のチップ３が基板１の上に水平方向に並べられ、あるいは複数のチップ１２がアイランド１１の上に水平方向に並べられているので、基板１に対する複数のチップ３の水平方向に占める容積、あるいはアイランド１１に対する複数のチップ１２の水平方向に占める容積が多くなり、基板１に対する複数のチップ３の実装面積、あるいはアイランド１１に対する複数のチップ１２の実装面積が多くなるという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、温度の変化に対して信頼性を向上させることができるマルチチップモジュールおよびその製造方法を得ることを目的とする。
また、この発明は基板に対する実装面積を減少させることができるマルチチップモジュールを得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るマルチチップモジュールは、集積回路チップと同等の熱膨張率を有する材料が集積回路チップ間に配置され、配線が材料の上に形成されていることを特徴とするものである。
【０００９】
この発明に係るマルチチップモジュールは、材料の上面が同一平面内に位置することを特徴とするものである。
【００１０】
この発明に係るマルチチップモジュールは、材料と集積回路チップの間に隙間が存在しないことを特徴とするものである。
【００１１】
この発明に係るマルチチップモジュールは、材料が集積回路チップとは別体であることを特徴とするものである。
【００１２】
この発明に係るマルチチップモジュールは、材料が集積回路チップの一部であることを特徴とするものである。
【００１３】
この発明に係るマルチチップモジュールは、材料が断面矩形のスペーサであることを特徴とするものである。
【００１４】
この発明に係るマルチチップモジュールは、材料が断面三角形のスペーサであることを特徴とするものである。
【００１５】
この発明に係るマルチチップモジュールは、基板に内部配線が備えられているとともに、材料にスルーホールが設けられ、配線と内部配線がスルーホールを利用して接続されていることを特徴とするものである。
【００１６】
この発明に係るマルチチップモジュールは、複数の集積回路チップが基板に対して垂直方向に積層されていることを特徴とするものである。
【００１７】
この発明に係るマルチチップモジュールの製造方法は、集積回路チップと同等の熱膨張率を有する材料が集積回路チップ間に配置される工程と、配線が材料の上に形成される工程とが含まれていることを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるマルチチップモジュールの部分断面図であり、図において、２１はシリコンなどから成る基板、２２は基板２１の内部に設けられた内部配線、２３は基板２１の下面に配置されたボールグリッドアレイ（ＢＧＡ）のバンプ、２４は基板２１の上面に接着された機能の異なる例えば２個の集積回路チップ、２５は集積回路チップ２４，２４の間において基板２１の上面に接着された断面方形のスペーサ（材料）、２６は集積回路チップ２４，２４を電気的に接続するためのアルミニウムなどの微細な配線、２７は内部配線２２と集積回路チップ２４，２４を電気的に接続する金などから成るボンディングワイヤである。なお、配線２６には明示のための斜線を施してある。
【００１９】
集積回路チップ２４，２４とスペーサ２５の厚みは同じとされ、それらの上面は同一平面内に位置付けられている。スペーサ２５の両端面は、それぞれ集積回路チップ２４，２４の端面に当接されている。そして、集積回路チップ２４，２４、スペーサ２５、および配線２６は、図示しないパッシベーション膜などによって保護されている。
【００２０】
ここで、スペーサ２５は集積回路チップ２４，２４と同等の熱膨張率を有する材料から形成されている。そして、配線２６は集積回路製造プロセスやプリント基板製造プロセスと同様なプロセス、つまりリソグラフィ技術によって形成されている。このリソグラフィ技術には、酸化、フォトレジスト塗布、フォトマスク合せ、露光、現像、エッチング、フォトレジスト除去などの工程が含まれている。
【００２１】
次にこのマルチチップモジュールの製造方法について説明する。
図２に示すように、先ず基板２１の上面の所定位置に集積回路チップ２４，２４とスペーサ２５を蜜に並べ、それらの下面を基板２１に接着する。そして、集積回路チップ２４，２４とスペーサ２５の上面に感光性のフォトレジストを塗布し、フォトレジスト膜２８を形成する。
【００２２】
続いて、配線２６のパターンを有する図示しないフォトマスクの位置合せを行い、そのフォトマスクを介して光をフォトレジスト膜２８に照射し、フォトレジスト膜２８に配線２６のパターンを焼き付ける。これにより、フォトレジスト膜２８の感光した部分が変質し、特定の溶剤に溶けなくなる。したがって、フォトレジスト膜２８を現像すると、図３に示すように、感光していない部分が溶けてなくなり、配線２６を形成するための配線用孔２９が現れる。
【００２３】
次に、配線用孔２９に配線２６の材料である例えばアルミニウムを蒸着、メッキなどによって充填し、フォトレジスト膜２８をエッチングによって除去すると、図４に示すように集積回路チップ２４，２４を電気的に接続する微細な配線２６のみが残る。そして、集積回路チップ２４，２４、スペーサ２５、および配線２６を図示しないパッシベーション膜で保護するとともに、内部配線２２と集積回路チップ２４，２４をボンディングワイヤ２７で電気的に接続する。
【００２４】
以上のように、この実施の形態１によれば、集積回路チップ２４，２４の間にそれらと同等の熱膨張率を有するスペーサ２５が配置されているので、温度が変化しても集積回路チップ２４とスペーサ２５の間に歪が発生することはない。したがって、集積回路チップ２４や配線２６が破損することはなく、温度の変化に対して信頼性が向上するなどの効果が得られる。そして、集積回路チップ２４，２４が基板２１に接着された状態の従来のものに対しても、スペーサ２５のみを集積回路チップ２４，２４の間に配置するだけで容易に対応できるという効果が得られる。
【００２５】
また、集積回路チップ２４，２４とスペーサ２５の上面が同一平面内に位置付けられ、スペーサ２５の両端面がそれぞれ集積回路チップ２４，２４の端面に当接されているので、フォトレジストが集積回路チップ２４，２４の間に流れ込むことがない。したがって、フォトレジスト膜２８の表面の平坦化が容易となり、配線２６の精度が向上するなどの効果も得られる。
【００２６】
また、配線２６をリソグラフィ技術によって形成したので、従来のワイヤ配線の場合よりも配線２６の数が著しく増加し、配線２６の負荷容量が低減し、集積回路チップ２４，２４の間を一般的なＩＯ回路の代りにバッファなどの回路で駆動できる。したがって、バッファ回路は集積回路チップ２４の内部素子と同等の回路で構成でき、極めて高度な集積化が可能となる。そして、集積回路チップ２４，２４間の信号の速度が集積回路チップ２４内の信号の速度と同等なレベルまで向上するばかりでなく、ＩＯ回路を使用した場合と比較して消費電力が低減する。
【００２７】
さらに、集積回路チップ２４は個々に製造できるので、１チップ構成の場合よりも歩留まり率が著しく向上し、製造コストが低減する。すなわち、集積回路チップ２４がＤＲＡＭチップ、ロジック回路チップ、アナログ回路チップなどである場合に、ＤＲＡＭチップは高価なプロセスを使用することなく製造でき、ロジック回路チップは最先端の微細化されたプロセスを使用して製造でき、アナログ回路チップは安価で高電圧に耐えることができ旧プロセスを使用して製造できるので、歩留まり、性能などに最適な方法で安価に製造できる。
【００２８】
実施の形態２．
図５はこの発明の実施の形態２によるマルチチップモジュールの部分断面図であり、実施の形態１の断面方形のスペーサ２５の代りに、断面直角三角形の１対のスペーサ（材料）３０，３０が互いに離されて左右対称に配置されている。そして、スペーサ３０，３０と基板２１の上面に配線３１がリソグラフィ技術によって形成され、その他は実施の形態１と同様とされている。
【００２９】
スペーサ３０，３０は実施の形態１のスペーサ２５と同様な材料から形成されている。スペーサ３０の垂直面は集積回路チップ２４の端面に同じ高さで当接され、スペーサ３０の斜面は下方に緩やかに傾斜するように形成されている。そして、配線３１は一方のスペーサ３０の斜面、基板２１の上面、および他方のスペーサ３０の斜面に渡って形成されている。
【００３０】
以上のように、この実施の形態２によれば、スペーサ３０が実施の形態１のスペーサ２５と同様な材料から形成されているので、温度が変化しても集積回路チップ２４とスペーサ３０の間に歪が発生することはない。したがって、集積回路チップ２４や配線２６が破損することはなく、温度の変化に対して信頼性が向上するなどの効果が得られる。また、実施の形態１の場合と同様に、集積回路チップ２４，２４が基板２１に接着された状態の従来のものに対しても、スペーサ３０，３０のみを集積回路チップ２４，２４の間に配置するだけで容易に対応できるという効果が得られる。
【００３１】
実施の形態３．
図６はこの発明の実施の形態３によるマルチチップモジュールの部分断面図であり、実施の形態２の断面方形のスペーサ３０，３０の代りに、それらと同様な形状のスペーサ部（材料）２４ａ，２４ａが、それぞれ集積回路チップ２４，２４にそれらと同様な材料で予め一体に設けられている。そして、スペーサ部２４ａ，２４ａと基板２１の上面に実施の形態２と同様な配線３１がリソグラフィ技術によって形成され、その他は実施の形態２と同様とされている。
【００３２】
以上のように、この実施の形態３によれば、スペーサ部２４ａ，２４ａが集積回路チップ２４，２４に予め一体に設けられているので、温度が変化しても集積回路チップ２４，２４に歪が発生することはなく、実施の形態２と同様な効果が得られる。また、実施の形態２におけるスペーサ２５を配置するための作業が不要となり、実施の形態２の場合よりも生産性が向上するという効果が得られる。
【００３３】
実施の形態４．
図７はこの発明の実施の形態４によるマルチチップモジュールの部分断面図であり、基板２１の左右のほぼ中央に内部配線２２とバンプ２３が設けられているとともに、実施の形態１のスペーサ２５の代りに、そのスペーサ２５と同様な外形でスルーホール３２ａを有するスペーサ３２が配置されている。スルーホール３２ａにはプラグ３３が形成され、このプラグ３３は中央の内部配線２２の上端に接続されている。そして、スペーサ３２の上面には、実施の形態１と同様な配線２６がリソグラフィ技術によって形成され、この配線２６はプラグ３３に電気的に接続されている。
【００３４】
以上のように、この実施の形態４によれば、実施の形態１と同様な効果が得られる上に、スルーホール３２ａを有するスペーサ３２を集積回路チップ２４，２４の間に配置したので、スルーホール３２ａに形成したプラグ３３と基板２１の内部に設けた内部配線２２とを介して配線２６をバンプ２３に接続することが可能となり、通常の集積回路チップ２４，２４のＩＯバッファを含めて配線できるという効果が得られる。
【００３５】
実施の形態５．
図８はこの発明の実施の形態５によるマルチチップモジュールの部分断面図であり、図において、４１は実施の形態１の基板２１と同様な基板、４２は実施の形態１の内部配線２２と同様な内部配線、４３は実施の形態１のバンプ２３と同様なバンプ、４４は基板４１の上面に接着などによって固定された実施の形態１の一方の集積回路チップ２４と同様な第１の集積回路チップ、４５は第１の集積回路チップ４４の上面に形成された絶縁層、４６は絶縁層４５の内部と上面に内部配線４２と接続するようにリソグラフィ技術によって形成された配線、４７は絶縁層４５と配線４６の上面に形成された絶縁層である。
【００３６】
また、４８は絶縁層４７の上面に配置された実施の形態１の他方の集積回路チップ２４と同様な第２の集積回路チップ、４９は第２の集積回路チップ４８の上面に形成された絶縁層、５０は絶縁層４９の内部と上面に下層の配線４６と接続するようにリソグラフィ技術によって形成された配線、５１は絶縁層４９と配線５０の上面に形成された絶縁層である。
【００３７】
そして、５２は絶縁層５１の上面に配置された第１の集積回路チップ４４と第２の集積回路チップ４８とは異なる機能の第３の集積回路チップ、５３は第３の集積回路チップ５２の上面に形成された絶縁層、５４は絶縁層５３の内部と上面に下層の配線５０と接続するようにリソグラフィ技術によって形成された配線、５５は絶縁層５３の上面において配線５４に接続されたパッド、５６は絶縁層５３と配線５４の上面に形成された絶縁層、５７はパッド５５に接続されたボンディングワイヤである。
【００３８】
次にこのマルチチップモジュールの製造方法について説明する。
図９に示すように、基板４１の上面の所定位置に第１の集積回路チップ４４を接着する。次に、図１０に示すように、第１の集積回路チップ４４の上面に絶縁層４５を塗布する。そして、図１１に示すように、絶縁層４５の上に感光性のフォトレジストを塗布し、フォトレジスト膜４５ａを形成する。
【００３９】
続いて、配線４６のパターンを有する図示しないフォトマスクの位置合せを行い、そのフォトマスクを介して光をフォトレジスト膜４５ａに照射し、フォトレジスト膜４５ａに配線４６のパターンを焼き付ける。そして、フォトレジスト膜４５ａを現像すると、図１２に示すように、フォトレジスト膜４５ａの感光していない部分が溶けてなくなり、配線４６を形成するための配線用孔４５ｂが現れる。
【００４０】
その後に、配線用孔４５ｂに配線４６の材料である例えばアルミニウムを蒸着、メッキなどによって充填する。さらに、フォトレジスト膜４５ａをエッチングによって除去すると、図１３に示すように、第１の集積回路チップ４４と内部配線４２を電気的に接続する微細な配線４６のみが残る。そして、図１４に示すように、絶縁層４５と配線４６を絶縁層４７で保護する。
【００４１】
第２の集積回路チップ４８と第３の集積回路チップ５２も、上述と同様なリソグラフィ技術を用いながら実装する。すなわち、絶縁層４７の上面に第２の集積回路チップ４８を接着し、この第２の集積回路チップ４８の上面に絶縁層４９を塗布し、この絶縁層４９の内部と上面に配線５０を形成し、絶縁層４９と配線５０を絶縁層５１で保護する。そして、絶縁層５１の上面に第３の集積回路チップ５２を接着し、この第３の集積回路チップ５２の上面に絶縁層５３を塗布し、この絶縁層５３の内部と上面に配線５４とパッド５５を形成し、絶縁層５３とパッド５５を絶縁層５６で保護し、パッド５５にボンディングワイヤ５７を接続する。
【００４２】
以上のように、この実施の形態５によれば、集積回路チップ４４、４８、５２が基板４１に垂直な方向に実装されているので、集積回路チップ４４、４８、５２の基板４１に対する実装面積が減少し、設計の自由度が向上するという効果が得られる。そして、実施の形態１のスペーサ２５の及ぼす効果を除いて実施の形態１と同様な効果が得られる。
【００４３】
【発明の効果】
以上のように、この発明によれば、集積回路チップと同等の熱膨張率を有する材料が集積回路チップ間に配置され、配線が材料の上に形成されているように構成したので、極めて多数の微細な配線を形成できるという本来の効果が得られる。そのうえに、温度が変化しても集積回路チップと材料の間に歪が発生しないので、集積回路チップや配線が破損することはなく、温度の変化に対して信頼性が向上するという効果が得られる。
【００４４】
この発明によれば、材料の上面が同一平面内に位置するように構成したので、リソグラフィ技術におけるフォトレジスト膜の平坦化が容易になり、配線の精度が向上するという効果が得られる。
【００４５】
この発明によれば、材料と集積回路チップの間に隙間が存在しないように構成したので、リソグラフィ技術におけるフォトレジストの無駄がなくなるうえに、フォトレジスト膜の平坦化が容易となり、配線の精度が向上するという効果が得られる。
【００４６】
この発明によれば、材料が集積回路チップとは別体であるように構成したので、集積回路チップが基板に固定された状態の従来のものにも容易に対応できるという効果が得られる。
【００４７】
この発明によれば、材料が集積回路チップの一部であるように構成したので、材料を配置するための作業が不要となり、生産性が向上するという効果が得られる。
【００４８】
この発明によれば、材料が断面矩形のスペーサであるように構成したので、集積回路チップ同士を接続する配線を形成するために好適であるという効果が得られる。
【００４９】
この発明によれば、材料が断面三角形のスペーサであるように構成したので、集積回路チップと基板を接続する配線を形成するために好適であるという効果が得られる。
【００５０】
この発明によれば、基板に内部配線が備えられているとともに、材料にスルーホールが設けられ、配線と内部配線がスルーホールを利用して接続されているように構成したので、通常のＩＯバッファを含めて配線できるという効果が得られる。
【００５１】
この発明によれば、複数の集積回路チップが基板に対して垂直方向に積層されているように構成したので、複数の集積回路チップの基板に対する実装面積が減少し、設計の自由度が向上するという効果が得られる。
【００５２】
この発明によれば、集積回路チップと同等の熱膨張率を有する材料が集積回路チップ間に配置される工程と、配線が材料の上に形成される工程とが含まれているように構成したので、極めて多数の微細な配線を形成できるという本来の効果が得られる。そのうえに、温度が変化しても集積回路チップと材料の間に歪が発生しないので、集積回路チップや配線が破損することはなく、温度の変化に対して信頼性が向上するという効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるマルチチップモジュールを示す部分断面図である。
【図２】この発明の実施の形態１によるマルチチップモジュールの製造工程の説明図である。
【図３】この発明の実施の形態１によるマルチチップモジュールの製造工程の説明図である。
【図４】この発明の実施の形態１によるマルチチップモジュールの製造工程の説明図である。
【図５】この発明の実施の形態２によるマルチチップモジュールを示す部分断面図である。
【図６】この発明の実施の形態３によるマルチチップモジュールを示す部分断面図である。
【図７】この発明の実施の形態４によるマルチチップモジュールを示す部分断面図である。
【図８】この発明の実施の形態５によるマルチチップモジュールを示す部分断面図である。
【図９】この発明の実施の形態５によるマルチチップモジュールの製造工程の説明図である。
【図１０】この発明の実施の形態５によるマルチチップモジュールの製造工程の説明図である。
【図１１】この発明の実施の形態５によるマルチチップモジュールの製造工程の説明図である。
【図１２】この発明の実施の形態５によるマルチチップモジュールの製造工程の説明図である。
【図１３】この発明の実施の形態５によるマルチチップモジュールの製造工程の説明図である。
【図１４】この発明の実施の形態５によるマルチチップモジュールの製造工程の説明図である。
【図１５】従来の技術によるマルチチップモジュールを示す断面図である。
【図１６】従来の技術によるマルチチップモジュールを示す断面図である。
【符号の説明】
２１　基板、２２　内部配線、２３　バンプ、２４，４４，４８，５２　集積回路チップ、２４ａ　スペーサ部（材料）、２５，３０，３２　スペーサ（材料）、２６，３１，４６，５０，５４　配線、２７，５７　ボンディングワイヤ、３２ａ　スルーホール。

Claims (10)

  1. 複数の集積回路チップが、それぞれの上面が同一平面内に位置するように基板上に配置され、少なくとも前記複数の集積回路チップ間の配線がリソグラフィ技術によって形成されて成るマルチチップモジュールにおいて、前記集積回路チップと同等の熱膨張率を有する材料が前記集積回路チップ間に配置され、前記配線が前記材料の上に形成されていることを特徴とするマルチチップモジュール。
  2. 材料の上面が同一平面内に位置することを特徴とする請求項１記載のマルチチップモジュール。
  3. 材料と集積回路チップの間に隙間が存在しないことを特徴とする請求項１または請求項２記載のマルチチップモジュール。
  4. 材料が集積回路チップとは別体であることを特徴とする請求項１記載のマルチチップモジュール。
  5. 材料が集積回路チップの一部であることを特徴とする請求項１記載のマルチチップモジュール。
  6. 材料が断面矩形のスペーサであることを特徴とする請求項１記載のマルチチップモジュール。
  7. 材料が断面三角形のスペーサであることを特徴とする請求項１記載のマルチチップモジュール。
  8. 基板に内部配線が備えられているとともに、材料にスルーホールが設けられ、配線と前記内部配線が前記スルーホールを利用して接続されていることを特徴とする請求項１記載のマルチチップモジュール。
  9. 複数の集積回路チップが、それぞれの上面が同一平面内に位置するように基板上に配置され、少なくとも前記複数の集積回路チップ間の配線がリソグラフィ技術によって形成されて成るマルチチップモジュールにおいて、前記複数の集積回路チップが前記基板に対して垂直方向に積層されていることを特徴とするマルチチップモジュール。
  10. 複数の集積回路チップが、それぞれの上面が同一平面内に位置するように基板上に配置され、少なくとも前記集積回路チップ間の配線がリソグラフィ技術によって形成されて成るマルチチップモジュールの製造方法において、前記集積回路チップと同等の熱膨張率を有する材料が前記集積回路チップ間に配置される工程と、前記配線が前記材料の上に形成される工程とが含まれていることを特徴とするマルチチップモジュールの製造方法。
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