JP2010287758A - 半導体集積回路装置及びその設計方法 - Google Patents

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Abstract

【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。
【選択図】図１

Description

本発明は、フリップチップ構造を有する半導体集積回路装置及びその設計方法に関する。
近年の半導体製造技術の微細化に伴い、大規模集積回路（Large Scale Integration：ＬＳＩ）を構成するトランジスタ数は増加の一途をたどっている。また、ＬＳＩの構成要素が増加するにつれて、半導体チップの面積の増大が懸念されており、チップ面積を抑制することが製造コストの面から見て最も重要な課題の１つとなっている。一方、ＬＳＩと該ＬＳＩを実装するパッケージとの接続方式として、ワイヤボンディング方式が一般に用いられている。この実装形態を用いた場合、ＬＳＩの構造は、入出力（ＩＯ）セルを半導体チップの周縁部に配置した構造となる。この構造を用いた場合の課題として、入出力セル数に依存してチップ面積が増大することが挙げられる。さらに、前述のようなワイヤボンディング方式を用いた場合は、入出力セルに対してワイヤを圧着する必要があると共に、この圧着によって入出力セルが破壊されないように、入出力セルを所定の大きさ以上に形成してその強度を保つ必要がある。また、圧着にはある程度の面積が必要であるため、物理的にも入出力セルを小さくできないという制限がある。これらの要因により、微細プロセスにおいては、チップの入出力セル数が多くなると、該入出力セルによってチップ面積が規制されてしまい、内部ロジックの配置合成手法等を用いて面積の削減に取り組んだとしても、全体としてチップ面積の削減には結びつかなくなる。
以上に述べた課題の解決策として、フリップチップ構造がある。図１７は従来のフリップチップ型半導体集積回路装置を構成する半導体チップの平面構成を示し、図１８はフリップチップ構造を有する半導体集積回路装置の断面構成を示している。図１７に示すように、チップ（ＬＳＩ）２１の上面の全面に複数のパッド１２が配置されている。各パッド１２は、チップ２１の周縁部に配置された入出力セル１１に対して再配線と呼ばれる配線１３を介して電気的に接続されている。図１８は、図１７に示すチップ２１をパッケージ２２と接続された状態の断面構造を示している。
図１８に示すように、チップ２１はパッケージ２２の表面にフェースダウンで固着され、各パッド１２を通じてパッケージ２２と電気的に接続されている。さらに、チップ２１は、パッケージ２２の上面に封止樹脂２３によって被覆されている。パッケージ２２の裏面には複数の外部電極２４が設けられている。このように、フリップチップ構造を用いることによって、各入出力セル１１に対してワイヤリングを行う必要がなくなるため、従来構造と比較して入出力セル１１を小さく形成することができる。また、多数の入出力セル１１をチップ２１の周縁部にのみ、すなわちＬＳＩの周縁部のみに配置する必要がなくなる。このため、ワイヤボンディング方式における課題、つまり入出力セル１１がＬＳＩの面積を決定してしまうという課題を解決することが可能となる。
なお、以下の説明においては、フリップチップ方式でチップ２１の全面に配置したパッド１２を特にエリアパッドと称する。
ところで、フリップチップ方式を用いる上で対応すべき課題として、チップ２１の表面に配置されたエリアパッド１２と、チップ２１の周縁部に配置された入出力セル（ＩＯセル）１１との間の配線１３の設計の効率化が必要となる。具体的には、エリアパッド方式によりエリアパッド１２のパッド数を劇的に増加することができる反面、エリアパッド１２と入出力セル１１との間の配線数が多くなり、また、その配線長が長くなる。
この課題の対策を実施しなければ、チップ面積が増大し、その上、入出力セル１１と接続された配線１３のタイミング性能が、所定の仕様を満たせなくなるので、ＬＳＩの性能が劣化するという問題が生じる。
この課題を解決する方法として、特許文献１及び特許文献２には、エリアパッド方式の外周部のパッドピッチを一部拡張することにより、ＬＳＩの外周部におけるエリアパッドと入出力セルとの間の配線の効率を向上させる手法が開示されている。
特開２００３−００７７５０号公報 特開２００７−１７３３８８号公報
しかしながら、特許文献１に記載された方法によると、ＬＳＩの外周部のパッドピッチを拡張しているため、ＬＳＩ全体のパッド数が減少してしまい、逆にチップサイズを拡大する必要がある。このため、製造コストが増大してしまうという問題が新たに生じてしまう。
また、特許文献２に記載された方法は、ＬＳＩの配線を外部に引き出すインタポーザとの接続の効率化を目的としており、ＬＳＩの面積を削減することによる製造コストの削減を目的とはしていない。
前記従来の問題に鑑み、本発明は、フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにすることを目的とする。
前記の目的を達成するため、本発明は、ＬＳＩ設計の段階でパッド及び入出力セルの配置位置、パッド形状について、配線長を短縮可能とするための処置をすることによって、配線を効率的に実施するように予めレイアウトしておくことにより、パッドと入出力セルとの間の配線長の短縮を実現する。
具体的には、本発明に係る第１の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、半導体チップの表面上に形成された複数のパッドと、半導体チップの表面上に形成され、且つ複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、複数のパッドは、半導体チップの中央部に四角格子状に配置され、半導体チップの４つの隅部のうちの少なくとも一隅部において千鳥状に配置されていることを特徴とする。
ここで、チップ隅部のパッドが千鳥状に配置されることにより斜め４５°の配線でチップ隅部の入出力セルに対して、より短距離の配線で接続することができる。
また、第１の半導体集積回路装置の複数のパッド形状について、四角格子状に配置されたパッドの形状が四角形、千鳥状に配置された領域のパッド形状が四角形を４５°回転した形状とすることにより、斜め４５°の配線と千鳥配置パッドを接続する際に、接続部でデザインルールエラーを発生することなく効率的に配線することができる。
また、第１の半導体集積回路装置の複数のパッド形状について、パッドの表層金属層の形状が四角形、千鳥状に配置された領域のパッド形状について表層第二金属層もしくはその下位金属層の形状が四角形を４５°回転した形状とすることにより、斜め４５°の配線と千鳥配置パッドを接続する際に、接続部でデザインルールエラーを発生することなく効率的に配線することができる。
また、第１の半導体集積回路装置の複数のパッドについて、四角格子状に配置されたパッドは電源端子として使用し、千鳥状に配置された領域のパッドは信号端子として使用することで、チップ中心部の電源配線を格子状、メッシュ状に効率的に作成でき、チップ前面の電位を安定させることにより、チップ動作の信頼性、性能の向上が可能となる。
また、第１の半導体集積回路装置の複数のパッドについて、パッド下部領域又はパッド周辺部の指定面積領域の配線密度を算出し、半導体チップの表面上に形成されたパッドから、配線密度の高い領域から順にパッドを削除することにより、配線混雑の発生する領域は、チップ内部配線を優先的に使用し、配線混雑の発生しない領域に、比較的大きな面積を有するパッドを配置することにより、チップ全体の配線使用効率を向上することができる。
また、第１の半導体集積回路装置の複数のパッドについて、パッド下部領域又はパッド周辺部の指定面積領域について、アナログ素子が存在する領域のパッドが削除することにより、アナログ素子等の特性のシビアな素子とパッド配線との干渉を避けることが可能となり、チップ全体の信頼性を向上することが可能となる。
また、第１の半導体集積回路装置の複数のパッドについて、半導体チップの表面上に形成されたパッドのうち、チップ外周一列、又は二列以上の複数列が電源端子として使用することにより、チップ内部のみでなくチップ外周の電源電圧を安定化することが可能となり、また、チップ実装時の反りの影響を受けやすいチップ外周部のパッドを電源として使用することで、チップ全体の信頼性を向上することが可能となる。
本発明に係る第２の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、半導体チップの表面上に形成された複数のパッドと、半導体チップの表面上に形成され、且つ複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、複数の入出力セルが、スタンダードセル配置領域に配置することにより、入出力セルと、パッド間の配線長の短縮が可能となる。
また、第２の半導体集積回路装置の複数の入出力セルについて、スタンダードセル高さと同一高さ、又は二倍高さ、又は三倍高さ、又はそれ以上の複数倍高さであることにより、スタンダードセル配置領域と入出力セル領域の共用が可能となり、かつ面積使用効率が向上する。
また、第２の半導体集積回路装置の設計方法について、第一に複数のパッドを配置し、第二に複数の入出力セルを配置し、第三にスタンダードセル、マクロセル等を配置することにより、パッド優先の配置状態を実現できることから、チップ外部との信号の接続を効率的に実現できる。
また、第２の半導体集積回路装置の設計方法について、第一にスタンダードセル、マクロセル等のＬＳＩ内部回路素子を配置し、第二に複数の入出力セルを配置し、第三に複数のパッドを配置することにより、チップ内部回路優先の配置状態を実現できることから、チップ内部の回路動作性能の向上が可能となる。
また、第２の半導体集積回路装置の設計方法について、スタンダードセル、マクロセル等のＬＳＩ内部回路素子、複数の入出力セル、複数のパッドを配置する際に、配線抵抗値、配線容量値、信号到達時間制約値、配線長制約値、配線ファンアウト制約を設定し、指定値以下となる配線制約を満たす配置配線を実現することから、チップ内部、チップ外部との接続スペックを精度良く、効率的に実現することが可能となる。
また、第２の半導体集積回路装置の複数の入出力セルの周辺に、電源容量セルを配置することにより、スタンダードセルに対してより大きな電力を消費する傾向のある入出力セル周辺の電位を安定させ、チップ動作に対する信頼性の向上が可能となる。
また、第２の半導体集積回路装置の複数の入出力セルの周辺に、入出力セルと接続するための専用電源配線を有することにより、スタンダードセルに対してより大きな電力を消費する傾向のある入出力セル周辺の電位を安定させ、チップ動作に対する信頼性の向上が可能となる。
また、第２の半導体集積回路装置の複数の入出力セルについて、スタンダードセル配置領域に配置した入出力セルと隣接した領域には、スタンダードセルを配置しないことにより、スタンダードセルに対してより大きな電力を消費する傾向のある入出力セル動作の影響により、隣接するスタンダードセルの動作電圧降下による不具合を防止することが可能となる。
また、第２の半導体集積回路装置の半導体チップの外周領域に電源容量セルを配置することにより、スタンダードセルに対してより大きな電力を消費する傾向のある入出力セル周辺の電位を安定させ、チップ動作に対する信頼性の向上が可能となる。
また、第２の半導体集積回路装置の複数の入出力セルについて、ＥＳＤ保護回路素子を複数の入出力セルで併用することにより、入出力セル面積領域を削減することが可能となり、チップ面積およびチップコストを削減することができる。
本発明に係る半導体集積回路装置によると、フリップチップ構造を有する半導体集積回路装置において、コストを抑制しつつ、チップ表面に配置したパッドから入出力セルに接続された配線を効率的に形成することにより、チップサイズの縮小を可能とし、ＬＳＩの製造コストの削減が可能となる。
本発明の第１の実施形態に係る半導体集積回路装置を示す平面図である。 本発明の第１の実施形態に係る半導体集積回路装置におけるパッド部分を拡大した部分断面図である。 本発明の第１の実施形態の第１変形例に係る半導体集積回路装置を示す平面図である。 本発明の第１の実施形態の第１変形例に係る半導体集積回路装置におけるパッドを示す平面図である。 本発明の第１の実施形態の第１変形例と比較するパッドの比較例を示す平面図である。 本発明の第１の実施形態の第３変形例に係る半導体集積回路装置の設計方法を示すフローチャートである。 本発明の第１の実施形態の第３変形例に係る半導体集積回路装置を示す部分的な平面図である。 本発明の第１の実施形態の第４変形例に係る半導体集積回路装置を示す部分的な平面図である。 本発明の第２の実施形態に係る半導体集積回路装置を示す平面図である。 本発明の第２の実施形態に係る半導体集積回路装置における入出力セルを示す平面図である。 本発明の第２の実施形態に係る半導体集積回路装置の設計方法を示すフローチャートである。 本発明の第２の実施形態に係る半導体集積回路装置の設計方法の一変形例を示すフローチャートである。 本発明の第２の実施形態の第１変形例に係る半導体集積回路装置を示す部分的な平面図である。 本発明の第２の実施形態の第２変形例に係る半導体集積回路装置を示す部分的な平面図である。 本発明の第２の実施形態の第３変形例に係る半導体集積回路装置を示す平面図である。 本発明の第２の実施形態の第４変形例に係る半導体集積回路装置を示す平面図である。 従来のフリップチップ型半導体集積回路装置を構成する半導体チップを示す平面図である。 従来のフリップチップ構造を有する半導体集積回路装置を示す断面図である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体集積回路装置及びその設計方法について図面を参照しながら詳細に説明する。
第１の実施形態においては、エリアパッドと入出力セルとの配線効率を向上するための半導体集積回路装置について説明する。
図１は、第１の実施形態に係る半導体集積回路装置の平面構成を示している。本実施形態に係る半導体集積回路装置は、半導体チップ１００の上に四角格子状に配置された複数の第１のパッド１０１と、千鳥格子（千鳥）状に配置された複数の第２のパッド１０２と、第１のパッド間配線１０３及び第２のパッド間配線１０４と、半導体チップ１００の周縁部上に形成された複数の入出力セル１０５とを有している。ここで、複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とは、半導体チップ１００の表面上に形成された各パッド間配線１０３、１０４を通じて電気的に接続されている。
本実施形態の特徴は、四角格子状に配置された複数の第１のパッド１０１が半導体チップ１００の中央部に設けられ、千鳥状に配置された複数の第２のパッド１０２が半導体チップ１００の４つの隅部の少なくとも一隅部に設けられていることにある。
このように、エリアパッドのうち半導体チップ１００の隅部に形成されるエリアパッドである第２のパッド１０２を千鳥状に配置することにより、第２のパッド間配線１０４に関して、半導体チップ１００の外側の一辺に対して４５°の角度を持たせることが可能となる。この斜め４５°の配線により、各パッド１０１、１０２と半導体チップ１００の隅部に形成された入出力セル１０５との間の配線長を短縮することができるため、半導体チップ１００の面積及び電気的特性（性能）の向上を図ることができる。
図２に、第１のパッド１０１とその形成領域を拡大した断面構成を示す。図２に示すように、半導体チップ１００の表面は、第１のパッド１０１上に開口部を有する保護膜２０１によって覆われており、第１のパッド１０１の上には該開口部を埋めるように金属めっき層２０５が形成されている。また、金属めっき層２０５の上にはバンプ２０２が形成されており、半導体チップ１００の上部には、第１のパッド１０１と間隔をおいてパッド間配線１０３が形成されている。
（第１の実施形態の第１変形例）
図３は第１の実施形態の第１変形例に係る半導体集積回路装置の平面構成を示している。
本変形例の特徴は、半導体チップ１００の中央部に四角格子状に配置された第１のパッド３０１の平面形状が四角形であり、千鳥状に配置された半導体チップ１００の隅部に配置された第２のパッド３０２の平面形状を第１のパッド３０１を４５°回転した四角形とすることにより、斜め４５°の第２のパッド間配線１０４と第２のパッド３０２との接続箇所において、９０°で交わるように形成することができる。
図４は千鳥状に配置された第２のパッド３０２と、第２のパッド間配線１０４の接続箇所を拡大して示している。図４に示すように、第２のパッド間配線１０４と第２のパッド３０２とが交点３０２ａにおいて９０°で交差するように形成することができる。
これに対し、図５の比較例に示すように、第２のパッド３０２の一辺が半導体チップ１００の外周に対して平行に配置された場合は、第２のパッド３０２と第２のパッド間配線１０４とは交点３０２ａにおいて４５°に交差して鋭角部分が発生する。この鋭角部分により、製造プロセス上の歩留まりの低下が発生して、製造コストの増大の要因となる。
（第１の実施形態の第２変形例）
第２変形例として、図３に示した、四角格子状に配置された第１のパッド３０１と、千鳥状に配置された第２のパッド３０２とについて、パッドの表層部分ではなく、パッドと接続された下側の金属層（下位金属層）の形状を、それぞれ半導体チップ１００の一辺と平行な四角形、及び該四角形を４５°回転した四角形とすることによっても、第１変形例と同様の効果を得ることができる。なお、この場合に、各パッド３０１、３０２の表層部分（上位金属層）の形状は、四角形、多角形又は円形等の形状変更が可能となる。
また、図３に示した、半導体チップ１００上に格子状に配置された第１のパッド３０１と千鳥状に配置された第２のパッド３０２とについて、第１のパッド３０１は電源端子として使用し、第２のパッド３０２は信号端子として使用してもよい。このようにすると、電源端子は格子メッシュ状に配置された電源配線と効率的に接続することが可能となるため、半導体チップ１００の全体にわたっての電源電圧の均一化が容易となる。また、斜め４５°に配置された第２のパッド間配線１０４を使用可能な第２のパッド３０２を信号配線に用いることにより、入出力セル１０５との間を短い距離で効率的に接続することが可能となる。
（第１の実施形態の第３変形例）
以下、第１の実施形態に係る半導体集積回路装置の設計方法を図６のフローチャートと共に説明する。
図６に示すように、フロアプランの後で且つエリアパッドの配置後のレイアウトデータ４０１を用いて、パッド下部領域又はパッド周辺部の指定面積領域の配線密度算出工程４０２において、パッド下部及び周辺領域の配線密度を算出し、半導体チップ１００の表面上に形成されたパッド近傍の配線密度の順位付けを行う。
次に、配線密度が高い領域から順にパッド削除工程４０３においてパッドを削除して、対策後のレイアウトデータ４０４を得る。
図７は上記の手法を用いた場合の第３変形例に係る半導体集積回路装置の一隅部の平面構成を示している。
例えば、半導体チップ１００の一隅部において、配線４１１が各パッド４１２、４１３及び４１４の下側を通過する場合には、各パッド４１２、４１３及び４１４のパッドの下側領域の配線密度が高いと算出される。その結果、各パッド４１３、４１３及び４１４が削除される。
このように、半導体チップ１００上の配線が混雑する領域のパッドを削除することにより、半導体チップ１００上の配線効率を向上することができ、チップコストの削減が可能となる。
削除される各パッド４１２、４１３及び４１４については、上記の配線密度算出工程４０２において算出された配線混雑の高い順に、削除する必要があるパッドの個数の指定と、配線面積率の指定値を設定し、その指定値以上の領域に配置されたパッドを削除する方法等が考えられる。配線面積率の指定値は、ＬＳＩ製造プロセスに起因する製造制約規定に基づく配線面積率指定値、又は配置配線ツールの配線混雑度の指定値を元に設定が可能である。
なお、図７は、各パッドが四角格子状に配置された一隅部において、複数のパッド４１２等を削除しているが、これに限られず、各パッドが千鳥状に配置された一隅部において、複数のパッドを削除してもよいことはいうまでもない。
（第１の実施形態の第４変形例）
図８は第１の実施形態の第４変形例に係る半導体集積回路装置の一隅部の平面構成を示している。
チップ上に形成されたアナログコア５０１上のパッド５０２を削除した構造とすることにより、アナログコア５０１上のパッド信号のノイズが該アナログコア５０１に伝播することを防止でき、半導体チップ１００の動作特性を向上することが可能となる。
なお、図８は、各パッドが四角格子状に配置された一隅部において、複数のパッド５０２を削除しているが、これに限られず、各パッドが千鳥状に配置された一隅部において、複数のパッドを削除してもよいことはいうまでもない。
また、図１に示す半導体集積回路装置において、半導体チップ１００の上に格子状に配置された第１のパッド１０１と、千鳥状に配置された第２のパッド１０２について、半導体チップ１０１の外周部の１列又は２列以上の複数列を電源端子として使用することにより、半導体チップ１００の反り等の影響による該半導体チップ１００の誤動作の発生確率を下げ、チップコストを低下することが可能となる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
第２の実施形態においては、エリアパッドと入出力セルとの配線効率を向上するための半導体集積回路装置について説明する。
従来は、図１７に示す通り、チップ外周に複数の入出力セル１１が配置されている。この場合、パッド１２と入出力セル１１との間の配線１３について、チップの中心からチップの外周までの比較的に長い距離の配線が必要となり、配線１３の動作タイミングが悪化するという問題がある。また、パッド１２同士の間に配線１３が混雑して、チップ面積が増大するという問題も生じる。さらに、入出力セル１１をチップ内部に配置するには、チップの内部領域に生じる面積的な損失や、内部回路のタイミング動作に対する悪影響を克服できる配置とする必要がある。チップ内部領域には、近年のＬＳＩにおいては微細化及び配線多層化の影響により入出力セル１１を配置可能な空き領域は極めて少ないため、パッド１２の近傍に入出力セル１１を配置可能な領域を見つけることは容易ではない。
そこで、第２の実施形態においては、チップ上のパッド近傍の領域に入出力セルを配置すべく、スタンダードセル配置領域に着目し、入出力セルをスタンダードセル配置領域との共用を可能とすることにより、これらの問題を克服する。また、スタンダードセル配置領域に消費電力が大きい入出力セルを配置すると、電圧降下又は電源ノイズ等の影響によって、内部回路であるスタンダードセルの動作を不安定にするおそれが高い。第２の実施形態においては、これらの問題に対しても対応可能である。
図９は第２の実施形態に係る半導体集積回路装置の平面構成を示している。半導体チップ１００上のパッド６０１と、スタンダードセル配置領域に配置された入出力セル６０２と、パッド間配線６０３とを有している。入出力セル６０２をスタンダードセル配置領域に配置することにより、パッド６０１と入出力セル６０２との間のパッド間配線６０３の距離を短縮することが可能となる。このため、入出力セル６０２とパッド６０１との間のパッド間配線６０３による回路動作タイミング性能をより高速にすることができるため、チップの動作特性が向上する。また、パッド間配線６０３の配線経路が短くなることにより、パッド６０１同士の間の配線領域を小さくすることが可能となるため、チップコストを削減できる。
図１０はスタンダードセル配置領域７０１に配置される入出力セルの高さを、スタンダードセルと同一の高さを持つ第１の入出力セル７０２、２倍の高さを持つ第２の入出力セル７０３、３倍の高さを持つ第３の入出力セル７０４、又はスタンダードセル配置領域の高さの３倍を超える複数倍の高さを持つ入出力セルとすることにより、入出力セル７０２等の配置面積の効率を向上でき、チップ面積の削減及びチップコストの低減が可能となる。
図１１は第２の実施形態に係る半導体集積回路装置の設計方法を示すフローチャートである。
図１１に示すように、まず、フロアプラン前レイアウトデータ８０１に対し、エリアパッド配置工程８０２において半導体チップ上にパッドを配置する。
次に、入出力セル配置工程８０３において入出力セルを配置する。
次に、スタンダードセル、マクロセル配置工程８０４において、チップ内の回路素子を配置する。
このように、エリアパッドを第１に配置することにより、パッド配置位置優先のフロアプランを実現でき、半導体チップの外部との接続効率の向上を図ることにより、チップコストの削減が可能となる。
図１２に第２の実施形態に係る半導体集積回路装置の設計方法の一変形例を示す。
図１２に示すように、まず、フロアプラン前レイアウトデータ８０１に対し、スタンダードセル、マクロセル配置工程８０４においてチップ内回路素子を配置する。
次に、入出力セル配置工程８０３において入出力セルを配置する。
次に、エリアパッド配置工程８０２においてエリアパッドを配置する。
このように、チップ内回路素子を第１に配置することにより、チップ内回路素子の配置位置優先のフロアプランを実現でき、チップ内部回路の接続効率の向上を図ることにより、チップコストの削減が可能となる。
なお、図１１及び図１２に記載の半導体集積回路装置の設計方法において、スタンダードセル、マクロセル等のＬＳＩ内部回路素子、複数の入出力セル、複数のパッドを配置する際に、配線抵抗値、配線容量値、信号到達時間制約値、配線長制約値及び配線ファンアウト制約を設定し、指定値以下となる配線制約を満たすことにより、必要なチップの性能の仕様を満たすことが可能となり、チップ品質の向上を実現できる。
（第２の実施形態の第１変形例）
図１３は第２の実施形態の第１変形例に係る半導体集積回路装置の要部の平面構成を示している。
図１３に示すように、第１変形例は、スタンダードセル配置領域７０１に配置された入出力セル７０２の周囲を複数の電源容量セル７０５で囲んだ配置形状を特徴としている。本構造により、入出力セル７０２の動作による電圧降下及び電源ノイズの発生を抑制でき、半導体チップの信頼性の劣化を抑制できる。
（第２の実施形態の第２変形例）
図１４は第２の実施形態の第２変形例に係る半導体集積回路装置の要部の平面構成を示している。
図１４に示すように、第２変形例は、スタンダードセル配置領域７０１中に配置された入出力セル７０２の周囲を電源配線７０６で接続した構成であることを特徴とする。入出力セル７０２の周囲を専用電源とすることにより、入出力セル７０２の動作による電圧降下及び電源ノイズの発生を抑制できるため、半導体チップの信頼性の劣化を抑制できる。
なお、図１０において、スタンダードセル配置領域７０１に配置される入出力セル７０２、７０３及び７０４が配置された領域と同一のスタンダードセル配置領域７０１内には、スタンダードセルを配置しないことにより、入出力セル７０１等の動作による電圧降下及び電源ノイズの影響がスタンダードセルに伝播されることによる不具合を防止できる。
（第２の実施形態の第３変形例）
図１５は第２の実施形態の第３変形例に係る半導体集積回路装置の平面構成を示している。
図１５に示すように、半導体チップ１００上には、パッド６０１と、スタンダードセル配置領域に配置された入出力セル７０２と、パッド間配線６０３とを有している。さらに、半導体チップ１００の周縁部に電源容量セル７０５を配置することにより、面積使用効率の向上と、電圧降下及びび電源ノイズの発生を抑制でき、半導体チップ１００の信頼性劣化を抑制することができる。
（第２の実施形態の第４変形例）
図１６は第２の実施形態の第４変形例に係る半導体集積回路装置の平面構成を示している。
図１６に示すように、半導体チップ１００の上には、パッド６０１と、スタンダードセル配置領域に配置された入出力セル７０２と、パッド間配線６０３を有している。さらに、半導体チップ１００の周縁部にＥＳＤ（Electrostatic Discharge）保護セル７０７を配置することにより、面積使用効率の向上と、半導体チップ１００の静電破壊の発生を抑制でき、該半導体チップ１００の信頼性を向上することが可能となる。
なお、本発明の趣旨を逸脱しない範囲で、以上に述べた第１及び第２の実施形態に係る各構成要素を任意に組み合わせても良いことはいうまでもない。
本発明に係る半導体集積回路装置及びその設計方法は、フリップチップ構造を有する半導体集積回路装置において、コストを抑制しつつチップ表面に配置したエリアパッドから入出力セルに接続された配線を効率的に形成でき、従って、フリップチップ構造を有する半導体集積回路装置及びその設計方法等に有用である。
１００ 半導体チップ
１０１ 第１のパッド
１０２ 第２のパッド
１０３ 第１のパッド間配線
１０４ 第２のパッド間配線
１０５ 入出力セル
２０１ 保護膜
２０２ バンプ
２０５ 金属めっき層
３０１ 第１のパッド
３０２ 第２のパッド
３０２ａ 交点
４１１ 配線
４１２ パッド
４１３ パッド
４１４ パッド
５０１ アナログコア
５０２ パッド
６０１ パッド
６０２ 入出力セル
６０３ パッド間配線
７０２ （第１の）入出力セル
７０３ 第２の入出力セル
７０４ 第３の入出力セル
７０５ 電源容量セル
７０６ 電源配線
７０７ ＥＳＤ保護セル

Claims (18)

  1. 複数の入出力セルを有する半導体チップと、
    前記半導体チップの表面上に形成された複数のパッドと、
    前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
    前記複数のパッドは、前記半導体チップの中央部おいて四角格子状に配置され、且つ、前記半導体チップの４つの隅部のうちの少なくとも一隅部において千鳥状に配置されていることを特徴とする半導体集積回路装置。
  2. 前記複数のパッド形状について、四角格子状に配置されたパッドの形状が四角形、千鳥状に配置された領域のパッド形状が四角形を４５°回転した形状であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記複数のパッド形状について、パッドの表層金属層の形状が四角形、千鳥状に配置された領域のパッド形状について表層第二金属層もしくはその下位金属層の形状が四角形を４５°回転した形状であることを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記複数のパッドについて、四角格子状に配置されたパッドは電源端子として使用し、千鳥状に配置された領域のパッドは信号端子として使用することを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記半導体チップの表面上に形成されたパッドにおいて、パッド下部領域又はパッド周辺部の指定面積領域における配線密度の高い領域から順に複数のパッドが削除されたことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
  6. 前記複数のパッドについて、パッド下部領域又はパッド周辺部の指定面積領域について、アナログ素子が存在する領域のパッドが削除されたことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
  7. 前記複数のパッドについて、前記半導体チップの表面上に形成されたパッドのうち、チップ外周一列、又は二列以上の複数列が電源端子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
  8. 前記半導体チップの表面上に形成されたパッドにおいて、パッド下部領域又はパッド周辺部の指定面積領域における配線密度の高い領域から順に複数のパッドを削除することを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置の設計方法。
  9. 複数の入出力セルを有する半導体チップと、
    前記半導体チップの表面上に形成された複数のパッドと、
    前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
    前記複数の入出力セルは、スタンダードセル配置領域に配置されたことを特徴とする半導体集積回路装置。
  10. 前記複数の入出力セルの高さは、スタンダードセルの高さの複数倍であることを特徴とする請求項９に記載の半導体集積回路装置。
  11. 前記複数の入出力セルの周辺領域に、電源容量セルを配置したことを特徴とする請求項９に記載の半導体集積回路装置。
  12. 前記複数の入出力セルの周辺領域に、入出力セルと接続するための専用電源配線を有していることを特徴とする請求項９に記載の半導体集積回路装置。
  13. 前記複数の入出力セルについて、スタンダードセル配置領域に配置した入出力セルと隣接した領域には、スタンダードセルを配置しないことを特徴とする請求項９に記載の半導体集積回路装置。
  14. 前記半導体チップの外周領域に電源容量セルを配置したことを特徴とする請求項９に記載の半導体集積回路装置。
  15. 前記複数の入出力セルについて、ＥＳＤ保護回路素子が複数の入出力セルで併用された構成であることを特徴とする請求項９に記載の半導体集積回路装置。
  16. 第一に前記複数のパッドを配置し、第二に前記複数の入出力セルを配置し、第三にスタンダードセル又はマクロセルを配置することを特徴とする請求項９に記載の半導体集積回路装置の設計方法。
  17. 第一にＬＳＩ内部回路素子を配置し、第二に前記複数の入出力セルを配置し、第三に前記複数のパッドを配置することを特徴とする請求項９に記載の半導体集積回路装置の設計方法。
  18. 前記ＬＳＩ内部回路素子、前記複数の入出力セル、及び前記複数のパッドを配置する際に、配線抵抗値、配線容量値、信号到達時間制約値、配線長制約値又は配線ファンアウト制約を設定し、指定値以下となる配線制約を満たすことを特徴とする請求項１１又は１２に記載の半導体集積回路装置の設計方法。
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