JP6342221B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来から、半導体チップのコーナに一部の素子を配置することによって、半導体チップの使用可能なエリアを有効に利用する技術が知られている。

たとえば、特許文献１（特開２００４−３２７５３８号公報）に記載の半導体チップは、ＩＯ領域（入出力領域）に挟まれたチップのコーナに配置されたＥＳＤ（Electronic Static Discharge）保護素子を備える。

特許文献２（特開２０１０−０１０１６８号公報）に記載の半導体チップは、ＩＯ領域に挟まれたチップのコーナに配置された発振回路を備える。

特許文献３（特開平０５−１２１６５０号公報）に記載の半導体チップは、４つのチップコーナ領域に配置された基準電圧発生回路を備える。

特許文献４（特開２０１０−２５８２９８号公報）には、半導体チップのコーナ部の回路コア配置領域にメモリ回路、電気ヒューズ、アナログ回路、ＣＰＵ、ロジック回路、電源回路、ＥＳＤ保護端子、スタンダードセルなどを配置することが記載されている。

特開２００４−３２７５３８号公報 特開２０１０−０１０１６８号公報 特開平０５−１２１６５０号公報 特開２０１０−２５８２９８号公報

しかしながら、特許文献１および特許文献２に記載の半導体チップのコーナ領域に配置されるのは、ＥＳＤ保護素子および発振回路であり、外部電源電圧から基準電圧を生成する基準電圧回路の素子は半導体チップのコーナ領域に配置されない。また、チップのコーナ領域に配置される素子と、コア領域に配置される、その素子と接続される素子との位置関係について考慮されていない。

特許文献３の半導体チップでは、チップの縁にドライバ回路が配置されており、ＩＯ領域が配置されていない。また、基準電圧発生回路で生成された基準電圧は、チップの縁のドライバ回路に供給されるが、内部のコア領域の素子には供給されない。

特許文献４に記載の半導体チップは、外部電源電圧から基準電圧を生成する基準電圧回路の素子が半導体チップのコーナ領域に配置されない。また、チップのコーナ領域に配置される素子と、コア領域に配置される、その素子と接続される素子との位置関係について考慮されていない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

本発明の一実施形態の半導体装置は、半導体チップの縁部に沿って配置される複数のＩＯセルが配置され、基準電圧生成回路を構成する一部の素子が、半導体チップの第１のコーナ領域に配置され、基準電圧生成回路を構成する残りの素子が、半導体チップの縁部よりも内側のコア領域に配置される。第１のコーナ領域は、複数のコーナ領域のうち、残りの素子に最も近いコーナ領域である。

本発明の一実施形態によれば、ＩＯセルが配置できないデッドスペースであるコーナ領域に基準電圧生成回路を構成する一部の素子を配置することによって、半導体チップに配置できる素子を増加させることができる。さらに、基準電圧生成回路を構成する一部の素子と、基準電圧生成回路を構成する残りの素子との配線距離が短くできるので、ノイズの混入を抑えることができる。

第１の実施形態の半導体装置の構成を表わす図である。 第２の実施形態の半導体装置の構成を表わす図である。 電源ＩＰ回路と、内部電圧監視回路の構成を表わす図である。 ロウパスフィルタ（ＬＰＦ）１０の構成を表わす図である。 ＣＳ回路１１の構成を表わす図である。 ＶＲＥＦ生成回路１３の構成を表わす図である。 ＰＯＲＡ回路１４の構成を表わす図である。 ＤＥＬＡＹ１５の構成を表わす図である。 ＤＥＬＡＹ１６の構成を表わす図である。 ＰＦ１９の構成を表す図である。 外部電圧監視回路５内の分圧回路２０の構成を表わす図である。 ＰＦ２２の構成を表す図である。 バーンインテスト回路２４の構成を表す図である。 モニタ回路群６２３に含まれるモニタ回路２３の構成を表す図である。 モニタ回路群６２３に含まれるモニタ回路６１の構成を表す図である。 モニタ回路群６２３に含まれるモニタ回路６２の構成を表す図である。 モニタ回路群６２３に含まれるモニタ回路６３の構成を表す図である。 ロウパスフィルタ（ＬＰＦ）２５の構成を表わす図である。 ＶＲＥＦ生成回路２８の構成を表わす図である。 ＣＳ回路２６の構成を表わす図である。 第２の実施形態の半導体チップ２００上への電源ＩＰ回路１および内部電圧監視回路２内の各構成要素の配置例を表わす図である。 第３の実施形態の半導体チップ２００上への電源ＩＰ回路１および内部電圧監視回路２内の各構成要素の配置例を表わす図である。

以下、本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。

この半導体装置３５０は、半導体チップ３２０と、半導体チップ３２０の縁部に沿って配置される複数のＩＯセル３０７と、半導体チップ３２０上に搭載される、外部電源端子に供給される外部電源電圧ＶＣＣを受けて、基準電圧を生成する基準電圧生成回路を備える。

基準電圧生成回路を構成する一部の素子３１０が、半導体チップ３２０の第１のコーナ領域３０１に配置される。基準電圧生成回路を構成する残りの素子３１１が、半導体チップの縁部よりも内側のコア領域３９０に配置される。第１のコーナ領域３０１、第２のコーナ領域３０２、第３のコーナ領域３０３、第４のコーナ領域３０４のうち、第１のコーナ領域３０１は、残りの素子３１１に最も近いコーナ領域である。

以上のように、本実施の形態によれば、ＩＯセルが配置できないデッドスペースであるコーナ領域に基準電圧生成回路を構成する一部の素子を配置することによって、半導体チップに配置できる素子を増加させることができる。また、基準電圧生成回路を構成する一部の素子が配置されるコーナ領域は、基準電圧生成回路を構成する残りの素子が配置される領域に近い領域にあるので、それらの間の配線距離を短くすることができるので、ノイズの混入を少なくすることができる。

［第２の実施形態］
図２は、第２の実施形態の半導体装置の構成を表わす図である。

この半導体装置８１は、半導体チップ上に搭載される電源ＩＰ回路１と、内部電圧監視回路２と、ＰＭＵ（Power Management Unit）回路７と、ＣＰＵ（Central Processing Unit）８５と、メモリ８６と、ＰＬＬ（phase locked loop）クロック回路８７とを備え
る。

電源ＩＰ回路１は、外部電源電圧ＶＣＣを受けて、外部電源電圧ＶＣＣから内部電圧ＶＤＤを生成して、半導体装置８１の各構成要素（ＣＰＵ８５、メモリ８６、ＰＬＬクロック回路８７）に内部電圧ＶＤＤを供給する。

内部電圧監視回路２は、電源ＩＰ回路１で生成された内部電圧ＶＤＤを監視する。
ＰＭＵ回路７は、電源ＩＰ回路１から出力される内部電圧ＶＤＤおよび内部電圧監視回路２からの検出信号に従って、電源ＩＰ回路１を制御する。

ＣＰＵ８５は、半導体装置８１の全体の動作を制御する。
メモリ８６は、各種のデータおよびプログラムを制御する。

ＰＬＬクロック回路８７は、外部クロックＣＬＫから内部クロックＩＮＴＣＬＫを生成して、ＣＰＵ８５およびメモリ８６に供給する。

図３は、電源ＩＰ回路１と、内部電圧監視回路２の構成を表わす図である。
電源ＩＰ回路１は、基準電圧生成回路３と、パワーオンリセット回路４と、テスト回路６と、外部電圧監視回路５と、セレクタ８と、複数のレギュレータ９を備える。

基準電圧生成回路３は、半導体装置８１の外部から与えられる外部電源電圧ＶＣＣから基準電圧ＶＲＥＦを生成する。

パワーオンリセット回路４は、半導体装置８１の起動時に、リセット信号ＰＯＣを生成して、ＣＰＵ８５へ供給する。

外部電圧監視回路５は、基準電圧生成回路３から出力される基準電圧ＶＲＥＦと外部電源電圧ＶＣＣを分圧した電圧とを比較することによって、外部電源電圧ＶＣＣの大きさが正常であるかどうかを監視する。

テスト回路６は、半導体装置８１のテスト時に使用する回路である。
内部電圧監視回路２は、内部電圧ＶＤＤと、所定の電圧とを比較することによって、内部電圧ＶＤＤの大きさが正常であるかどうかを監視する。

セレクタ８は、通常時には基準電圧生成回路３から出力される基準電圧ＶＲＥＦを出力し、テスト時にはテスト回路６から出力されるバーンインテスト電圧ＢＩＶを出力する。

レギュレータ９は、セレクタ８から出力される基準電圧ＶＲＥＦまたはバーンインテスト電圧ＢＩＶを受けて、一定の内部電圧ＶＤＤを生成して、ＣＰＵ８５、メモリ８６などに供給する。

ＰＭＵ回路７は、リセット信号ＰＯＣおよび検出信号ＤＥＣ１、ＤＥＣ２を受けて、レギュレータ９の動作を制御する。

基準電圧生成回路３は、ロウパスフィルタ（ＬＰＦ）１０と、カレントソース（ＣＳ）回路１１と、バンドギャップレファレンス（ＢＧＲ）回路１２と、参照電圧（ＶＲＥＦ）生成回路１３とを備える。パワーオンリセット回路４は、ＰＯＲＡ回路１４と、遅延回路（ＤＥＬＡＹ）１５と、遅延回路（ＤＥＬＡＹ）１６と、オペアンプＯＰ２と、ＡＮＤ回路１８と、パルスフィルタ（ＰＦ）１９とを備える。テスト回路６は、モニタ回路群６２３と、バーンインテスト回路２４とを備える。外部電圧監視回路５は、分圧回路２０と、オペアンプＯＰ３と、パルスフィルタ（ＰＦ）２２とを備える。内部電圧監視回路２は、ロウパスフィルタ（ＬＰＦ）２５と、ＣＳ回路２６と、ＢＧＲ回路２７と、ＶＲＥＦ生成回路２８と、オペアンプＯＰ５とを備える。

まず、基準電圧生成回路３に含まれる各構成要素について説明する。
ロウパスフィルタ（ＬＰＦ）１０は、外部電源ＶＣＣのノイズを除去し、ノイズを除去した電圧ＶＣＣ２を、ノイズに敏感な回路であるＣＳ回路１１、ＢＧＲ回路１２、ＶＲＥＦ生成回路１３、遅延回路（ＤＥＬＡＹ）１５、遅延回路（ＤＥＬＡＹ）１６、およびオペアンプＯＰ３に供給する。

ＣＳ回路１１は、定電流ＩＢを生成して、ＢＧＲ回路１２、ＶＲＥＦ生成回路１３、ＰＯＲＡ回路１４、ＤＥＬＡＹ１５、ＤＥＬＡＹ１６、オペアンプＯＰ２、およびオペアンプＯＰ３に供給する。

ＢＧＲ回路１２は、バイポーラトランジスタのバンドギャップを利用して、温度、製造プロセスおよび電源電圧に依存しない電圧Ｖａを生成して、ＶＲＥＦ生成回路１３およびモニタ回路群６２３に供給する。

ＶＲＥＦ生成回路１３は、電圧Ｖａおよび定電流ＩＢを受けて、基準電圧ＶＲＥＦを生成する。

次に、パワーオンリセット回路４に含まれる各構成要素について説明する。
ＰＯＲＡ回路１４は、外部電源電圧ＶＣＣの立ち上がり時に、パワーオンリセット信号ＰＯＲを出力する。外部電源電圧ＶＣＣの立ち上がり速度が速い時と遅い時の両方に対応するために、２つのＤＥＬＡＹ１５，１６と、オペアンプＯＰ２が設けられている。

ＤＥＬＡＹ１５は、パワーオンリセット信号ＰＯＲを遅延させた信号ｄ１を出力する。
ＤＥＬＡＹ１６は、ＤＥＬＡＹ１５の出力をさらに遅延させた信号ｄ２を出力する。

オペアンプＯＰ２は、ＤＥＡＬＹ１６の出力信号ｄ２と、基準電圧ＶＲＥＦの差を増幅して出力する。

ＡＮＤ回路１８は、ＤＥＬＡＹ１５の出力ｄ１と、オペアンプＯＰ２の出力の論理積を出力する。

パルスフィルタ（ＰＦ）１９は、ＡＮＤ回路１８の出力のノイズを除去して、リセット信号ＰＯＣを出力する。

次に、テスト回路６に含まれる各構成要素について説明する。
モニタ回路群６２３は、基準電圧ＶＲＥＦ、電圧Ｖａ、検出信号ＤＥＣ１、および内部電圧ＶＤＤをモニタしたモニタ電圧ＭＯＮＶ１〜４を出力する。

バーンインテスト回路２４は、バーンインテスト時に、バーンインテスト電圧ＢＩＶを出力する。

次に、外部電圧監視回路５に含まれる各構成要素について説明する。
分圧回路２０は、外部電圧ＶＣＣを分圧して、分圧電圧ＶＣＣＯを出力する。

オペアンプＯＰ３は、分圧電圧ＶＣＣＯと、基準電圧ＶＲＥＦの大きさを比較して、比較結果を表わす信号ＤＥ１を出力する。

パルスフィルタ（ＰＦ）２２は、オペアンプＯＰ３の出力信号ＤＥ１のノイズを除去して、検出信号ＤＥＣ１を出力する。

次に、内部電圧監視回路２に含まれる各構成要素について説明する。
ロウパスフィルタ（ＬＰＦ）２５は、外部電源ＶＣＣのノイズを除去し、ノイズを除去した電圧ＶＣＣ３を、ノイズに敏感な回路であるＣＳ回路２６、ＢＧＲ回路２７、ＶＲＥＦ生成回路２８に供給する。

ＣＳ回路２６は、定電流ＩＢ２を生成して、ＢＧＲ回路２７、ＶＲＥＦ生成回路２８、およびオペアンプＯＰ５に供給する。

ＢＧＲ回路２７は、温度、製造プロセスおよび電源電圧に依存しない電圧Ｖａ２を生成して、ＶＲＥＦ生成回路２８に供給する。

ＶＲＥＦ生成回路２８は、電圧Ｖａ２および定電流ＩＢ２を受けて、基準電圧ＶＲＥＦ２を生成する。

オペアンプＯＰ５は、内部電圧ＶＤＤと、基準電圧ＶＲＥＦ２の大きさを比較して、比較結果を表わす検出信号ＤＥＣ２を出力する。

次に、上述の電源ＩＰ回路１および内部電圧監視回路２の各構成要素の回路およびその回路を半導体チップのコーナ領域に配置するかどうかについて説明する。

（ＬＰＦ１０）
図４は、ロウパスフィルタ（ＬＰＦ）１０の構成を表わす図である。

ＬＰＦ１０は、電源電圧ＶＣＣのノイズを低減するために用いられる。
ＬＰＦ１０は、抵抗素子Ｒ１と容量素子Ｃ１のみで構成され、外部電源電圧ＶＣＣを受けて、ノイズが除去された電圧ＶＣＣ２を出力する。

抵抗素子および容量素子は、応力の影響が小さい。また、ＬＰＦ１０は、外部電源電圧ＶＣＣのノイズを除去するためのものなので、たとえ応力の影響を受けて特性が変化しても、出力電圧ＶＣＣ２を受ける回路に与える影響は少ない。

したがって、本実施の形態では、ＬＰＦ１０の回路全体を半導体チップのコーナ領域に配置する。

ＬＰＦ１０の出力電圧ＶＣＣ２を受ける回路と、ＬＰＦ１０とを結ぶ配線の長さが長くなると、出力電圧ＶＣＣ２の伝送過程でノイズが混入される可能性が高くなる。それゆえ、本実施形態では、半導体チップのコーナ領域に配置されるＬＰＦ１０と、半導体チップの縁よりも内側のコア領域に配置されるＬＰＦ１０の出力電圧ＶＣＣ２を受ける回路とを近接した位置に配置する。

ここで、ＬＰＦ１０の出力電圧ＶＣＣ２を受ける回路は、基準電圧生成回路３内の残りの回路（ＣＳ回路１１、ＢＧＲ回路１２、ＶＲＥＦ生成回路１３）およびパワーオンリセット回路４内のオペアンプＯＰ２である。

（ＣＳ回路１１内のスタートアップ回路）
図５は、ＣＳ回路１１の構成を表わす図である。

ＣＳ回路１１は、定電流生成回路５２と、スタートアップ回路５３とを含む。
定電流生成回路５２は、電源電圧ＶＣＣ２とグランドとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ２と、抵抗素子Ｒ５と、ＮチャネルＭＯＳトランジスタＮ２とを備える。また、定電流生成回路５２は、電源電圧ＶＣＣ２とグランドとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ３と、ＮチャネルＭＯＳトランジスタＮ３とを備える。

スタートアップ回路５３は、外部電源電圧ＶＣＣ２とノードＢの間に設けられたＰチャネルＭＯＳトランジスタＰ４と、外部電源電圧ＶＣＣ２とグランドの間に設けられた直列接続されたＰチャネルＭＯＳトランジスタＰ５と抵抗素子Ｒ６とを備える。

ＮチャネルＭＯＳトランジスタＮ２と抵抗素子Ｒ５と間のノードＣは、ＰチャネルＭＯＳトランジスタＰ２のゲートとＰチャネルＭＯＳトランジスタＰ５のゲートに接続される。

ＰチャネルＭＯＳトランジスタＰ３のゲートは、ＰチャネルＭＯＳトランジスタＰ２と抵抗素子Ｒ５の間のノードＤと接続する。ＮチャネルＭＯＳトランジスタＮ２のゲートとＮチャネルＭＯＳトランジスタＮ３のゲートは、ノードＢに接続される。ノードＢから定電流ＩＢが出力される。ＰチャネルＭＯＳトランジスタＰ４のゲートは、ＰチャネルＭＯＳトランジスタＰ５と抵抗素子Ｒ６の間のノードＡに接続される。

電流生成回路５２に安定点が２点存在するため、スタートアップ回路５３によって、正常動作ができる１つの安定点に収束し、かつ立ち上がりが加速する。

電源電圧ＶＣＣ２の立ち上がり時に、抵抗素子Ｒ６によって、スタートアップ回路５３内のノードＡが０Ｖに引き抜かれてロウレベルとなる。そのため、ＰチャネルＭＯＳトランジスタＰ４がオンとなり、ノードＢを通じて定電流生成回路５２に電流が注入される。定電流生成回路５２が安定点付近になるとノードＡがハイレベルになって、ＰチャネルＭＯＳトランジスタＰ４がオフとなり、安定した定電流ＩＢがノードＢから出力される。

スタートアップ回路５３に含まれる抵抗素子Ｒ６は、応力の影響が小さく、なおかつ応力の影響を受けても、スタートアップ回路５３は、比較的マージンがとりやすい。

したがって、本実施の形態では、スタートアップ回路５３に含まれる抵抗素子Ｒ６を半導体チップのコーナ領域に配置する。

スタートアップ回路５３に含まれる抵抗素子Ｒ６と、スタートアップ回路５３内の残りの回路とを結ぶ配線の長さが長くなると、配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、半導体チップのコーナ領域に配置されるスタートアップ回路５３内の抵抗素子Ｒ６と、半導導体チップの縁よりも内側のコア領域に配置されるスタートアップ回路５３内の残りの回路とを近接した位置に配置する。

（ＶＲＥＦ生成回路１３内の出力安定化回路）
図６は、ＶＲＥＦ生成回路１３の構成を表わす図である。

ＶＲＥＦ生成回路１３は、電圧生成部９９を含む。
電圧生成部９９は、オペアンプＯＰ１と、セレクタＳＬ１，ＳＬ１０と、外部電源電圧ＶＣＣ２とグランドとの間に配置されるＰＭＯＳトランジスタＰ１と複数の直列接続された抵抗素子ＲＲ１〜ＲＲｎとを含む。

オペアンプＯＰ１は、ＢＧＲ回路１２から出力される電圧Ｖａと、セレクタＳＬ１の出力との差を増幅して、ＰＭＯＳトランジスタＰ１のゲートに出力する。

セレクタＳＬ１０は、複数の隣接する抵抗素子間のノードの中の選択されたノードの電圧を基準電圧ＶＲＥＦとして出力する。

セレクタＳＬ１は、複数の隣接する抵抗素子間のノードのうち、プロセスばらつきに応じて選択されたノードの電圧を出力する。

ＶＲＥＦ生成回路１３は、フィードバック経路が含まれるので、オペアンプＯＰ１の位相余裕とＰＳＲＲ（Power Supply Rejection Ratio）の改善のため、出力安定化回路５１を含む。

出力安定化回路５１は、ＰＭＯＳトランジスタと抵抗素子ＲＲ１の間のノードとグランドとの間に設けられる直列接続された抵抗素子Ｒ２，Ｒ３，Ｒ４と容量素子Ｃ２を含む。出力安定化回路５１は、抵抗素子と容量素子のみで構成されるため、応力の影響が小さく、かつ応力の影響を受けても、ＶＲＥＦ生成回路１３は比較的マージンがとりやすい回路である。

したがって、本実施の形態では、出力安定化回路５１を半導体チップのコーナ領域に配置する。

出力安定化回路５１と、出力安定化回路５１と接続されるＶＲＥＦ生成回路１３内の電圧生成部９９とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、半導体チップのコーナ領域に配置されるＶＲＥＦ生成回路１３内の出力安定化回路５１と、半導体チップの縁よりも内側のコア領域に配置されるＶＲＥＦ生成回路１３内の電圧生成部９９とを近接した位置に配置する。

（ＰＯＲＡ回路１４）
図７は、ＰＯＲＡ回路１４の構成を表わす図である。

ＰＯＲＡ回路１４は、電源電圧ＶＣＣ２とグランドとの間に設けられたＰチャネルＭＯＳトランジスタＰ６と、抵抗素子Ｒ７と、インバータＩＶ５１，ＩＶ５２を備える。

ＰチャネルＭＯＳトランジスタＰ６のゲートは、定電流ＩＢを受ける。ＰチャネルＭＯＳトランジスタＰ６と抵抗素子Ｒ７との間のノードが、インバータＩＶ５１と接続される。インバータＩＶ５２が、パワーオンリセット信号ＰＯＲを出力する。

本実施の形態では、ＰＯＲＡ回路１４の全体を半導体チップの縁の内側のコア領域に配置する。

（ＤＥＬＡＹ１５内の容量素子Ｃ２）
図８は、ＤＥＬＡＹ１５の構成を表わす図である。

ＤＥＬＡＹ１５は、外部電源電圧ＶＣＣ２とグランドとの間に直列に設けられるＰチャネルＭＯＳトランジスタＰ７と、ＰチャネルＭＯＳトランジスタＰ８と、ＮチャネルＭＯＳトランジスタＮ８とを備える。また、ＤＥＬＡＹ１５は、外部電源電圧ＶＣＣ２とグランドとの間に直列に設けられるＰチャネルＭＯＳトランジスタＰ９と、ＮチャネルＭＯＳトランジスタＮ９とを備える。

ＰチャネルＭＯＳトランジスタＰ７のゲートは、定電流ＩＢを受ける。
ＰチャネルＭＯＳトランジスタＰ８とＮチャネルＭＯＳトランジスタＮ８で構成されるインバータＩＶ１には、パワーオンリセット信号ＰＯＲが入力される。インバータＩＶ１の出力は、ＰチャネルＭＯＳトランジスタＰ９とＮチャネルＭＯＳトランジスタＮ９で構成されるインバータＩＶ２に入力される。インバータＩＶ２は、遅延信号ｄ１を出力する。

ＤＥＬＡＹ１５は、さらに、インバータＩＶ１の出力を遅延させるための容量素子Ｃ２を含む。容量素子Ｃ２は、応力の影響が小さいという特性を有する。

したがって、本実施の形態では、ＤＥＬＡＹ１５内の容量素子Ｃ２を半導体チップのコーナ領域に配置する。

容量素子Ｃ２が、ＤＥＬＡＹ１５内の残りの回路と遠く離れていると、配線容量と抵抗が加わり遅延量が増加するが、この遅延量は、相対的に容量素子Ｃ２による遅延量に対して無視できる程度である。また、配線にノイズが注入されても、ＤＥＬＡＹ１５の後段のＰＦ１９によって、ノイズが除去される。

したがって、本実施の形態では、回路全体のスペースを考慮して、ＤＥＬＡＹ１５内の容量素子Ｃ２と、ＤＥＬＡＹ１５内の残りの素子とは比較的離れた位置に配置する。

（ＤＥＬＡＹ１６内の容量素子Ｃ８）
図９は、ＤＥＬＡＹ１６の構成を表わす図である。

ＤＥＬＡＹ１６は、外部電源電圧ＶＣＣ２とグランドとの間に直列に設けられるＰチャネルＭＯＳトランジスタＰ１４と、ＰチャネルＭＯＳトランジスタＰ１５と、ＮチャネルＭＯＳトランジスタＮ１５とを備える。

ＰチャネルＭＯＳトランジスタＰ１４のゲートは、定電流ＩＢを受ける。
ＰチャネルＭＯＳトランジスタＰ１５とＮチャネルＭＯＳトランジスタＮ１５で構成されるインバータＩＶ３には、遅延信号ｄ１が入力される。インバータＩＶ３は、遅延信号ｄ１をさらに遅延させた遅延信号ｄ２を出力する。

ＤＥＬＡＹ１６は、さらに入力される信号を遅延させるための容量素子Ｃ８を含む。
容量素子Ｃ８は、応力の影響が小さいという特性を有する。したがって、本実施の形態では、ＤＥＬＡＹ１６内の容量素子Ｃ８を半導体チップのコーナ領域に配置する。

容量素子Ｃ８が、ＤＥＬＡＹ１６内の残りの回路と遠く離れていると、配線容量と抵抗が加わり遅延量が増加するが、この遅延量は相対的に、容量素子Ｃ８による遅延量に対して無視できる程度である。また、配線にノイズが注入されても、ＤＥＬＡＹ１６の後段のＰＦ１９によって、ノイズが除去される。

したがって、本実施の形態では、回路全体のスペースを考慮して、ＤＥＬＡＹ１６内の容量素子Ｃ８と、ＤＥＬＡＹ１６内の残りの素子とを比較的離れた位置に配置する。

（パルスフィルタ（ＰＦ）１９）
図１０は、ＰＦ１９の構成を表す図である。

ＰＦ１９は、ＰチャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトランジスタＮ１０で構成されるインバータＩＶ４と、ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１で構成されるインバータＩＶ５とを備える。ＰＦ１９は、さらに、外部電源電圧ＶＣＣとグランドとの間に直列に接続された容量素子Ｃ４および容量素子Ｃ５と、インバータＩＶ４の出力と、インバータＩＶ５の入力の間に設けられる抵抗素子Ｒ８を備える。

インバータＩＶ４は、リセット信号ＰＯＡを受ける。インバータＩＶ５の入力は、容量素子Ｃ４と容量素子Ｃ５の間に接続される。インバータＩＶ５は、リセット信号ＰＯＣを出力する。

ＰＦ１９は、デジタル回路である。すなわち、入力される信号ＰＯＡおよび出力される信号ＰＯＣは、ロウレベルまたはハイレベルのデジタル信号である。

したがって、ＰＦ１９を構成する素子は、応力の影響を受けても、出力される信号ＰＯＣの特性の変化は少ない。

したがって、本実施の形態では、ＰＦ１９の回路全体を半導体チップのコーナ領域に配置する。

また、入力される信号ＰＯＡおよび出力される信号ＰＯＣは、デジタル信号のため、ＰＦ１９に接続される回路との間の配線にノイズが混入されても、ノイズの影響を受けにくい。したがって、本実施の形態では、回路全体のスペースを考慮して、ＰＦ１９と、ＰＦ１９と接続されるＡＮＤ回路１８を比較的離れた位置に配置する。

（外部電圧監視回路５内の分圧回路２０）
図１１は、外部電圧監視回路５内の分圧回路２０の構成を表わす図である。

分圧回路２０は、電源電圧ＶＣＣを抵抗分圧した電圧Ｖｄを生成して、オペアンプＯＰ３に出力する。

オペアンプＯＰ３は、電圧Ｖｄと、基準電圧ＶＲＥＦとを比較して、比較結果を表わす検出信号ＤＥ１を出力する。

分圧回路２０は、抵抗素子ＲＡ１〜ＲＡ４のみで構成されているため、応力の影響は小さい。また、分圧回路２０は、抵抗比によって電圧Ｖｄを出力しているため、抵抗素子ＲＡ１〜ＲＡ４をすべてコーナ領域に配置して、応力の影響を抵抗素子ＲＡ１〜ＲＡ４のすべてに対して一律にすることによって、抵抗比が変化せずに、その結果、電圧Ｖｄが変化しないようにすることができる。

したがって、本実施の形態では、分圧回路２０を半導体チップのコーナ領域に配置する。

分圧回路２０と、オペアンプＯＰ３とを結ぶ配線の長さが長くなると、電圧Ｖｄの伝送過程でノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、分圧回路２０と、オペアンプＯＰ３とを近接した位置に配置する。

（パルスフィルタ（ＰＦ）２２）
図１２は、ＰＦ２２の構成を表す図である。

ＰＦ２２は、ＰチャネルＭＯＳトランジスタＰ１２とＮチャネルＭＯＳトランジスタＮ１２で構成されるインバータＩＶ６と、ＰチャネルＭＯＳトランジスタＰ１３とＮチャネルＭＯＳトランジスタＮ１３で構成されるインバータＩＶ７とを備える。ＰＦ２２は、さらに、外部電源電圧ＶＣＣとグランドとの間に直列に接続された容量素子Ｃ６および容量素子Ｃ７と、インバータＩＶ６の出力と、インバータＩＶ７の入力の間に設けられる抵抗素子Ｒ９を備える。

インバータＩＶ６は、オペアンプＯＰ３の出力信号ＤＥ１を受ける。インバータＩＶ７の入力は、容量素子Ｃ６と容量素子Ｃ７の間に接続される。インバータＩＶ７は、検出信号ＤＥＣ１を出力する。

ＰＦ２２は、デジタル回路である。すなわち、入力される信号ＤＥ１および出力される信号ＤＥＣ１は、ロウレベルまたはハイレベルのデジタル信号である。

したがって、ＰＦ２２を構成する素子は、応力の影響を受けても、出力される信号ＤＥＣ１の特性の変化は少ない。

したがって、本実施の形態では、ＰＦ２２の回路全体をコーナ領域に配置する。
また、入力される信号ＤＥ１および出力される信号ＤＥＣ１は、デジタル信号のため、ＰＦ２２に接続される回路との間の配線にノイズが混入されても、ノイズの影響を受けにくい。したがって、本実施の形態では、回路全体のスペースを考慮して、ＰＦ２２と、ＰＦ２２と接続される回路（オペアンプＯＰ３）とを比較的離れた位置に配置する。

（バーンインテスト回路２４）
図１３は、バーンインテスト回路２４の構成を表す図である。

バーンインテスト回路２４は、分圧回路９８を含む。
分圧回路９８は、電源電圧ＶＣＣを抵抗分圧した電圧Ｖ１〜Ｖ４を生成して、セレクタＳＬ２に出力する。セレクタＳＬ２は、入力される電圧Ｖ１〜Ｖ４の中の１つを選択して、バーンインテスト電圧ＢＩＶとして出力する。

分圧回路９８は、抵抗素子ＲＢ１〜ＲＢ４のみで構成されているため、応力の影響は小さい。また、分圧回路９８は、抵抗比によって電圧Ｖ１〜Ｖ４を出力しているため、抵抗素子ＲＢ１〜ＲＢ４のすべてを半導体チップのコーナ領域に配置して、応力の影響を抵抗素子ＲＢ１〜ＲＢ４のすべてに対して一律にすることによって、抵抗比が変化せずに、その結果、電圧Ｖ１〜Ｖ４が変化しないようにすることができる。

また、バーンインテスト回路２４は、テスト時のみ使用されるため、半導体装置８１の重要な実動作に関係しないため、ノイズの影響は大きなダメージとならない。

したがって、本実施の形態では、バーンインテスト回路２４の全体を半導体チップのコーナ領域に配置する。

また、バーンインテスト回路２４と、バーンインテスト回路２４と接続される回路を結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなるが、前述したように、バーンインテスト回路２４は、半導体装置８１の重要な実動作に関係しない。

したがって、本実施の形態では、本実施の形態では、回路全体のスペースを考慮して、バーンインテスト回路２４と、バーンインテスト回路２４と接続される回路（すなわち、セレクタ８）とを比較的離れた位置に配置する。

（モニタ回路２３）
図１４は、モニタ回路群６２３に含まれるモニタ回路２３の構成を表す図である。

モニタ回路２３は、バッファ機能を有するオペアンプＯＰ４を備える。
オペアンプＯＰ４は、増幅度１のボルテージフォロア回路であり、基準電圧ＶＲＥＦを受けて、モニタ電圧ＭＯＮＶ１を出力する。

モニタ回路２３は、オペアンプＯＰ４の位相余裕とＰＳＲＲの改善のために、容量素子Ｃ１０からなる出力安定化回路６４を備える。出力安定化回路６４は、容量素子Ｃ１０に代えて、抵抗素子および容量素子で構成してもよい。

出力安定化回路６４は、容量素子Ｃ１０（または変形例として容量素子および抵抗素子）で構成されているので、応力の影響が小さい。また、出力安定化回路６４は、応力の影響を受けても比較的マージンがとりやすい回路である。

したがって、本実施の形態では、出力安定化回路６４を半導体チップのコーナ領域に配置する。一方、オペアンプＯＰ４は、応力の影響を受けやすい。また、オペアンプＯＰ４が基準電圧生成回路３と遠く離れた位置に配置されると、基準電圧ＶＲＥＦを伝送する配線の長さが長くなるため、基準電圧ＶＲＥＦにノイズが混入される可能性が高くなる。よって、オペアンプＯＰ４は、半導体チップのコーナ領域に配置しない。

出力安定化回路６４と、出力安定化回路６４と接続されるモニタ回路２３内のオペアンプＯＰ４とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、出力安定化回路６４と、オペアンプＯＰ４とを近接した位置に配置する。

（モニタ回路２３）
図１５は、モニタ回路群６２３に含まれるモニタ回路６１の構成を表す図である。

モニタ回路６１は、バッファ機能を有するオペアンプＯＰ１１を備える。
オペアンプＯＰ１１は、増幅度１のボルテージフォロア回路であり、Ｖａを受けて、モニタ電圧ＭＯＮＶ２を出力する。

モニタ回路６１は、オペアンプＯＰ１１の位相余裕とＰＳＲＲの改善のために、容量素子Ｃ９からなる出力安定化回路６５を備える。

出力安定化回路６５は、容量素子Ｃ９に代えて、抵抗素子および容量素子で構成してもよい。

出力安定化回路６５は、容量素子Ｃ９（または変形例として容量素子および抵抗素子）で構成されているので、応力の影響が小さい。また、出力安定化回路６５は、応力の影響を受けても比較的マージンがとりやすい回路である。

したがって、本実施の形態では、出力安定化回路６５を半導体チップのコーナ領域に配置する。一方、オペアンプＯＰ１１が基準電圧生成回路３と遠く離れた位置に配置されると、電圧Ｖａを伝送する配線の長さが長くなるため、電圧Ｖａにノイズが混入される可能性が高くなる。よって、オペアンプＯＰ１１は、半導体チップのコーナ領域に配置しない。

出力安定化回路６５と、出力安定化回路６５と接続されるモニタ回路６１内のオペアンプＯＰ１１とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、出力安定化回路６５と、オペアンプＯＰ１１とを近接した位置に配置する。

（モニタ回路６２）
図１６は、モニタ回路群６２３に含まれるモニタ回路６２の構成を表す図である。

モニタ回路６２は、バッファ機能を有するオペアンプＯＰ１２を備える。
オペアンプＯＰ１２は、増幅度１のボルテージフォロア回路であり、内部電圧ＶＤＤを受けて、モニタ電圧ＭＯＮＶ３を出力する。

モニタ回路６２は、オペアンプＯＰ１２の位相余裕とＰＳＲＲの改善のために、容量素子Ｃ２０からなる出力安定化回路８１を備える。出力安定化回路８１は、容量素子Ｃ２０に代えて、抵抗素子および容量素子で構成してもよい。

出力安定化回路８１は、容量素子Ｃ２０（または変形例として容量素子および抵抗素子）で構成されているので、応力の影響が小さい。また、出力安定化回路８１は、応力の影響を受けても比較的マージンがとりやすい回路である。

さらに基準電圧ＶＲＥＦおよび電圧Ｖａは、電源ＩＰ回路１内の他の回路へ供給されるため、高い精度でモニタする必要があるが、内部電圧ＶＤＤは、電源ＩＰ回路１内の他の回路へ供給されず、少しぐらいの精度の劣化は問題とならない場合がある。

したがって、本実施の形態では、出力安定化回路８１だけでなく、オペアンプＯＰ１２を含むモニタ回路６２の全体を半導体チップのコーナ領域に配置する。

また、内部電圧ＶＤＤのノイズの許容性および回路のスペースを考慮して、半導体チップのコーナ領域に配置されるモニタ回路６２と、モニタ回路６２に入力される内部電圧ＶＤＤを出力するレギュレータ９とを、比較的離れた位置に配置する。

（モニタ回路６３）
図１７は、モニタ回路群６２３に含まれるモニタ回路６３の構成を表す図である。

モニタ回路６３は、バッファ機能を有するオペアンプＯＰ１３を備える。
オペアンプＯＰ１３は、増幅度１のボルテージフォロア回路であり、検出信号ＤＥＣ１を受けて、モニタ電圧ＭＯＮＶ４を出力する。

モニタ回路６３は、オペアンプＯＰ１３の位相余裕とＰＳＲＲの改善のために、容量素子Ｃ１９からなる出力安定化回路８２を備える。出力安定化回路８２は、容量素子Ｃ１９に代えて、抵抗素子および容量素子で構成してもよい。

出力安定化回路８２は、容量素子Ｃ１９（または変形例として容量素子および抵抗素子）で構成されているので、応力の影響が小さい。また、出力安定化回路８２は、応力の影響を受けても比較的マージンがとりやすい回路である。

さらに基準電圧ＶＲＥＦおよび電圧Ｖａは、電源ＩＰ回路１内の他の回路へ供給されるため、高い精度でモニタする必要があるが、検出信号ＤＥＣ１は、電源ＩＰ回路１内の他の回路へ供給されず、少しくぐらいの精度の劣化は問題とならない場合がある。

したがって、本実施の形態では、出力安定化回路８２だけでなく、オペアンプＯＰ１３を含むモニタ回路６３の全体を半導体チップのコーナ領域に配置する。

（ＬＰＦ２５）
図１８は、ロウパスフィルタ（ＬＰＦ）２５の構成を表わす図である。

ＬＰＦ２５は、電源電圧ＶＣＣのノイズを低減するために用いられる。
ＬＰＦ２５は、抵抗素子Ｒ１１と容量素子Ｃ１１のみで構成され、外部電源電圧ＶＣＣを受けて、ノイズが除去された電圧ＶＣＣ３を出力する。

抵抗素子および容量素子は、応力の影響が小さい。また、ＬＰＦ２５は、外部電源電圧ＶＣＣのノイズを除去するためのものなので、たとえ応力の影響を受けて特性が変化しても、出力電圧ＶＣＣ３を受ける回路に与える影響は少ない。

したがって、本実施の形態では、ＬＰＦ２５の回路全体を半導体チップのコーナ領域に配置する。

ＬＰＦ２５の出力電圧ＶＣＣ３を受ける回路と、ＬＰＦ２５を結ぶ配線の長さが長くなると、出力電圧ＶＣＣ３の伝送過程でノイズが混入される可能性が高くなる。それゆえ、本実施形態では、半導体チップのコーナ領域に配置されるＬＰＦ２５と、半導体チップの縁よりも内側のコア領域に配置されるＬＰＦ２５の出力電圧ＶＣＣ３を受ける回路とを近接した位置に配置する。

ここで、ＬＰＦ２５の出力電圧ＶＣＣ３を受ける回路は、内部電圧監視回路２内の残りの回路（ＣＳ回路２６、ＢＧＲ回路２７、ＶＲＥＦ生成回路２８、オペアンプＯＰ５）である。

（ＶＲＥＦ生成回路２８内の出力安定化回路）
図１９は、ＶＲＥＦ生成回路２８の構成を表わす図である。

ＶＲＥＦ生成回路２８は、電圧生成部９５を含む。
電圧生成部９５は、オペアンプＯＰ５１と、セレクタＳＬ５３，ＳＬ１１と、外部電源電圧ＶＣＣ３とグランドとの間に配置されるＰＭＯＳトランジスタＰ５２と複数の直列接続された抵抗素子ＲＲ１〜ＲＲｎとを含む。

オペアンプＯＰ５１は、ＢＧＲ回路２７から出力される電圧Ｖａ２と、セレクタＳＬ１１の出力との差を増幅して、ＰチャネルＭＯＳトランジスタＰ５２のゲートに出力する。

セレクタＳＬ５３は、複数の隣接する抵抗素子間のノードの中の選択されたノードの電圧を基準電圧ＶＲＥＦ２として出力する。

セレクタＳＬ１１は、複数の隣接する抵抗素子間のノードのうち、プロセスばらつきに応じて選択されたノードの電圧を出力する。

ＶＲＥＦ生成回路２８は、フィードバック経路が含まれるので、オペアンプＯＰ５１の位相余裕とＰＳＲＲ（Power Supply Rejection Ratio）の改善のため、出力安定化回路６１を含む。

出力安定化回路６１は、ＰＭＯＳトランジスタＰ５２と抵抗素子ＲＲ１の間のノードとグランドとの間に設けられる直列接続された抵抗素子Ｒ１２，Ｒ１３，Ｒ１４と容量素子Ｃ１２を含む。出力安定化回路６１は、抵抗素子と容量素子のみで構成されるため、応力の影響が小さく、かつ応力の影響を受けても、ＶＲＥＦ生成回路２８は比較的マージンがとりやすい回路である。

したがって、本実施の形態では、出力安定化回路６１を半導体チップのコーナ領域に配置する。

出力安定化回路６１と、出力安定化回路６１と接続されるＶＲＥＦ生成回路２８内の電圧生成部９５とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、半導体チップのコーナ領域に配置されるＶＲＥＦ生成回路２８内の出力安定化回路６１と、半導体チップの縁よりも内側のコア領域に配置されるＶＲＥＦ生成回路２８内の電圧生成部９５とを近接した位置に配置する。

（ＣＳ回路２６）
図２０は、ＣＳ回路２６の構成を表わす図である。

ＣＳ回路２６は、定電流生成回路６２と、スタートアップ回路６３とを含む。
定電流生成回路６２は、電源電圧ＶＣＣ３とグランドとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ２２と、抵抗素子Ｒ２５と、ＮチャネルＭＯＳトランジスタＮ２２とを備える。また、定電流生成回路６２は、電源電圧ＶＣＣ３とグランドとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ２３と、ＮチャネルＭＯＳトランジスタＮ２３とを備える。

スタートアップ回路６３は、外部電源電圧ＶＣＣ３とノードＢ２の間に設けられたＰチャネルＭＯＳトランジスタＰ２４と、外部電源電圧ＶＣＣ３とグランドの間に設けられた直列接続されたＰチャネルＭＯＳトランジスタＰ２５とＮチャネルＭＯＳトランジスタＮ２７とを備える。

ＮチャネルＭＯＳトランジスタＮ２２と抵抗素子Ｒ２５と間のノードＣ２は、ＰチャネルＭＯＳトランジスタＰ２２のゲートとＰチャネルＭＯＳトランジスタＰ２５のゲートに接続される。

ＰチャネルＭＯＳトランジスタＰ２３のゲートは、ＰチャネルＭＯＳトランジスタＰ２２と抵抗素子Ｒ２５の間のノードＤ２と接続する。ＮチャネルＭＯＳトランジスタＮ２２のゲートとＮチャネルＭＯＳトランジスタＮ２３のゲートは、ノードＢ２に接続される。ＰチャネルＭＯＳトランジスタＰ２４のゲートは、ＰチャネルＭＯＳトランジスタＰ２５とＰチャネルＭＯＳトランジスタＮ２７の間のノードＡ２に接続される。

ＰチャネルＭＯＳトランジスタＰ２５のゲートとＮチャネルＭＯＳトランジスタＰ２７のゲートは、ＰＭＵ回路７からパワーダウン解除信号ＰＤを受ける。

定電流生成回路６２に安定点が２点存在するため、スタートアップ回路６３によって、正常動作ができる１つの安定点に収束する。

外部電源電圧ＶＣＣが立ち上がるまでは、パワーダウン解除信号ＰＤのレベルは不定であるので、外部電源電圧ＶＣＣが立ち上がるまでは、定電流生成回路６２は、正常な定電流ＩＢを出力できない可能性があるが、内部電圧監視回路２内の定電流ＩＢを使用する回路は、外部電源電圧ＶＣＣの立ち上がり時には、動作保証する必要性が少ないので、問題とならない。

外部電源電圧ＶＣＣが立ち上がった後に、パワーダウン解除信号ＰＤがハイレベルになると、ＮチャネルＭＯＳトランジスタＮ２７がオンとなり、スタートアップ回路６３内のノードＡ２がロウレベルとなり、ＰチャネルＭＯＳトランジスタＰ２４がオンとなる。その後、パワーダウン解除信号がロウレベルとなると、ＰチャネルＭＯＳトランジスタＰ２６がオンとなり、ノードＢ２を通じて定電流生成回路６２に電流が注入される。定電流生成回路６２が安定点付近になるとノードＡ２がハイレベルになって、ＰチャネルＭＯＳトランジスタＰ２４がオフとなり、安定した定電流ＩＢ２がノードＢ２から出力される。

このＣＳ回路２６は、図５のＣＳ回路１１に含まれるサイズの大きな抵抗素子Ｒ６を含まれないため、ＣＳ回路２６の回路の面積が小さくなる。ＣＳ回路１１のように一部を半導体チップのコーナ領域に配置する必要がないので、ＣＳ回路２６の全体を半導体チップの縁の内側のコア領域に配置する。

（配置例）
次に、上述した電源ＩＰ回路１および内部電圧監視回路２内の各構成要素の特性を利用した、電源ＩＰ回路１内の素子と内部電圧監視回路２内の各構成要素の配置について説明する。

図２１は、第２の実施形態の半導体チップ２００上への電源ＩＰ回路１および内部電圧監視回路２内の各構成要素の配置例を表わす図である。

この半導体チップ２００は、矩形の形状を有する。半導体チップの４つの縁に複数のＩＯセル２０５が配置される。

ＩＯセル２０５は、ＰＡＤ、入力バッファ、出力バッファ、およびＥＳＤ保護回路などをセットにして含む。複数のＩＯセル２０５は、すべて同一のサイズである。

半導体チップは、４つのコーナ領域２０１，２０２，２０３，２０４を含む。
コーナ領域２０１およびコーナ領域２０３には、電源ＩＰ回路１に含まれる素子のうち、チップのコーナ領域に配置可能な素子が配置される。コーナ領域２０１には、接続される素子と近接した配置が必要な素子が配置される。コーナ領域２０３には、接続される素子と離れた位置に配置可能な素子が配置される。

半導体チップの縁の内側のコア領域内の第１の領域２２０には、電源ＩＰ回路１内の素子のうち、コーナ領域２０１およびコーナ領域２０３に配置されない残りの素子が配置される。コーナ領域２０１は、４つのコーナ領域２０１〜２０４のうち、第１の領域２２０に最も近い位置にある。

コーナ領域２０２には、内部電圧監視回路２に含まれる素子のうち、チップのコーナ領域に配置可能な素子が配置される。

半導体チップの縁の内側のコア領域内の第２の領域２２１には、内部電圧監視回路２に含まれる素子のうち、コーナ領域２０２に配置されない残りの素子が配置される。コーナ領域２０２は、４つのコーナ領域２０１〜２０４のうち、第２の領域２２１に最も近い位置にある。

このように、電源ＩＰ回路１内の残りの素子と、内部電圧監視回路２内の残りの素子とをコア領域内の別箇の領域２２０，２２１に配置することによって、電源ＩＰ回路１内のコーナ領域に配置可能で、かつ残りの素子と近接した配置が必要な素子と、内部電圧監視回路２内のコーナ領域に配置可能な素子を別箇のコーナ領域２０１，２０２に配置することができる。

仮に、電源ＩＰ回路１内の残りの素子と、内部電圧監視回路２内の残りの素子とをコア領域内の１つの領域に配置したとすると、電源ＩＰ回路１内のコーナ領域に配置可能で、かつ残りの素子と近接した配置が必要な素子と、内部電圧監視回路２内のコーナ領域に配置可能な素子を１つのコーナ領域に配置しなければならず、すべてを配置しきれない。

また、本実施の形態では、内部電圧監視回路２が、電源ＩＰ回路１内の基準電圧生成回路３内のＣＳ回路１１およびＬＰＦ１０と離れた位置に配置される。仮に、内部電圧監視回路２が、ＣＳ回路１１から出力される定電流ＩＢおよびＬＰＦ１０から出力される電源電圧ＶＣＣ２を受けて動作する場合には、内部電圧監視回路２が定電流ＩＢおよび電源電圧ＶＣＣ２に混入されるノイズの影響を受ける。それゆえ、本実施の形態では、内部電圧監視回路２内に専用のＣＳ回路２６およびＬＰＦ２５を備えることとした。

ここで、第１のコーナ領域２０１には、図４に示すＬＰＦ１０の全体（抵抗素子と容量素子からなる）と、図６に示すＶＲＥＦ生成回路１３内の出力安定化回路５１（抵抗素子と容量素子からなる）と、図５に示すＣＳ回路１１内の抵抗素子Ｒ６が配置される。第１のコーナ領域２０１には、さらに、図１１に示す外部電圧監視回路５内の分圧回路２０（抵抗素子からなる）、図１４に示すモニタ回路２３内の出力安定化回路６４（容量素子からなる）、図１５に示すモニタ回路６１内の出力安定化回路６５（容量素子からなる）が配置される。

第３のコーナ領域２０３には、図８に示すＤＥＬＡＹ１５内の容量素子Ｃ２と、図９に示すＤＥＬＡＹ１６内の容量素子Ｃ８と、図１０に示すＰＦ１９の全体と、図１２に示すＰＦ２２の全体と、図１３に示すバーンインテスト回路２４の全体が配置される。第３のコーナ領域２０３には、さらに、図１６に示すモニタ回路６２の全体、図１７に示すモニタ回路６３の全体が配置される。

容量素子Ｃ２、Ｃ８を、それらに接続される回路と離れた位置に配置できるのは、前述したように、遅延量の増加やノイズの混入が問題とならないからである。ＰＦ１９、ＰＦ２２を、それらに接続される回路と離れた位置に配置できるのは、前述したように、入出力信号がデジタル信号だからである。バーンインテスト回路２４を、それらに接続される回路と離れた位置に配置できるは、前述したように、バーンインテストは、半導体装置８１の重要な実動作に関係しないからである。モニタ回路６２，６３を、それらが接続される回路と離れた位置に配置できるのは、前述のように、内部電圧ＶＤＤ、検出信号ＤＥＣ１は、それほど高い精度で監視しなくても問題となることが少ないからである。

第２のコーナ領域２０２に配置されるのは、図１８に示すＬＰＦ２５の全体（抵抗素子と容量素子からなる）と、図１９に示すＶＲＥＦ生成回路２８内の出力安定化回路６１（抵抗素子と容量素子からなる）である。

以上のように、本実施の形態によれば、ＩＯセルが配置できないデッドスペースである２つのコーナ領域に電源ＩＰ回路を構成する一部の素子を配置し、１つのコーナ領域に内部電圧監視回路を構成する一部の素子を配置することによって、半導体チップに配置できる素子を増加させることができる。また、電源ＩＰ回路を構成する一部の素子のうち、配線長が長くなるとノイズの影響を受けやすい素子を、電源ＩＰ回路を構成する残りの素子が配置される領域に近いコーナ領域に配置することによって、ノイズの混入を防止できる。

［第３の実施形態］
図２２は、第３の実施形態の半導体チップ２００上への電源ＩＰ回路１および内部電圧監視回路２内の各構成要素の配置例を表わす図である。

この配置例が、図２１の配置例と相違する点は、コーナ領域２０３の代わりに、コーナ領域２０４に、電源ＩＰ回路１内の素子のうち、遠隔のコーナ領域に配置可能な素子が配置される。

また、第２の実施形態では、コア領域内の第１の領域２２０と、コーナ領域２０３とが、半導体チップの内部の配線のみで接続されていた。これに対して、第３の実施形態では、コア領域内の第１の領域２２０と、コーナ領域２０４とが、チップ内部の配線と、ＩＯセル内のＰＡＤ２１０、ワイヤ配線２１１、ＩＯセル内のＰＡＤ２１２を通じて接続される。

これにより、コア領域に素子が密集しており、第１の領域２２０とコーナ領域２０４とを接続する配線をチップ内部に設けることが難しい場合でも、ＰＡＤとワイヤ配線を通じて第１の領域２２０とコーナ領域２０４とを接続することができる。

なお、また、同じパッケージであれば異なるチップでも接続できるため、半導体チップＡのコア領域の第１の領域Ｓに電源ＩＰ回路１の残りの素子を配置し、半導体チップＢのコーナ領域Ｒに電源ＩＰ回路１内の素子のうち、遠隔のコーナ領域に配置可能な素子が配置し、第１の領域Ｓと、コーナ領域Ｒとを、ＰＡＤとワイヤ配線を通じて接続することとしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 電源ＩＰ回路、２ 内部電圧監視回路、３ 基準電圧生成回路、４ パワーオンリセット回路、５ 外部電圧監視回路、６ テスト回路、７ ＰＭＵ回路、８ セレクタ、９ レギュレータ、１０，２５ ＬＰＦ、１１，２６ ＣＳ回路、１２，２７ ＢＧＲ回路、１３，２８ ＶＲＥＦ生成回路、１４ ＰＯＲＡ回路、１５，１６ ＤＥＬＡＹ、１８ ＡＮＤ回路、１９，２２ ＰＦ、２０ 分圧回路、２３，６１〜６３ モニタ回路、２４ バーンインテスト回路、５１，６１ 出力安定化回路、５２，６２ 定電流生成回路、５３，６３ スタートアップ回路、８１，３５０ 半導体装置、８５ ＣＰＵ、８６ メモリ、８７ ＰＬＬクロック回路、９５，９９ 電圧生成部、２０１〜２０４ コーナ領域、２０５，３０７ ＩＯセル、２００，３２０ 半導体チップ、２１０，２１２ ＰＡＤ，２１１ ワイヤ配線、２２０ 第１の領域、２２１ 第２の領域、３０１ 第１のコーナ領域、３０２ 第２のコーナ領域、３０３ 第３のコーナ領域、３０４ 第４のコーナ領域、３１０ 基準電圧回路の一部の素子、３１１ 基準電圧回路の残りの素子、３９０ コア領域、６２３ モニタ回路群、ＯＰ１〜ＯＰ５，ＯＰ１１〜ＯＰ１３，ＯＰ５１ オペアンプ、Ｒ１〜Ｒ９，Ｒ１１〜Ｒ１４，ＲＲ１〜ＲＲｎ，ＲＢ１〜ＲＢ４，ＲＤ１〜ＲＤｎ 抵抗素子、Ｃ１，Ｃ２，Ｃ４〜Ｃ１２，Ｃ１９，Ｃ２０ 容量素子、Ｐ１〜Ｐ１５，Ｐ２２〜Ｐ２５，Ｐ５２ ＰチャネルＭＯＳトランジスタ、Ｎ２，Ｎ３，Ｎ８〜Ｎ１３，Ｎ１５，Ｎ２２，Ｎ２３，Ｎ２７ ＮチャネルＭＯＳトランジスタ、ＳＬ１，ＳＬ２，ＳＬ１０，ＳＬ１１，ＳＬ５３ セレクタ、ＩＶ１〜ＩＶ７，ＩＶ５１，ＩＶ５２ インバータ。

Claims (15)

1. 半導体チップと、
   前記半導体チップの縁部に沿って配置される複数のＩＯセルと、
   前記半導体チップ上に搭載される、外部電源端子に供給される電源電圧を受けて、基準電圧を生成する基準電圧生成回路とを備え、
   前記基準電圧生成回路を構成する一部の素子が、前記半導体チップの第１のコーナ領域に配置され、
   前記基準電圧生成回路を構成する残りの素子が、前記半導体チップの縁部よりも内側のコア領域に配置され、
   前記第１のコーナ領域は、複数のコーナ領域のうち、前記残りの素子に最も近いコーナ領域であり、
   前記基準電圧生成回路を構成する前記一部の素子に、前記外部電源端子に接続される、抵抗素子と容量素子で構成されるロウパスフィルタが含まれる、半導体装置。
2. 半導体チップと、
   前記半導体チップの縁部に沿って配置される複数のＩＯセルと、
   前記半導体チップ上に搭載される、外部電源端子に供給される電源電圧を受けて、基準電圧を生成する基準電圧生成回路とを備え、
   前記基準電圧生成回路を構成する一部の素子が、前記半導体チップの第１のコーナ領域に配置され、
   前記基準電圧生成回路を構成する残りの素子が、前記半導体チップの縁部よりも内側のコア領域に配置され、
   前記第１のコーナ領域は、複数のコーナ領域のうち、前記残りの素子に最も近いコーナ領域であり、
   前記基準電圧生成回路を構成する前記一部の素子に、定電流生成回路のスタートアップ回路に含まれる抵抗素子が含まれる、半導体装置。
3. 半導体チップと、
   前記半導体チップの縁部に沿って配置される複数のＩＯセルと、
   前記半導体チップ上に搭載される、外部電源端子に供給される電源電圧を受けて、基準電圧を生成する基準電圧生成回路とを備え、
   前記基準電圧生成回路を構成する一部の素子が、前記半導体チップの第１のコーナ領域に配置され、
   前記基準電圧生成回路を構成する残りの素子が、前記半導体チップの縁部よりも内側のコア領域に配置され、
   前記第１のコーナ領域は、複数のコーナ領域のうち、前記残りの素子に最も近いコーナ領域であり、
   前記基準電圧生成回路を構成する前記一部の素子に、抵抗素子と容量素子で構成される出力安定化回路が含まれる、半導体装置。
4. 半導体チップと、
   前記半導体チップの縁部に沿って配置される複数のＩＯセルと、
   前記半導体チップ上に搭載される、互いに接続された第１の回路および第２の回路を備え、
   前記第１の回路を構成する一部の素子が前記半導体チップの第１のコーナ領域に配置され、
   前記第２の回路を構成する一部の素子が前記半導体チップの第２のコーナ領域に配置し、
   前記第１の回路を構成する残りの素子および前記第２の回路を構成する残りの素子が前記半導体チップの縁部よりも内側のコア領域に配置され、
   前記第１の回路を構成する前記残りの素子および前記第２の回路を構成する前記残りの素子が、前記コア領域内の第１の領域に配置され、
   前記第１のコーナ領域は、複数のコーナ領域のうち、前記第１の領域に最も近いコーナ領域であり、
   前記第２のコーナ領域は、複数のコーナ領域のうち、前記第１のコーナ領域以外のコーナ領域であり、
   前記第１の回路は、外部電源端子に供給される電源電圧を受けて、基準電圧を生成する基準電圧生成回路であり、
   前記第２の回路は、パワーオンリセット回路である、半導体装置。
5. 前記第２の回路を構成する前記一部の素子は、遅延回路に含まれる容量素子である、請求項４記載の半導体装置。
6. 前記第２の回路を構成する前記一部の素子は、パルスフィルタである、請求項４記載の半導体装置。
7. 前記半導体装置は、さらに、
   前記半導体チップ上に搭載される、バーンインテスト回路を備え、
   前記バーンインテスト回路が前記第２のコーナ領域に配置される、請求項４記載の半導体装置。
8. 前記半導体装置は、さらに、
   前記半導体チップ上に搭載される、前記基準電圧をモニタするモニタ回路を備え、
   前記モニタ回路内の出力安定用の素子が前記第１のコーナ領域に配置される、請求項４記載の半導体装置。
9. 前記半導体装置は、さらに、
   前記半導体チップ上に搭載される、内部電源電圧をモニタするモニタ回路を備え、
   前記モニタ回路が前記第２のコーナ領域に配置される、請求項４記載の半導体装置。
10. 前記半導体装置は、さらに、
    前記半導体チップ上に搭載される、外部電圧監視回路を備え、
    前記外部電圧監視回路に含まれる分圧回路が前記第１のコーナ領域に配置される、請求項４記載の半導体装置。
11. 前記半導体装置は、さらに、
    前記半導体チップ上に搭載される、外部電圧監視回路を備え、
    前記外部電圧監視回路に含まれるパルスフィルタが前記第２のコーナ領域に配置される、請求項４記載の半導体装置。
12. 前記第２のコーナ領域に配置される素子と、前記第１の領域に配置される素子の一部とは、前記ＩＯセル内のパッド、およびワイヤ配線を通じて接続される、請求項４記載の半導体装置。
13. 前記半導体装置は、
    さらに、前記半導体チップ上に搭載される、外部電源端子に供給される電源電圧を受けて、内部電圧を監視する内部電圧監視回路を備え、
    前記内部電圧監視回路を構成する一部の素子が前記半導体チップの第３のコーナ領域に
    配置され、
    前記内部電圧監視回路を構成する残りの素子が前記コア領域内の第２の領域に配置される、
    前記第３のコーナ領域は、複数のコーナ領域のうち、前記第２の領域に最も近いコーナ領域である、請求項４記載の半導体装置。
14. 前記内部電圧監視回路を構成する一部の素子は、前記外部電源端子に接続されるロウパスフィルタである、請求項１３記載の半導体装置。
15. 前記内部電圧監視回路を構成する一部の素子は、出力安定化のための素子である、請求項１３記載の半導体装置。

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