次に、本発明の好ましい実施の形態について、図面を参照して説明する。
[第1の実施の形態]
図3は、本発明の第1の実施形態の半導体装置であるダイレクトコンバージョントランシーバのブロック図である。このトランシーバでは、受信信号の経路として、ローノイズアンプ(LNA)101、デモジュレータ(DEMO)102、ローパスフィルタ(LPF)103、可変利得アンプ(VGA)104が備えられ、送信信号の経路として、VGA124、LPF125、モジュレータ(MOD)126、パワーアンプ(PA)127が備えられている。受信経路と送信経路を区別するために、受信経路に設けられる構成要素の名称には「Rx」が、送信経路に設けられる構成要素の名称には「Tx」が付与されている。LNA101とPA127は、不図示のアンテナ(ANT)に接続している。ローカル信号を発生するシンセサイザを構成するものとして、PLL(フェーズロックドループ)121、低周波部(SYN_LF)122、高周波部(SYN_HF)123が備えられている。
このトランシーバでは、ばらつきをモニタするためのモニタバスを構成するものとして、テイルスイッチ(SW_tail1)105、テイルスイッチ(SW_tail2)106、検出器(DET)107、検出部スイッチ(SW_DET)108、モニタバス109、積分回路(INT)110が備えられている。アナログ補正バスを構成するものとして、多値電圧発生器(MLVG)111、アナログバス112、マルチプレクサ(MUX)114、レジスタ113が備えられている。その他に、要求される精度など必要に応じて、電源電圧モニタ回路(VDD)118、温度モニタ回路(Temp.)119がトランシーバに設けられている。
以下、マルチバンドOFDM(MB−OFDM)方式のUWB無線用のトランシーバに本発明を適用したと仮定して、図3に示した各部の働きを説明する。アンテナ(ANT)から入ってきた3GHz〜10GHzの受信信号は、広帯域LNA101によって数10dB程度増幅され、デモジュレータ102に入力される。デモジュレータ102は、この場合、ダイレクトダウンコンバージョンの構成になっており、そのローカルポートには、シンセサイザから3GHz〜10GHzのローカル信号が供給されている。ローカル信号として、例えば周波数が一番低いチャネルであるチャネル#1のチャネル周波数である3.4GHzが供給されているとき、アンテナから入ってきたチャネル#1の信号は、デモジュレータ102によってDC付近から約250MHzあたりまでのベースバンド信号に変換される。フィルタ103は、DC付近から約250MHzあたりまでのパスバンドの信号を通過させ、約250MHzより高周波側のストップバンドの信号を減衰させる。VGA104は、そのゲインを0dB付近から数10dB付近まで変えることができるものであって、その後段に接続する不図示のADC(アナログ/デジタル変換器)に最適なレベルにまで信号を増幅する。
アンテナには、チャネル#1の電波以外に、様々な電波が入ってくる。通常、一つのピコネットを形成すると、そのピコネット内には、コーディネータとしての親局と、親局の10m程度以内に位置するいくつかの子局とが存在する。MB−OFDM方式では、図2に示すように、例えばグループ#1のチャネル#1〜#3を使ったあるホッピングシーケンスが一つのピコネットに割り当てられる。少し離れた別のピコネットには、例えば、同じグループ#1の周波数であって、異なるホッピングシーケンスが割り当てられる。したがってコーディネートされていない別のピコネットにおける電波が受信アンテナに紛れ込んでくる。それは隣のチャネル#2であったり、またその隣のチャネル#3であったり、さらに離れたチャネルである#7や#8であったりもする。チャネル#2やチャネル#3などの隣接チャネル、次隣接チャネルの信号は、通常、LPF116によって減衰させられる。問題は、チャネル#1の約2倍の周波数のチャネルであるチャネル#7やチャネル#8からの電波が来たときに、デモジュレータにインペアメントがあると、チャネル#7、チャネル#8の信号をベースバンドにダウンコンバートしてしまうことである。ベースバンド帯域内にチャネル#7、チャネル#8からの信号が落ちてくると、LPFによっても除去できない部分が生じてしまう。
このインペアメントは、ミキサの2次歪みに起因しており、例えばダブルバランス型ミキサ(DBM)の差動トランジスタペア(差動対)にVt(しきい値電圧)ばらつきやgm(相互コンダクタンス)ばらつきなどがあることによって生じる。通常、ダブルバランス型ミキサの2次歪みは、差動対が理想的であればキャンセルされるが、このような素子ばらつきによって、ミキサが2次歪みに対して感度を有するようになる。
デモジュレータの2次歪みは、通常、2倍のローカル周波数の電波をデモジュレータに入力し、そのときにベースバンドにダウンコンバートされる量から、2倍のローカル周波数に対する変換ゲインを求めることによって求められる。出荷時に1回補正すればその後は変化がないような素子であれば、そのような2次歪みを測定する構成を実装しなくても済むが、通常、そのよう素子ばらつきは、温度(や時間の経過)とともに変化するので、一度だけの補正では除去できず、温度が変化したときなど必要に応じて再補正が必要となる。
デモジュレータ部に配置してある検出器107は、デモジュレータのインペアメントを測定する。測定結果は、選択スイッチ108をオンにすることで、モニタバス109に送り出される。積分回路110は、モニタバス上の信号を積分してその積分結果を出力する。積分回路110からの出力は、スイッチなどを介してADCに供給される。ADCに関しては、受信信号をデジタル化するために用いられるADCがモニタ動作の時には積分回路に接続するような構成にしておけば、半導体チップには1セットのADCを設けるだけで済ませることができる。これによってデモジュレータのインペアメントは、CPUやハードロジックなどの制御回路に取り込まれる。
インペアメントの補正に関しては、特開2004−020325号公報に開示されたものと同様のアナログバスを使った構成をとることができる。多値電圧発生器(MLVG)111は、例えばM個の粗調整用の直流電圧群とN個の微調整用の直流電圧群を発生する。アナログバス112によって、このM+N個の直流電圧を半導体チップ内に各部のヘテロな回路ブロックに送ることで、各回路ブロックのばらつきを補正することができる。例えばダブルバランス型ミキサの差動ペアのバックゲートの片方に粗調整用直流電圧の中の一つの電圧を、もう片方のバックゲートに微調整用直流電圧群の中の一つの電圧を与えることで、最大でM×N通りの補正ができ、Vtばらつきの影響などを1/(M×N)にすることができる。
デモジュレータ102は、例えば、図4Aに示したようなダブルバランス型ミキサ(DBM)421の構成を有する。DBM421は、1対の端子からなる出力ポート(VoutP、VoutN)217、218と、一対の端子からなる高周波ポート(RFP、RFN)403、404と、一対の端子からなるローカルポート(LOP、LON)411、412と、テイルスイッチ(SW_tail1、SW_tail2)とを備えている。さらにこのミキサは、通常のダブルバランス型ミキサと異なり、ばらつき補正のためのバックゲートポートを備えている。この例では2組の差動対の4個のトランジスタのそれぞれのバックゲート(BGP1、BGN1、BGP2、BGN2)413〜416をバックゲートポートに取り出している。BGP1(413)とBGN1(414)が一組の差動対のバックゲートであり、例えばBGP1(413)に粗調整用直流電圧の中の一つの電圧を与え、BGN1(414)に微調整用直流電圧の中の一つの電圧を与えることで、上記の補正が可能となる。BGP2(415)、BGN2(416)の組についても同様である。
図3におけるマルチプレクサ(MUX)114は、ミキサのこれら2組の差動対の4つのバックゲートにアナログバス112からの補正電圧を選択して供給する。レジスタ113の設定に従って粗調整用直流電圧の中の一つの電圧を例えばBGP1(413)に供給し、微調整用直流電圧群の中の一つの電圧をBGN1(414)に供給する。BGP2(415)、BGN2(416)の組も同様である。レジスタ113は、デモジュレータのインペアメントの情報を保持しているCPUやハードロジックなどの制御回路から制御される。
このように、ばらつき監視用のモニタ回路105〜109、ばらつき補正回路112〜114をミキサに付加したものを、アナログバス・ダブルバランス型ミキサ(AB_DBM)115と称しており、同様のものをモジュレータやシンセサイザにおいても使用できる。そのような構成を有するモジュレータやシンセサイザには、図において、略号に「AB」の文字が付加されている。
さらに同様の構成をLPF103周辺にも配置することで、LPFのオフセットばらつきなどのインペアメントを補正できる。LPF103は、例えば、トランスコンダクタンスアンプ(OTA)とコンデンサで構成されるgmCフィルタであり、OTA内の差動トランジスタのバックゲートがミキサの場合と同様に取り出される。LPFの出力ノードの電圧、またはLPFが複数のOTAで構成される場合はその中のどこかのOTAの出力ノードの電圧を、モニタバスによる構成を使って測定する。フィルタのインペアメントも差動トランジスタ対でのVtばらつきやgmばらつきなどによって生じており、例えばモニタバスによって測定した出力のオフセットが小さくなるように、アナログバスからバックゲートに対して補正を行えば、インペアメントを補正することができる。
さらに同様の構成をVGA104周辺にも配置することで、VGAのオフセットばらつきなどのインペアメントを補正できる。VGA104は、例えば、差動トランジスタ対を備えるアンプであり、この差動対の各トランジスタのバックゲートをミキサの場合と同様に取り出す。VGAの出力ノードの電圧、またはVGAが複数の差動対で構成される場合はその中のどこかの差動対の出力ノードの電圧を、モニタバスによる構成を使って測定する。VGAのインペアメントも差動トランジスタ対でのVtばらつきやgmばらつきなどによって生じており、例えばモニタバスによって測定された出力のオフセットが小さくなるように、アナログバスからバックゲートに対して補正を行えば、インペアメントを補正することができる。
一方、送信側の経路では、デジタル/アナログ変換器(DAC)からVGA124にDC付近から約250MHzあたりまでのベースバンド信号が供給され、VGA124はベースバンド信号を所望の電力にまで増幅する。UWBの送信平均電力は−10dBm程度であり、通常、VGAは、大きなゲインを必要としないが、送信電力を変化させるために、そのゲインを制御できることが好ましい。消費電力の観点からDACやADCの分解能を大きくとれないために、VGAでの最適なゲイン調整が必要となる。ゲインは0dBあたりを中心として数10dBの可変範囲があることが好ましい。
VGA124の出力はLPF125に入力される。送信側のLPFは、主としてDACのエイリアシングを除去する目的があり、パスバンドの周波数はDACのサンプリング周波数に応じて決定される。LPF125とVGA124の順序を交換することも可能である。LPF125の出力はモジュレータ126につながる。モジュレータは、DC付近から250MHz付近までのベースバンド信号を3〜10GHz付近のRF信号に変換する。モジュレータ126のローカルポートには、シンセサイザ123からのローカル信号が入力する。パワーアンプ(PA)127は、モジュレータ出力を増幅する。そのゲインは、モジュレータの変換ゲインにも依存するが、数dBから数10dBであることが必要とされる。
VGA124やLPF125、モジュレータ126も、受信側ブロックで説明したものと同様の、インペアメントをモニタする構成と、そのインペアメントを補正する構成とを備えている。VGA124やLPF125での補正の必要性は、それらのブロックのゲインによっても変わってくるが、数十dB程度のゲインを有する場合、特に1V程度の低い電源電圧においては、オフセット電圧を補正することによって信号のダイナミックレンジが抑圧されないようにすることの意味は大きい。
モジュレータ126のインペアメントとして、ローカルリークがある。モジュレータのローカルリークも、ミキサを構成する差動対の2つのトランジスタ間のVtやgmのミスマッチによって発生する。ローカルリーク量とミキサ出力でのDCオフセットとの間には相関があり、DCオフセットをモニタすることでローカルリークの量が分かる。デモジュレータの場合と同様に、この実施形態では、ダブルバランス型ミキサ(DBM)の出力ポートに直流電圧のモニタ機能を配備して、直流電圧のオフセット量を制御回路に取り込んでいる。制御回路は、モジュレータ126内のレジスタに働きかけてマルチプレクサを操作し、粗調整直流電圧群と微調整直流電圧群のなかから一つずつ直流電圧を取り出して、差動トランジスタ対のバックゲートにそれぞれ供給する。
電源電圧モニタ回路118は、半導体チップ各部の電源電圧やバイアス電圧をモニタする。通常、設計ルール90nmクラスの微細化されたプロセスノードでは、外部からチップに供給される電源電圧は3.3Vとか2.4Vとか1.8Vであり、コア部の回路の動作に用いられる1〜1.2Vの電源電圧は、チップ上のレギュレータ回路で発生させることが多い。レギュレータの出力電圧の温度安定性をよくするのには限界があり、さらには電源配線でのIR(電流・抵抗積)ドロップを小さくするのにも限界があり、各回路ブロックでの電源電圧は、温度変動や負荷変動の影響を受ける。電源電圧の変化によって影響を受ける回路トポロジーも存在し、電源電圧の変化を検出して補正に反映させることが好ましい。例えば、あらかじめ電源電圧とローカルリーク量やオフセット電圧との関係を測定してテーブルに記述しておき、電源電圧が再調整を要するくらい変化したことを検出したら、その変化量に応じてテーブルを参照して補正に反映させることができる。
温度モニタ回路118は、半導体チップの各部の温度をモニタする。回路ブロックよっては温度変化に対して敏感な回路がある。インペアメントを一度補正しても、回路によってはその後の温度変化によって補正量が最適値からずれて再調整が必要な場合がある。例えばモジュレータのローカルリークは、ギルバートセルの差動ペアでのしきい値電圧Vtや相互コンダクタンスgmなどのミスマッチによって起こる。これらのパラメータは温度依存性を有しており、一度補正を行ってその影響をキャンセルすることができても、温度が変化した場合に、補正量が最適値からずれてしまう場合がある。温度モニタ回路はチップに一個あればよい場合もあるが、チップ上での発熱源の分布状況や、チップの実装形態に起因するチップと外部との熱抵抗の分布状況によっては、チップ上に大きな温度差が発生する場合があり、しかもそれが時間とともに変化する場合もあるので、半導体チップの各所に温度モニタ回路を置くことが好ましい場合がある。電圧モニタの場合と同様に、例えばあらかじめチップ温度または各回路ブロックの温度とローカルリーク量やオフセット電圧との関係を測定してテーブルに記述しておき、温度が再調整を要するくらい変化したことを検出したら、その変化量に応じてテーブルを参照して補正に反映させることができる。
図5は、本実施形態における温度モニタ回路と電圧モニタ回路の一例を示す回路図である。基準電圧Vrefを発生するバンドギャップリファレンス(BGR;バンドギャップ型基準電圧発生回路)608が設けられており、基準電圧(Vref)609は、温度モニタ回路(Temp.)と電圧モニタ回路(VDD)に供給されている。温度モニタ回路は、温度測定用のダイオード602と、ダイオード602と基準電圧Vrefとを切り替えてモニタバス601に接続する検出部スイッチ(SW_DET)604とを備えている。電圧モニタ回路は、電源電圧(VDD)605と基準電圧Vrefとを切り替えてモニタバス601に接続する検出部スイッチ(SW_DET)607を備えている。
本実施形態のモニタバスの構成では、以上説明したようなデモジュレータやモジュレータやアンプやフィルタや発振器などのインペアメントをバスによって収集し、半導体チップに一個設けられる積分回路によって帯域制限を行いながらこのインペアメント成分を増幅し、ADCによってインペアメント成分をデジタル値に変換して、制御回路がインペアメントを把握できるようにしている。このような構成は、これらの回路ブロックの本来の信号伝達にほとんど影響を与えない。例えばデモジュレータはRF信号をべースバンド信号にダウンコンバートするが、本実施形態では、その変換ゲインや雑音指数(NF)やリニアティの指標であるIP3(3次インターセプトポイント)にほとんど影響を与えることなく、インペアメントを測定することができる。これは、本来の信号経路とは別にインペアメント測定用の経路を用いている本発明の大きな特徴の一つである。
さらに本実施形態でのインペアメント測定の構成は、その測定対象が同種類の回路に限られるものではなく、ミキサやアンプやフィルタや発振器や温度センサや電圧モニタやADCやDACをはじめとして、その他様々の回路ブロックのインペアメント測定に対応できる。本実施形態の構成は、デジタル回路におけるインペアメント、たとえば2つのバッファのスキューばらつきや、速度ばらつき、駆動能力のばらつき、スレッショルドのばらつきなどにも対応できる。一つの半導体チップ上に存在するこれらへテロな回路ブロックのインペアメントの測定に対応できる構成は、従来技術には存在しない。
一般にヘテロな回路においては、各回路ブロック間の信号の流れは規則的ではなく、また、信号の接続関係も、単純なシリアル形態やパラレル形態とはならない。例えば、受信RF信号がLNAからデモジュレータ、LPFへと流れていく一方で、デモジュレータのローカルポートにはシンセサイザからローカル信号が供給される。このような接続関係の下においても本実施形態のモニタバスの構成によれば、各回路ブロックのインペアメントを測定できる。シンセサイザ内に存在するミキサは、そのインペアメントによってスプリアスを発生するが、受信機の各回路ブロックを通ってきたベースバンド信号を単純に観測しても、ミキサのインペアメント量は分からない。各回路ブロックに直接アクセスできる本実施形態の構成によって、初めて、システム内部のインペアメントを把握できるようになる。UWBでは、超広帯域の周波数の信号を数nsのインターバルで高速にホッピングする必要性から、SSB(単一側波帯)ミキサを用いたシンセサイザを用いる必要があり、ミキサのインペアメントに起因したスプリアスが発生しやすい。通常の狭帯域通信のシンセサイザでは、Integer−N型やFractional−N型のPLLを用いたシンセサイザ構成となっており、従来はこのようなスプリアス発生の問題点も気づかれていなかった。
本実施形態におけるアナログバスによる補正の構成も、モニタバスと同様に高い自由度を有する。本来の信号経路からは独立したアナログバスによる構成を用いることで、ヘテロな回路における各回路ブロック内での本来の信号伝達に影響を与えることなく、補正を行うことができる。本実施形態によれば、モニタバスによって、ヘテロな回路中の任意の回路ブロックのインペアメントを測定することができ、制御回路はそのインペアメントを把握することができるため、その測定結果に基づいて、任意の回路のインペアメントをアナログバスを用いて補正することができる。このように、いずれも任意の回路ブロックにアクセスできるモニタバス構成とアナログバス構成との組み合わせは、従来はその問題意識さえなかったヘテロな回路におけるインペアメント補正を可能にする。
本発明によるインペアメントの測定と補正の特徴は、極めて小さな消費電力、チップ内面積、寄生容量、オーバーヘッドで実施することができ、かつ、低電圧においても高い精度の補正を行うことができることである。寄生容量が小さいことから、スピードや高周波特性が犠牲になることはない。モニタバスにおいては、各回路ブロックに配置すべき回路は、基本的には、検出器とスイッチのみである。検出器として抵抗を用いる場合には、モニタバスに定常的に流れる電流はほとんどない。対象とする半導体チップに一個設けられる積分回路における積分期間中のみに、検出器に電流が流れるだけである。積分期間が終了すれば、積分回路のバイアス電流を遮断すればよく、その結果、その後は検出器には電流が流れなくなる。アナログバスにおいても、各回路ブロックに配置するものは、基本的にはマルチプレクサとレジスタのみである。これらの回路も、定常的には電流は流れない。対象とする半導体チップ内に一個設けられる多値電圧発生器に電流が流れるのみである。
ここで、測定のために付加した検出器やスイッチ、補正のために付加したマルチプレクサやレジスタがチップ上で示す面積について検討する。特に90nmルールあたりの半導体プロセスを用いた場合を想定すると、2個の抵抗からなる検出器は数μm角で構成でき、2連のスイッチであっては10μm角程度で構成できる。9個の電圧から2個の電圧を選択するマルチプレクサとレジスタは、10μm×数10μm程度の大きさで構成できる。8本の線からなるアナログバスをチップ内に設ける場合も、1μmのライン・アンド・スペースを用いるとすれば、16μm程度の幅で済む。補正のためにDACなどを各回路ブロックごとに配置する方法と比べて、本実施形態の方法によれば、補正のために必要なチップ面積や消費電力を極めて小さくすることができる。
さらに本実施形態のアナログバスによる構成は、抵抗ラダーによって生成された電圧群をスイッチで切り替えてトランジスタのバックゲートに印加する構成であるので、OTA((演算)トランスコンダクタンスアンプ)やオペアンプなどのアクティブな素子のオフセットばらつきが入ってくることはない。各回路ブロックにDACなどを配置する構成では、補正のための回路自身が有するオフセットが、ばらつきをさらに悪化させ、ばらつき補正範囲を拡げてしまう、という問題もあった。本実施形態では、モニタバスも基本的には検出器抵抗とスイッチとで構成されており、後述するように、対象となるチップにおいて1個設けられる積分回路に対し、その積分回路のオフセットを取り除く手段を設けることにより、測定系のばらつきが測定に影響を与えることをなくすことができる。
一般に多くのRF回路やアナログ回路は、差動対ないしは擬似差動対を備えている。これは、差動対や擬似差動対などの差動構成が、基板を介したクロストークや、配線間のクロストーク、特にインダクタなどの誘導性のクロスカップル、電源ラインの揺れやノイズに対して耐性を持っているからであり、差動対や擬似差動対を構成するトランジスタのバックゲートを制御して補正を行う本発明は、広くRFやアナログ回路に適用できる。差動構成ないしは擬似差動構成は、このような差動構成を採用しないシングル構成に対して、同じノード振幅において+6dB広いリニアリティを実現できることも、低電圧化が進む中でこれらの差動対や擬似差動が対広く利用されることの理由となっている。
なお図3は、受信信号経路、送信信号経路ともに同相(I)成分と直交(Q)成分のうちの片方のみの構成を示しているが、本実施形態のばらつき補正技術は、I/Q両方の構成、さらにはMIMOなどのより複雑なシステムに対しても、オーバーヘッドをほとんど劣化させることなく、適用することができる。
[第1の実施形態の詳細な実施例]
以下、第1の実施形態の詳細な実施例について説明する。
図6は、第1の実施形態におけるモジュレータの構成の一例を示している。モジュレータ221には、ベースバンド信号または中間周波数(IF)信号が供給されるIFポート(IFP、IFN)211、212と、ローカル信号を供給されるローカルポート(LOP、LON)203、204と、出力ポート(VoutP、VoutN)217、218とが設けられており、さらに、ばらつき補正用にバックゲートポート213〜216が設けられている。ローカル信号はテイル部の差動対201、202のゲートに入力し、ベースバンド信号(またはIF信号)はミドル段の差動対207〜210のゲートに入力する。ミドル段の差動対のドレインには、負荷抵抗219、220と出力ポート217、218とが接続する。テイル部差動対のゲートには、抵抗222、223を介してテイルスイッチ(SW_tail1、SW_tail2)205、206が接続される。
この回路の動作は、ローカルポート203、204に入力したローカル信号と、IFポート211、212に入力したベースバンド信号またはIF信号とを掛け合わせて出力ポート217、218に出力する、というものである。通常、デモジュレータでは、ミドル段トランジスタ207〜210にローカル信号を供給し、テイルトランジスタ201、202にベースバンド信号またはIF信号を供給するが、図6に示したデモジュレータでは、テイルトランジスタにローカル信号を供給している。この方が、ローカルポートと出力ポートとの間のアイソレーションがよくなり、補正を行う前のローカルリーク量が低下するためである。補正前にある程度ローカルリークを低下させておくことは、補正の範囲が大きくなりすぎないようにする上で、効果がある。さらに図6の回路が通常のデモジュレータと異なる点は、インペアメント観測のためのスイッチと、ばらつき補正のためのバックゲートポートが備えられている点である。
インペアメントの観測においては、出力ポート217、218のDCレベルを検出器107で検出する。差動対207、208間のインペアメントの測定においては、スイッチ205をオフとしてテイルトランジスタ201にバイアス電圧が適切に加わるようにし、かつ、スイッチ206をオンとしてテイルトランジスタ202にはバイアス電圧が加わらないようにする。これによって差動対207、208にはテイル回路によって決定される規定のバイアス電流が流れ、その一方で差動対209、210にはバイアス電流が流れず、その結果、差動対207、208のインペメントに起因したDCオフセットのみが出力に現れる。バイアス電流は、テイルトランジスタのゲート信号、この場合はローカル信号によって変調されている。差動対209、210は、そのゲートに印加された信号この場合はベースバンド信号によって、ローカル信号が重畳したバイアス電流をさらに変調し、ベースバンド信号とローカル信号の掛け算を行う。同様にして差動対209、210のインペアメントを測定するために、上記のスイッチ設定を逆転させてDCオフセットを測定する。
ここで言うインペアメントには、トランジスタ間のしきい値電圧Vtのばらつき、相互コンダクタンスgmばらつき、オン電流Ionのばらつき、ゲート幅やゲート長のばらつき、差動対回路内のペア間の配線の長さや幅のばらつき、マスクレイアウトに伴う配線の位置関係の遠近など、様々な要素が含まれる。トランジスタなどの素子そのものに起因するばらつきはもとより、配線やレイアウトなど回路特性に関わる要素に係るばらつきは、広義の素子のばらつき(インペアメント)として定義される。これらの素子のインペアメントに起因して、出力におけるDCオフセットやローカルリークなど、回路としてのインペアメント、つまりは電気信号のばらつき(ばらつき信号)が生じる。本実施形態では、この素子レベルや回路レベルのインペアメント起因の電気信号をモニタすることで、インペアメントを補正する。その一方で、全てのインペアメントが出力のDCオフセットとして現れるわけではない。そのため本発明では、後述するが、ローカルリークを検出する構成や、初期評価や出荷時などに、DCオフセットから推定できないインペアメントを測定する方法も示している。
ばらつきの補正に関しては、ミドル段の4個のトランジスタからバックゲートポート213〜216を取り出すことで、差動トランジスタ207、208間のばらつき、さらには差動トランジスタ209、210間のばらつきを補正することができる。例えばアナログバスの粗調整用電圧群の中から一個の電圧を取り出してバックゲートポートBGP1(213)に与え、微調整用電圧源の中から一個の電圧を取りだしてBGN1(214)に与えることで、出力のDCオフセットがほぼなくなるようにする、つまり差動対のインペアメントがほぼなくなるようにすることができる。
図7Aは、差動対におけるバックゲートの電圧差、例えばBGP1(213)の電圧とBGN1(214)の電圧との差の電圧ΔVBGを変化させたときの出力(VoutP、VoutN)217、219のDCレベルの変化を示す。図7Bに、VoutPとVoutNとの差であるDCオフセットΔVoutと上述したΔVBGとの関係を示す。この場合、ΔVBGが0VにおいてDCオフセットは0Vとなっているが、通常は、インペアメントがあるが故にΔVBGが0VでもDCオフセットはゼロとならず、0Vより少しずれたある値においてDCオフセットがゼロとなる。基本的には、DCオフセットがゼロとなるようにΔVBGの補正を行う。
図7Cに、デモジュレータ出力における基本波{1,1}の電力及びローカルリーク{1,0}の電力とΔVBGとの関係を示す。基本波の電力は、RFポートに入力する信号の周波数とIFポートに入力する信号の周波数の和の周波数での信号成分の電力を表している。この場合、ΔVBGがゼロであるときにローカルリークは最小値となって、約−85dBmとなっており、ローカルリークと基本波との差は−85dBc程度になっている。通常は、差動対にインペアメントが存在するので、ΔVBGがゼロである場合においてではなく、ゼロから少し離れたところにおいてローカルリークは最小となる。このローカルリークが最小となるΔVBGのところに、実際のバックゲート電圧間の差電圧ΔVBGを持っていくことがばらつき補正の目的である。
図7Dは、ローカルリークとDCオフセットとの関係を表す。仮に半導体装置におけるレイアウトに起因するインペアメントなどが存在しない理想的な状態であれば、出力のDCオフセットがゼロにおいてローカルリークもゼロとなる。しかし例えばローカルポート上の差動信号(LOP203、LON204)のどちらかが強く出力VoutP217にクロストークするなどのレイアウト上のインペアメントが存在すると、DCオフセットがゼロ以外の所でローカルリークは最小となる場合がある。この場合でも、チップにおけるレイアウトがひとたび固まってしまえばクロストーク量は変化しないため、ローカルリークが最小となるDCオフセットをあらかじめ評価などで求めておき、常にそのDCオフセットとなるように補正を行うことで、ローカルリークを低減することができる。
図8は、ローカルリークを検波回路(またはエンベロープディテクタとも言う)で検出する場合に使用できるモジュレータの一例を示している。図6に示したモジュレータと異なって、図8に示すモジュレータ251は、ローカルポートのスイッチを持たず、バックゲートポートが2本で済んでいる。ベースバンド信号またはIF信号の非反転端子IFP211に接続するミドル段トランジスタ237、240のバックゲート端子を統合してBGP端子243としており、ベースバンド信号またはIF信号の反転端子IFN212が接続するミドル段トランジスタ238、239のバックゲート端子を統合してBGN端子244としている。
図8に示す回路では、ローカルリークを測定して、ローカルリークが最小となるように、BGP端子243とBGN端子244との間の差電圧ΔVBGを調整する。ΔVBGとローカルリークとの関係は、図7Cで説明したように、差動対にインペアメントがある場合、一般的にはΔVBGがゼロにおいてではなく、ゼロ以外のある値においてローカルリークは最小となる。差動トランジスタ237、228間のインペアメントによってあるローカルリーク量が発生し、もう一方の差動トランジスタ239、240間のインペアメントによって別のローカルリーク量が発生して、両者の合成のローカルリーク量がモジュレータ出力に現れるが、このように結線したバックゲート端子2本によって、ローカルリークが最小となるように調整ができる。
図8の構成では、モジュレータ自身の構成は簡単になるが、ローカルリークを検出するときにベースバンド信号を停止するなどの仕組みが必要になる。一方、図6の構成では、モジュレータ自身の構成としては図8に対してスイッチや端子数が増加しているが、ローカルリークを検出するためにそれ以上の仕組みは基本的には必要ない。
これらのモジュレータは、シンセサイザ内のSSBミキサなどにおいても同様に使うことができるほか、無線用途にかかわらず様々な種類の信号のミキシングや乗算に使用できる。ミキサとアナログ乗算器とは一般に同じ機能を有する。図6の構成と図8の構成のどちらを選択するかは、システムのどのような箇所で使うか、IFポートの信号を止められるかなどによって、適宜決めることができる。
通常、しきい値電圧Vtのばらつきなどのインペアメントは、トランジスタサイズによっても異なるが、注意深くレイアウトした差動対トランジスタにおいても数mVから数十mV程度発生する。通常、バックゲートによる電流制御は、ゲートからの電流制御の数分の一から数十分の一の感度であるため、ΔVBGの制御範囲としては数十mVから数百mVが必要となる。
一般に、ばらつきは、トランジスタサイズを大きくすることで小さくすることができるが、トランジスタサイズの拡大には、消費電力の増大や寄生容量の増大といったデメリットが付随する。特に、10GHzレベルの超高周波特性を得る上でトランジスタサイズを増加させることは、消費電力の増大につながり、得策ではない。モジュレータのバイアス電流を数mA程度に抑えるためには、ゲート長として数十μm程度のサイズに抑えることが適切であり、その場合のしきい値電圧Vtのばらつきなどのインペアメントを考慮すると、粗調整電圧の可変範囲として、好ましくは300mV程度、大きい場合で500mV程度が選択できる。
あまり大きな可変範囲にすることは、同一の補正分解能を得る上でアナログバスの本数を多くすることにつながり得策ではない。さらにバックゲートコントロールが順バイアス側に片寄りすぎて基板に電流が流れる現象が起きる危険がある。バックゲートコントロールをミドル段トランジスタに対して行うことは、ミドル段トランジスタのソース電位が、テイル段トランジスタのドレイン−ソース間電圧の分だけ接地電位GNDより高いため、ミドル段トランジスタのバックゲート−ソース間電圧が順方向バイアスされにくいというメリットも有する。
微調整電圧の可変範囲としては、粗調整電圧の最小ステップにすることが、少ないアナログバス本数を実現する上で好ましい。微調整電圧は、粗調整電圧範囲の中心付近に存在することが好ましい。これはΔVBGとして正負の値をとる必要性があるからである。微調整電圧の最小ステップは、ローカルリークなどのインペアメントが仕様以内になる上で必要な刻みを有することが必要となる。例えば最小ステップとして10mV程度にしておけば、バックゲートの感度がゲートの1/10程度である場合、1mV程度の精度でVtばらつきを補正していることになり、多くの用途ではローカルリークやアンプのオフセットなどのインペアメントをその製品の仕様内に落とし込むことが可能となる。
ローカルリークをどこまで下げればよいかについては、無線システムの仕様によって変わってくるが、UWBにおいては−10dBm程度の平均電力を帯域幅500MHz程度にまで拡散させており、−40dBm/MHz程度の電力密度となっており、ローカルリーク量はこれを下回る−40dBm以下である必要がある、したがって、ローカルリーク量は、最低でもローカル信号の基本波の−30dBc以下である必要があり、好ましくは−40dBc以下であることが要求される。
図4は、上述したように、本実施形態で用いるデモジュレータの一例を示している。このデモジュレータ421は、基本構成としては図6に示すモジュレータと同様のものであるが、テイル段ゲートにRFポート403、404を、ミドル段ポートにLOポート411、412を設定しているところが異なる。出力ポート217、218には、今回の場合、ベースバンド信号が現れるが、LOポートが出力ポートに接近して出力ポートにローカル信号が現れても、ベースバンド信号とローカル信号との周波数差は大きいため、このデモジュレータに引き続くLPFなどにおいてローカルリークの影響は除去可能である。ローカル信号をミドル段に入力するこの構成は、RF信号をベースバンド信号に変換する変換ゲインを大きくする、というメリットを有する。
UWBなどの超広帯域無線システムにおいて問題となるデモジュレータのインペアメントは、前述した2倍のローカル周波数に対する変換ゲイン(以後、G2fLOと称す)で表される。図9Aは、基本波の変換ゲイン{−1,1}及びG2fLO{−2,1}とΔVBGとの関係を表したグラフである。この場合も、ΔVBGがゼロの場合に2倍のローカル周波数に対する感度が最小となっているが、インペアメントが存在する一般のデモジュレータにおいては、ゼロ以外のある値において、最小点が現れる。この問題もモジュレータにおけるローカルリークの問題と同じく2次歪みの問題であり、モジュレータの場合と同様に、出力DCオフセット電圧ΔVoutを観測して、G2fLOが最小になるようにΔVBGの補正を行う。
この場合も、レイアウトに起因するインペアメントによってポート間のクロストーク量が異なるなどの原因で、図9Bに示すように、G2fLOの最小点がΔVout=0において現れるのではなく、ゼロ以外の所で現れる場合もある。そのときは、モジュレータの場合と同様に、チップの初期評価や出荷時の検査などにおいて、あらかじめG2fLOとΔVoutの関係を測定してG2fLOが最小となるΔVout(ΔVout,opt)を求めておき、実際の補正においてはΔVoutがΔVout,optとなるように、ΔVBGに対して補正を行えばよい。
図10はデモジュレータの別の構成例を示している。図10に示すデモジュレータ451は、図4に示すデモジュレータに類似しているが、図8に示したモジュレータと同様にテイル部スイッチを省略してバックゲートポートを統合した点で、図4のものとは異なっている。この場合、G2fLOが最小となるΔVBGを見つけるために、実際に、ローカル周波数の2倍近傍の周波数を有するキャリアを入力する必要がある。このようにキャリアを入力するための構成をチップ上に用意する場合もあれば、G2fLOとΔVBGとの関係が温度変化においても大きく変化しない場合は、キャリアを入力するための構成を設けなくても、出荷時などに検査して補正量を設定することができる。
G2fLOがどこまで小さいことが要求されるかについてはシステム仕様によって変化するが、QPSK(直交位相シフトキーイング)変調やそれ以上の多値変調のエラーベクトル振幅EVMを悪化させないように、基本波のゲインの−30dBc程度以下のゲインが必要とされいる。好ましくは、G2fLO成分は、−40dBc程度以下のレベルに抑えることが望まれる。
図11A〜11Cは、インペアメントを測定する検出器の例を示したものである。図11Aは、被測定回路につながる検出器抵抗801の例であり、ここでは2本の抵抗によって検出器が構成されている。図11Bは、被測定回路につながる検波回路(エンベロープディテクタ)の例であり、ここでは、抵抗802と抵抗802にカソードが接続するダイオード803とダイオード803のアノードに接続する抵抗804と抵抗704に並列に接続するコンデンサ805とから検波回路が構成されている。差動信号系の場合、検出器は、true(真)とbar(バー;反転)(または位相角における0とπ)に対応したペアの構成を持ち、図11Aに示す回路のように2つの抵抗、あるいは図11Bのように2系統の検波回路によって構成される。図11Bに示す回路の場合、trueとbarとでダイオードの極性が相互に反転している。
図11Aに示した抵抗からなる検出器の動作は既に説明した。図11Bの検波回路を動作させる場合、モジュレータのなどの被測定回路の被測定端子に抵抗802を接続し、被測定端子からのRF信号をダイオード803によって検波し、検波された信号に対し、抵抗804とコンデンサ805によって、最初の積分処理が実行されるようにする。ローカルリークなどの検波においては、ベースバンド信号をオフにした場合に被測定端子に現れるのはローカルリークのみであるため、検波結果として得られるものは、ローカル信号に比例したDC信号である。ここで検波されたDC信号は、図3のスイッチ108を介してモニタバス109に現れ、積分回路110によってさらに積分されるとともに増幅される。
前述したように、ミキサやアンプなどの回路のインペアメントを測定する上で抵抗を用いる図11Aの構成は、面積、電力、寄生容量のオーバーヘッドを小さくする上で好ましい。図11Bの構成も、ダイオードにわずかに流れるバイアス電流以外に定常的に流れる電流はない。チップにおける面積の観点からしても、図11Bの全ての素子を数μm角程度で構成できる。ダイオードなどの寄生容量や寄生抵抗は、抵抗802を被測定端子のインピーダンスに比べて大きな値、例えば10倍くらいの値にすることで、ほぼその影響が見えなくなるようにすることができる。
ダイオード803として、図11Cに示すよう特性を持つ通常のPNダイオード806を使うことができるほか、CMOS回路においては、図11Cにおいて符号807に示すような、ゲートとドレインをダイオード接続したNMOSまたはPMOSのトランジスタを使用することもできる。
検出器出力をモニタバス109に送り出すかどうかを制御するスイッチ108(図3参照)としては、図12A〜12Dに示すような構成のものを用いることが考えられる。
図12Aは、NMOSまたはPMOSのトランジスタスイッチ902、903を使用した例を示している。NMOSトランジスタスイッチであれば、検出器(DET)901の出力の動作点が接地電位(またはGND電位、VSS電位とも言う)に近い場合、PMOSトランジスタスイッチであれば電源電圧(またはVDD電位とも言う)に近い場合に、このような単体のMOS構成のスイッチが簡単で好ましい。図12Bは、NMOSとPMOSを抱き合わせたいわゆるトランスファーゲートスイッチ906、907を用いた例を示している。接地電位から電源電圧までの広い範囲で低抵抗を得たい場合に好ましい構成である。なお、図12A、12Bのいずれも、モニタバス904は、2本のバスラインを備えた差動構成のものであり、検出器901も差動出力を有するものである。図12Aでは、検出器901の差動出力はスイッチ902、903をそれぞれ介してモニタバス904に接続し、図12Bでは、検出器901の差動出力はスイッチ906、907をそれぞれ介してモニタバス904に接続している。上述したように、差動構成は、基板ノイズ等のクロストークに対してロバストである特徴を有する。
図12C、12Dに示した構成は、それぞれ、図12A、12Bの差動構成をシングル構成に変えたものである。これらの場合、検出器(DET)909はシングル出力構成であり、モニタバス911もシングル構成である。これらの構成は、被測定回路が低電力化のためにシングル構成を採用している場合などに使用できる。差動系とシングル系が混在するシステムにおいては、例えば、図12A、12Bに示した構成を用い、シングルの被測定系においては一方の信号を接地点につなぐことで、混在が可能となる。
図3の積分回路110としては、不要なノイズを除去してDC電圧を通過させる回路を用いることができる。このような回路として、図13A〜13Dにそれぞれ示す積分回路や、図14A、14Bに示すようなフィルタを用いることができる。帯域制限されたアンプは、フィルタと同等の機能を有する。
図13Aに示す回路では、差動構成のモニタバス1005は、オペアンプ1001の差動入力に接続しており、この差動入力間を短絡させるスイッチ1007が設けられている。オペアンプ1001の差動出力と差動入力との間には、それぞれ、コンデンサ1002とコンデンサ1002をリセットさせるリセットスイッチ1003とが設けられている。オペアンプ1001の差動出力は、スイッチ1004を介してADCに供給される。
図13Aに示した積分回路の動作を説明する。通常は、受信機のVGAなどに接続しているADCの入力を積分回路につなぎ変えるために、受信機出力をADCから切り離してスイッチ1004をオンさせる。オペアンプ1001自身の入力オフセットを測定するために、バススイッチ1007をオンさせて、リセットスイッチ1003をリセット状態から開放させて積分を始める。一定時間の積分の後、オペアンプ1001自身のオフセットはADCを通じて制御回路に取り込まれる。通常のインペアメントの測定では、バススイッチ1007はオンさせずに被測定回路の検出器スイッチ108をオンさせてモニタバスに検出器信号を発生させ、上記の積分動作を行う。
積分回路に流れ込む電流Iに対し、tを積分時間、Cintを積分コンデンサ1002の容量値として、積分出力のゲインは、t/Cintで表され、積分帯域は1/(2t)で表される。本実施形態では、必要なゲインや帯域に応じて、tとCintを決定すればよい。積分時間tとして例えば1μs程度を設定した場合、帯域は500KHzとなる。これによって、チップを横断してモニタバスを張り巡らしても、モニタバスに飛び込んでくるノイズや、検出器やスイッチで発生する熱ノイズ、1/fノイズの影響を、無視できる程度にまで低減させることができる。
図13Bに示す積分回路は、図13Aに示した回路において、リセットスイッチ1003の代わりに抵抗1010を設け、リセットコンデンサ1002に蓄えられた以前(過去)の情報を放電させてクリアさせる。以前の情報を完全にクリアするために積分ゲインや積分帯域に制約が生じるが、リセットスイッチを省略できるメリットがある。
図13C、13Dに示す積分回路は、それぞれ、図13A、13Bに対応するのものであるが、モニタバスが差動構成ではなくシングル構成の時に使われるものである。シングル構成のモニタバス1011とシングルエンドのオペアンプ1012によって、上記と同様の積分動作を行う。オペアンプの非反転(+)入力端子は接地されている。前述したように、このようなシングル構成は、クロストークノイズ等の影響が少ない場合に、低電力化を図る上で効果がある。
図15A、15Bは、このような積分回路で使用されるオペアンプの構成の例を示している。サブ100nmの微細化されたプロセスノードにおいては、電源電圧も1V程度以下となり、インペアメントモニタシステムにおいても低電圧で動作できる構成が必要となる。図15Aは、トランジスタの縦積み段数を減らした差動オペアンプの回路例を示している。このオペアンプでは、電流源トランジスタ対1101と、差動対1102と、負荷トランジスタ対1103、出力バッファトランジスタ対1107、1108とが設けられ、バッファトランジスタ対1107には位相補償容量1106が接続し、差動対1102には差動入力1104、1105が接続し、バッファトランジスタ対1107の出力には差動出力1109、1110が接続している。
通常、トランジスタのカスケード段数、すなわち縦積み段数が制限されると、カスケード構成を用いてドレイン抵抗を大きくすることができないため、オープンループゲインは小さいものとなる。しかしながら図15A、15Bに示す構成では、差動対にバッファを設けることによって、縦積み段数が少ない構成においても50〜100dB程度のオープンループゲインを得ることができる。1/fノイズを低減する上で、差動対をPMOSトランジスタで構成することが望ましい。
図15Bに示すオペアンプは、図15Aのオペアンプをシングルエンド構成としたものである。差動入力1114、1115によって入力を受けて、シングル出力1119から出力する。この回路は、シングル構成が許される仕様において、消費電力を低減するのに適している。
図14A、14Bは、積分回路として、トランスコンダクタンスアンプ(OTA)とコンデンサを用いたgmCフィルタを使用した例を示している。図14Aに示す積分回路では、差動構成のモニタバス1005が、OTA1201の差動入力に接続しており、この差動入力間を短絡させるスイッチ1007が設けられている。OTA1201の差動出力は、スイッチ1004を介してADCに接続する。このOTA1201の1対の差動出力に対して並列にコンデンサ1202が接続している。
図14Aに示した回路において、被測定回路からのインペアメント信号は、モニタバスを介してOTA1201に入力され、OTAの相互コンダクタンスgmとコンデンサ1202の容量Cによって決まるローパスフィルタ特性によって帯域制限がなされる。ここで示したものは一次のローパスフィルタの例であるが、必要に応じてOTAやコンデンサを追加して高次のフィルタを形成することは当然可能である。さらにOTAを制御してゲインの切り替え機能を持たせることも当然可能である。図14Bに示す回路は、図14Aに示した回路をシングル構成のgmCフィルタとしたものであり、シングル構成が許される仕様において、消費電力を低減するのに適している。
このようなgmCフィルタを用いた積分回路構成は、小さな容量の積分コンデンサを用いる場合であってもカットオフ周波数を低くすることができ、ノイズ帯域を狭めてノイズを低減することができる、という効果を有する。
図16は、多値電圧発生器(MLVG)とアナログバスとそれらの周辺回路の一例を示す回路図と説明図である。
多値電圧発生器(MLVG)は、複数の抵抗1301で構成されるラダー抵抗器1302と、基準電圧源(Vres、VresG)1303、1304とを備えており、アナログバス1305に接続する。アナログバス1305は、粗調整電圧群(Coarse0、Coarse1、Coarse3、Coarse4)1306と、微調整電圧群(Fine0、Fine1、Fine3)1307と、粗調整電圧群と微調整電圧群に共通のコモン電圧(COM)1308の各信号線を備えている。アナログバス1305とデモジュレータなどの被補正回路との間には、粗調整電圧用マルチプレクサ(MUX1)1310と微調整電圧用マルチプレクサ(MUX2)1311とが設けられ、マルチプレクサ1310、1311の出力には、それぞれ、コンデンサ1312、1313が接続している。基準電圧Vres、VresGの発生のために、バンドギャップリファレンス(BGR)1321と、抵抗1322、1323とが設けられている。
このアナログバス補正システムでは、例えばBGR1321は、1.2V前後の温度依存性の極めて小さい基準電圧を発生する。基準電圧の温度依存性は回路構成によっても異なるが、BGRの製造過程においてトリミングを行わない場合でも50〜100ppm/℃以内の温度依存性を得ることができる。フューズ抵抗などによるトリミングを行えば、50ppm/℃以内にすることができる。抵抗1322、1323によってBGR1321の出力電圧を分圧して、被補正回路にとって最適な基準電圧Vres、VresGが生成される。NMOSトランジスタで構成される差動対のバックゲート電圧を補正する場合、基準電圧を、好ましくは0.2〜0.3V程度の電圧、余裕をとれば0.2〜0.5V程度の電圧にしておけば、前述した数十μm程度のゲート長のトランジスタにおけるばらつきに対応できる。電圧の分圧方法として、抵抗を使わずに、トランジスタやダイオードをシリーズに接続した構成なども当然使用できる。
基準電圧Vres1303と基準電圧VresG1304は、補正の基準となる電圧であるため、他の配線から分離することが好ましい。特にVresG1304は、それが例え0Vであっても、グローバルなグランド(GND)配線から分離しておくことが好ましい。グローバルな電源配線にはヘテロな回路ブロックからのリターン電流が行き交っており、このリターン電流と配線の抵抗とが掛け算されてIRドロップが発生しており、温度変化等によってヘテロな回路のバイアス電流が変化したとき、場所によって電圧の変化が生じ得るからである。
抵抗1301は、常時電流が流れる部分なので、低消費電力化のためにその抵抗値を大きくしたいが、あまり大きくするとアナログバスの時定数が大きくなる問題がある。抵抗1301の抵抗値として100Ω程度に設定しておけば、図16の構成においてラダー抵抗に流れる電流は100μA程度であり、消費電流的にも問題がなく、時定数的には数nsから数十ns程度となるため問題はない。チップの動作やシステムの動作がスリープ時であるときにはラダー抵抗1302に電流を流さないようにすることで、さらに消費電力を小さくすることができる。スリープからの復帰時においても、上記時定数であれば問題はない。
図16において粗調整電圧群1306は、基準電圧1303、1304間の等間隔の5個の電圧を選んで構成されている。基準電圧1303、1304間の中心電圧をコモン電圧(COM)1308とし、このコモン電圧は、粗調整電圧源1306と微調整電圧群1307との間で共用して使われている。これによってアナログバスの本数が8本でありながら、4通りの粗調整電圧と5通りの微調整電圧とによって、合計20段階(レベル)(=4×5)での補正が可能となっている。
微調整電圧群1307を基準電圧1303、1304間の中心の電圧のまわりに発生させることは、同じバス本数で、ある補正分解能を維持したまま補正範囲を広くとる上で好ましい。マルチプレクサ1310の出力が例えば差動対バックゲートのP端子に接続し、マルチプレクサ1311の出力が差動対バックゲートのN端子に接続するとする。{(P端子電圧)−(N端子電圧)}が最大となるのは、粗調整電圧としてCoarse4をとり、微調整電圧としてFine0をとった場合である。{(P端子電圧)−(N端子電圧)}が最小となるのは、粗調整電圧としてCoarse0をとり、微調整電圧としてFine3をとった場合である。このP端子電圧−N端子電圧の可変範囲を最大化するには、微調整電圧群の電圧範囲の中心と粗調整電圧群の電圧範囲の中心がほぼ一致していることが好ましい。
この例では、粗調整電圧範囲として0〜250mVが設定され、微調整電圧範囲として125mVのまわりに109〜156mVの範囲が設定されている。微調整電圧群の範囲として粗調整電圧群の最小ステップをカバーすることは、同じバス本数、同じ分解能を用いて広い補正範囲をカバーする上で好ましい。この例では粗調整電圧群の最小ステップは62.5mVであり、この粗調整最小ステップ内を15.6mVの微調整最小ステップで動けるようにカバーしている。
マルチプレクサ1310、1311として、図12A〜12Dに示したようなNMOSまたはPMOSトランジスタ単体のスイッチが使えるほか、NMOS、PMOSを抱き合わせたトランスファーゲートも使用可能である。マルチプレクサの出力にコンデンサ1312、1313を配置することは、バスに混入したクロストークが被補正回路に伝わらないように、さらには被測定回路からのRF信号などがバスに入っていかないように、さらには被測定回路のバックゲートを交流的に接地する上で好ましい。この場合、1pF程度のコンデンサを設けておけば、1〜10GHz程度の信号に対してほぼ接地となる。
図17は、多値電圧発生器とアナログバスとそれらの周辺回路の他の例を示したものである。この例では、ラダー抵抗1402を使用し、アナログバス1405は11本構成であり、1個のコモン電圧(COM)1408を共有とする6個の粗調整電圧群(Coarse0、Coarse1、COM、Coarse3、Coarse4、Coarse5)1406と6個の微調整電圧群(COM、Fine0、Fine1、Fine2、Fine3、Fine4、Fine5)1407とを用いることで、36段階(=6×6)での補正が可能となる。
コモン電圧(COM)1408は微調整電圧群1407の一番下の電圧に位置するが、微調整電圧群の電圧範囲の中心と粗調整電圧群の電圧範囲の中心をほぼ一致させることで、同じバス本数、同じ補正分解能において、補正範囲を広くとれている。
図18は、図16に示した例における各補正段階(補正レベル)の設定を示したものである。C_0〜C_4はCoarse0〜4のバス電圧を選択するようにマルチプレクサ1310に指示する制御信号であり、F_0〜F_3はFine0〜3のバス電圧を選択するようにマルチプレクサ1311に指示する制御信号である。例えばレベル0(すなわちN=0)においては、C_4とF_0の制御信号が1(アクティブ)となり、マルチプレクサ1310の出力にはCoarse4、マルチプレクサ1311の出力にはFine0の電圧が現れ、それぞれ被補正回路の差動対のバックゲートPとNに与えられる。これによってバックゲートP−N間には156mVの電圧が加わり、差動対トランジスタのしきい値電圧Vtをシフトさせる。前述したようにバックゲート電圧シフトによるVtシフトは、印加されたバックゲート電圧シフトの数分の一から十数分の一程度であり、実効的にVtは10mV前後変化する。
段階数設定がN=19においては、バックゲートP端子とバックゲートN端子との間には−141mVの電圧が加わり、これによる実効的なしきい値電圧Vtのシフトは−10mV程度となる。これによって実効的なVtシフトを、−10〜10mV程度の範囲内で1mV程度きざみで行えることになり、ヘテロな様々な回路のインペアメントの補正に対応可能である。
以上説明した例は、9本構成のアナログバスによる20段階(=4×5)での補正、11本構成のアナログバスによる36段階(=6×6)での補正であるが、本発明よれば、31本構成のアナログバスを用いて64段階(=8×8)にしたり、それ以上の段階数にすることも、システム仕様からの要求に応じて可能である。前述したように、本実施敬愛では、1μm程度以下のライン・アンド・スペースでアナログバスを構成すればよく、ライン・アンド・スペースが0.5μmであるとして、アナログバスを構成する信号線が31本であるとしても31μm程度のバス幅になるのみであるから、通常、数mm角程度の大きさを有するヘテロなSoCにおいて、このようなバスを設けることは大きな問題とはならない。バス本数を増やしても、各被補正回路に配置するのはマルチプレクサとレジスタのみであり、定常的な消費電力を増やすことがなく高精度化が可能である。
図3には、ダイレクトコンバージョントランシーバのRFフロントエンドが示されているが、図19は、このRFフロントエンド部分に接続するアナログベースバンド部(A_BB)と、さらにそれに接続するデジタルベースバンド部(D_BB)とを示している。
アナログベースバンド部705は、RFフロントエンドからのI/Qアナログベースバンド信号をデジタル信号に変換するするADC701、702と、デジタルベースバンド706部からのI/Qデジタルベースバンド信号をアナログ信号に変換するDAC703、704とを備えている。デジタルベースバンド部706は、モニタバスを通じたインペアメントのモニタやアナログバスを通じたばらつき補正を行うほかに、OFDM(直交周波数分割多重;orthogonal frequency division multiplexing)などでのFFT(高速フーリエ変換)やIFFT(高速フーリエ逆変換)処理、イコライズ、プリイコライズ処理、符号化、復号化処理などを行うために、CPU707、DSP(デジタル信号プロセッサ)708、ハードワイヤドロジック709、メモリ710などを備えている。
ばらつきの補正に当たっては、デジタルベースバンド部706の制御回路を使って以下のようなアルゴリズムでの処理を行うことが考えられる。
図20は、モニタバスによるインペアメント測定の後、ルックアップテーブルを参照してアナログバスによる補正を行う場合の前処理を説明したものである。まず、[1]に示すように、被測定回路のDCオフセットΔVoutとΔVBGの関係を測定する。次に、[2]に示すように、さらに被測定回路のローカルリークなどのインペアメントとΔVBGの関係を測定する。その後、[3]において、[1]、[2]の測定から被測定回路のローカルリークなどのインペアメント量が最小となるDCオフセットΔVout,optを求める。この処理は、前述したように、レイアウト的なインペアメントによってローカルリークなどのインペアメントがゼロとなるときに、ΔVoutがゼロとならない場合があるために行う。したがってこの処理は、チップの評価時や製品の出荷時に、一度だけ行えばよい。うまくレイアウトされた回路では、ΔVout,optはほぼゼロとなる。また、アンプのオフセットなどもともとゼロが望ましい場合、ΔVout,optはゼロとなるのは言うまでもない。
以上のように前処理が行われたとして、次に、本実施形態でのはらつきの補正の処理を実行する。
図21に示すように、上述のようにして求めたΔVout,optを元にして、通常動作においてモニタと補正を行っていく。インペアメントモニタや補正のトリガとしては、電源オン(ステップ1701)、一定時間ごとの割り込み(ステップ1702)、送受信の切り替えのインターバル(ステップ1703)、温度変化、電圧変化(ステップ1704)などを使用することが好ましい。そして、これらのイベントをトリガとして、ヘテロSoCの各部のインペアメント測定とそれに対する補正を行っていく。例えば図3のシンセサイザの低周波ブロック(SYN_LF)122に関して、ステップ1706において、この箇所の検出器をチェックするために、図22の[1]のサブルーチンを実行する。
図22の[1]に示す処理は、ダブルバランスミキサのインペアメントを補正する工程であり、まず、ステップ1801において、該当回路のテイルスイッチSW_tail1をオンさせて2組の差動対のうちの1組のみにバイアス電流を流し、ステップ1802において、検出器スイッチをオンさせ、ステップ1803において積分を行い、ステップ1804においてアナログ/デジタル変換(ADC)を行い、ステップ1805において、変換結果を制御回路に取り込む。同様にもう一組の差動対のインペアメントを測るために、ステップ1806において、テイルスイッチSW_tail2をオンさせて、同様の工程を実行する。これによって制御回路には2組の差動対のインペアメントが取り込まれる。
ステップ1706の実行後、ステップ1707において、例えばシンセサイザの低周波ブロック(SYN_LF)122に関して、インペアメント補正を行う。この箇所のインペアメントとしてミキサのローカルリークが考えられる。このローカルリークは、DCオフセットを扱うことで補正される。ステップ1707の処理は、図22の[3]西メスサブルーチンで行われる。
図22の[3]のサブルーチンでの処理は、オフセット調整の工程であり、まず、ステップ1818において、ステップ1706で取得した現在のΔVoutと既に求めてあるΔVout,optとを比較し、ステップ1819において、ΔVoutがΔVout,optとなるようにΔVBGを求める。例えば、ΔVoutとΔVBGとの関係は、図20の[1]に示すようにほぼ直線関係(ΔVout=a・ΔVBG+b)にあるため、その傾きの係数aをあらかじめ求めておけば、現在のΔVBGとΔVoutの値から、新しいΔVBGは、
ΔVBG=(ΔVout,opt−ΔVout)/a+ΔVBG
によりすぐに求めることができる。その後、ステップ1820において、新しいΔVBGを該当回路のレジスタに設定し、ステップ1821において、ラッチをイネイブルにすることで、該当回路の補正用のマルチプレクサに設定が与えられ、補正が完了する。ダブルバランス型ミキサでは差動対が二組あり、図22の[1]のように2個のΔVoutが出てくるため、補正するΔVBGも2個となるのは言うまでもない。
以下同様にして、シンセイサイザ高周波部(SYN_HF)の検出器チェックとオフセット調整を行い、順次、ヘテロな回路の他の回路ブロックのオフセット測定とオフセット補正を行い、全ての回路ブロックのオフセット測定とオフセット補正が終われば、ステップ1722において処理が終了する。ここで差動対を一組しか持たないようなVGAなどの回路の検出器チェックでは、図22の[2]に示すサブルーチンを実行する。図22の[2]のサブルーチンでの処理は、テイルスイッチの制御がないだけで、図22の[1]と同様の処理である。図21に示す処理フローは、制御回路部のメモリが少なくてすむメリットがある。
図21に示した処理では、ヘテロな回路内の各ブロックの検出器チェックとオフセット調整を連続して行っているが、図23に示すように、ヘテロな回路内の各ブロックの検出器チェックだけを先にまとめて行って、その後、オフセット調整をまとめて行う構成も可能である。アナログバスシステムの時定数によってはマルチプレクサの設定による擾乱がアナログバス上にある時間残る場合があるので、図23に示すフローは、アナログバスの切り替えを行わない静かな状態で先に検出器チェックを全て行う必要があるときに、好ましいものとなる。
図21のフローチャートに対する上述の説明では、傾きaをあらかじめ求めておくことで得られたΔVoutからΔVBGを一義に求めるものとしたが、これには、各回の演算によって求める方法と、あらかじめΔVoutとΔVBGとの関係をテーブルとして保持しておきそのテーブルを参照する方法とがある。演算方式には、テーブル用のメモリを用意しなくてよいというメリットがある。これに対してテーブル方式では、テーブル用のメモリが必要となるが、特にΔVoutとΔVBGとの関係が非線形なものである場合に、ΔVBGの導出が高速に行えるメリットがある。
一方、ΔVoutからΔVBGを一義に求めるのではなく、ΔVBGを変化させてΔVoutを読み取る動作を何回か行い、ΔVoutがΔVout,optとなるΔVBGを探索的に求めることもできる。図24は、このような探索的な方法でΔVBGを求める場合の処理を示している。上述と同様にインペアメントモニタや補正がトリガされたとして、ステップ2006において、シンセサイザ低周波部(SYN_LF)122におけるこのような探索を図25の[6]のサブルーチンで行う。
図25の[6]のサブルーチンでの処理は、ダブルバランスドミキサに対して探索的な方法を適用する場合の処理であり、まず、ステップ2201において、該当回路のテイルスイッチSW_tail1をオンにし、次に、ステップ2202において、二組ある差動対の最初の一組目に対する探索処理を図26の[4]のサーブルーチンで実行する。
図26の[4]のサブルーチンは探索処理を示すものであって、まず、ステップ2101において、ΔVBGの初期値が与えられる。初期値として、例えばΔVBGが0Vとなるようにする。この時のバイナリのデジタル値として10000であるとする。次に、ステップ2102において、該当回路の検出器のチェックを行い、ステップ2103において、ステップ2102で得られたΔVoutとΔVout,optとを比較する。比較の結果、ΔVout,opt≧ΔVoutである場合、ステップ2104において、バイナリの最初の桁MSBをセットする。ステップ2103においてΔVout,opt<ΔVoutである場合、ステップ2105において、MSBをリセットする。その後、ステップ2106において、最終ビットかどうかのチェックを行い、最終ビットであればステップ2107においてこのサブルーチンを終了し、最終ビットでないのならばステップ2108において次ビットのセットを行って、ステップ2102に戻り、検出器チェックを再度行う。このようにして各ビットを順次決定していく。図26の左端にあるグラフはこの処理を説明するグラフであり、この例では、5回目において、ΔVoutがΔVout,optにほぼ等しくなるΔVBGを見つけている。図26の[4]のサブルーチンが終了したら、図25に示す処理に戻って、ステップ2203において、該当回路のテイルスイッチSW_tail2をオンとし、ステップ2204において同様に二組目の差動対に対する探索処理を実行する。図26の[5]は、図26のステップ2104あるいはステップ2105でのΔVBGの設定を行うためのサブルーチンを示しており、ここでは、ステップ2110において、該当回路のレジスタの設定を行い、その後、ステップ2111において、ラッチのイネイブルを行う。
図27の[4’]は、探索サブルーチンの別の例であり、検出器として検波回路を用いているときに、図26の[4]の代わりに用いることができるものである。まず、ステップ2301においてΔVBGを初期値に設定し、ステップ2302において、チェック1として、検出器をチェックする。次に、ステップ2303において、ΔVBGの設定をNビットインクリメントし、ステップ2304において、チェック2として、検出器を再度チェックする。この例では、Nを1としている。ステップ2305において、チェック1、2の結果から、ローカルリーク等が最小値となるΔVBGを推定し、ステップ2306において最小箇所付近のΔVBGに設定し、ステップ2307において検出器をチェックする。そして、ステップ2308において、最小値を発見したかの判定を行い、最小値が発見されていれば探索処理を終了し、最小値が発見されていなければステップ2306に戻る。このように、ステップ2306〜2308を繰り返して、最小値を発見するまで、推定値の近傍を探索する。この方法は、ΔVBGと検出器出力の関係が複雑で計算やテーブルから精度よく一義的に求める方法が難しかったり、そのようにするコスト、例えばインプリメントや測定のコストが大きかったりする場合に、用いることができる。
以上のようにして、図24のステップ2006における、シンセサイザ低周波部(SYN_LF)122での探索が終了する、以下同様にして、シンセイサイザ高周波部(SYN_HF)の検出器チェックとオフセット調整を行い、順次、ヘテロな回路の他の回路ブロックのオフセット測定とオフセット補正を行う。ここで差動対を一組しか持たないようなVGAなどの回路の検出器チェックでは、ステップ2008として、図25の[6]のサブルーチンでなく図26の[4]のサブルーチンを直接実行する。
図28は、計算式やテーブルから一義的にΔVBGを求めて補正する場合のタイミングチャートを示している。たとえばシンセサイザ低周波部(SYN_LF)のタイミング2413は、大別すると、モニタステート2411とバイアスステート2412とに分けられる。モニタステート2411では、ステップ2401でのモニタのトリガ(2401)を契機に、他のブロックに補正中であることを知らせるCalステート(2402)のフラグが立てられる。検出器スイッチSW_DET(2403)をオンにして、積分コンデンサをリセット(2404)から開放状態として、積分(2405)を行う。積分回路からADCへつながるスイッチSW_A/D(2406)をオンさせて、A/D変換(2407)を行う。その後、A/D変換して得られたΔVoutから、例えばテーブル参照(2408)を行って、最適なΔVBGを求める。
バイアスステート2412では、レジスタ設定(2409)を行い、ラッチをイネイブル(LE)(2410)する。差動対が二組ある場合は、テイルスイッチを操作して、タイミング2414で示すように、もう一度、モニタステートとバイアスステートを繰り返す。
図29は、図24に示した探索処理を行う場合のタイミングを示している。例えば、シンセサイザ低周波部(SYN_LF)におけるタイミング2503は、モニタステート2501とバイアスステート2502を交互に、探索が完了するまで実行し、次の処理2504に移行する。
図30は、電源オン(パワーオン)からの一般的な通信処理を示すタイミングチャートである。電源オン(2601)の後、クリアチャネルアセスメント(CCA)(2602)や必要に応じてピコネットのコーディネートを行う。その後、送信期間(Tx)(2603)、受信期間(Rx)(2604)、温度変化(ΔTemp変化)の割り込み(2605)、一定時間経過(ΔTime変化)の割り込み(2606)、電圧変化(ΔV変化)の割り込み(2607)等の処理がある。これらの処理の終わりや割り込みをトリガにして、上述したモニタステートやバイアスステートを起動することができる。
図31は、レジスタ構成の一例を示している。レジスタは、マスタスレーブ構成などによるDフリップフロップ2701、マスタのみの構成などによるラッチ2702を備えており、データ入力(Din)2703、クロック入力(CLK)2704、ラッチイネイブル入力(LE)2705などが設けられている。ラッチの出力は、例えば祖調整制御信号2706、微調整制御信号2707となり、それぞれ、マルチプレクサ(MUX1)1310、マルチプレクサ(MUX2)1311を制御する。
[第2の実施の形態]
次に、本発明の第2の実施形態について説明する。図32は、本発明の第2の実施形態のヘテロ無線SoCを示している。図32に示した構成では、センサ2801と、センサの読み出し回路(DET)と、通信機能2802と、アンテナ2803と、アクチュエータ2804と、ADC2805と、DAC2806と、制御回路2807などとを備えるヘテロ無線SoC2815に対し、モニタバス109とアナログバス112とが搭載されている。このSoCには、CML(Current Mode Logic)であったり、ギルバートセルであったり、擬似差動回路であったり、あるいはスイッチドトランスコンダクタンスミキサであったりする異種の回路が使われており、回路によって生じる特性ばらつきが異なっている。この実施形態では、モニタバスとアナログバスの高い柔軟性によって、このようなヘテロSoCのDCオフセットやローカルリークをはじめとするスプリアスなどの特性ばらつきを補正することができる。
[第3の実施の形態]
図33に示す第3の実施形態では、高速シリアル通信部を搭載したSoC2911にモニタバス109とアナログバス112とが搭載されている。この実施形態では、高速シリアル通信部の送信マクロ2901や受信マクロ2902におけるDCオフセットなどの特性ばらつきが補正される。
[シンセサイザの一例]
図34は、本発明で使用するUWB用のシンセサイザの一例を示している。このシンセサイザはマルチバンド発生器として構成されている。PLL3101は、基準周波数3102を受けて、ローカル周波数生成に必要な低周波LF用周波数と、高周波HF用周波数を生成する。低周波ブロック(LF)3104は、さらに分周や周波数や位相の処理等を行って、SSBミキサ3106に信号を供給する。同様に高周波ブロック(HF)3105も、SSBミキサ3107に処理した信号を供給する。SSBミキサ3106、3107の出力は、CML3108等で増幅される。
[フィルタ、アンプ]
次に、本発明で好適に用いられるフィルタやアンプの例を説明する。
図35A〜35Cは、ローパスフィルタや可変ゲインアンプなどの例を示している。図35Aに示す回路は、ミドル段として差動対を構成するトランジスタ3301、3302と、差動対のゲートに接続する入力(INP、INN)3303、3304と、差動対のバックゲートに接続するバックゲートポート(BGP、BGN)3305、3306と、テイル段トランジスタ3308と、トランジスタ3308のゲートバイアス入力(Bias)3308などを備えている。この回路は、アナログバスでオフセットを除去するとともに、差動信号を増幅する。
図35Bに示す回路は、擬似差動対を構成するトランジスタ3311、3312と、擬似差動対のゲート入力(INP、INN)3313、3314と、擬似差動対のバックゲートポート(BGP、BGN)3315、3316を備えている。この回路では、擬似差動動作に伴うコモンモード信号の除去の限界があるが、図35Aの回路と同様にオフセットを除去するとともに差動信号を増幅する。
図35Cに示す回路では、gmCフィルタが構成されている。OTA3321は、バックゲートポート(BGP、BGN)3305、3306を備え、OTA3321の差動出力にはコンデンサ3322が接続している。このような構成を有することで、1次のローパスフィルタが構成され、そのオフセットやフィルタ特性を調整できる。
[他の実施形態]
図36A、36Bは、本発明の他の実施形態のギルバートセルを示している。
図36Aに示した回路は、モジュレータ3401として構成されており、図6に示したモジュレータにおいて、さらに、テイル回路にバックゲートポート(BGP3、BGN3)3402〜3405を設けたものである。このギルバートセルは、より高精度な補正に対応できる。
図36Bに示した回路は、モジュレータ3411として構成されており、テイルスイッチを備えない図8に示したモジュレータにおいて、さらに、テイル回路にバックゲートポート(BGP3、BGN3)3412〜3415を設けたものである。このギルバートセルも、より高精度な補正に対応できる。