JP2970853B2 - 半導体集積回路装置及び電子装置 - Google Patents

半導体集積回路装置及び電子装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、VTR（V
ideo Tape Recorde）で使用される半導体集積回路装置
に適用して有効な技術に関するものである。
〔従来の技術〕
現在市販されるカラーVTRはカラー映像を記録（REC）
する記録機能及び記録されたカラー映像を再生（PB）す
る再生機能を備えている。
前記カラー映像の記録は以下のように行われている。
まず、受信用アンテナ及びチューナを通して生成された
カラー映像信号（ビデオ信号）が輝度信号（Ｙ信号）、
色信号（Ｃ信号）の夫々に分離される。この分離された
輝度信号はFM変調され、分離された色信号は周波数変換
される。このFM変調された輝度信号、周波数変換された
色信号の夫々は混合された後にビデオヘッドを介してビ
デオテープに記録される。
カラー映像の再生は以下のように行われている。ま
ず、前記ビデオテープに記録されたカラー映像は、ビデ
オヘッドで読出され、輝度信号、色信号の夫々に分離さ
れる。この分離された輝度信号はFM復調され、分離され
た色信号は周波数変換される。このFM復調された輝度信
号、周波数変換された色信号の夫々は合成されてカラー
映像信号を生成する。このカラー映像信号は、テレビモ
ニターに入力され、カラー映像を再生する。
前述のカラーVTRは、小型化を図るために、FM変調回
路、FM復調回路、周波数変換回路の夫々をIC（半導体集
積回路装置）化している。FM変調回路及びFM復調回路、
周波数変換回路の夫々は、取り扱う動作周波数帯域が異
なり、クロストーク発振現象を基づく、画質の劣化を低
減するために、別々にIC化される。つまり、記録系のFM
変調回路及び再生系のFM復調回路（輝度信号処理回路）
は１つのICで構成され、記録系及び再生系の周波数変換
回路（色信号処理回路）は別の１つのICで構成される。
なお、カラーVTRに内蔵されるICについては、例え
ば、日経マグロウヒル社、日経エレクトロニクス、1988
年９月５日号（No.455）、第179頁乃至第183頁に記載さ
れている。また、周波数・信号レベルが互いに異なり信
号干渉の生じやすい複数個の回路ブロックを同一の半導
体基板上に形成する考えが、特公平１−51065号公報に
開示されている。
〔発明が解決しようとする課題〕
前述のカラーVTRの小型化が進むにつれて、前記輝度
信号処理回路を搭載したIC、色信号処理回路を搭載した
ICの夫々の小型化がさらに要求されている。IC自体は半
導体製造プロセス技術の微細加工精度が向上するにつれ
てある程度の高集積化を図ることができる。しかしなが
ら、IC自体の集積度は微細加工精度の進歩に左右される
ので、大幅な集積度の向上は期待できず、結果的にカラ
ーVTRの小型化にICの集積度の向上が対応できないとい
う問題点があった。
そこで、本発明者は、輝度信号処理回路及び色信号処
理回路を１個のICに搭載する１チップ化の研究開発を行
っている。１チップ化は、輝度信号処理回路、色信号処
理回路の夫々に共用（共通）する回路や端子ができるの
で、この共用部分に相当する分、集積度を大幅に向上す
ることができる。しかしながら、輝度信号処理回路及び
色信号処理回路を１個のICに搭載した場合、前述のよう
に、夫々の回路の動作周波数帯域が異なるので、クロス
トーク発振現象が生じ、カラー映像の画質が著しく劣化
するという問題点があった。
本発明の目的は、下記のとおりである。
（１）カラーVTRで使用される半導体集積回路装置の集
積度を向上することが可能な技術を提供することにあ
る。
（２）カラーVTRのカラー映像の画質を向上することが
可能な技術を提供することにある。
（３）前記半導体集積回路装置の集積度を向上すると共
に、カラー映像の画質を向上することが可能な技術を提
供することにある。
（４）前記半導体集積回路装置の製造上の歩留りを向上
することが可能な技術を提供することにある。
（５）前記半導体集積回路装置のプローブ検査精度を向
上することが可能な技術を提供することにある。
（６）前記半導体集積回路装置の静電気破壊耐圧を向上
することが可能な技術を提供することにある。
（７）前記半導体集積回路装置のラッチアップ現像を防
止することが可能な技術を提供することにある。
（８）バイポーラトランジスタを有する半導体集積回路
装置において、前記バイポーラトランジスタの電流増幅
率を向上することが可能な技術を提供することにある。
（９）スタックド構造のIIL（Integrated Injection Lo
gic）回路を有する半導体集積回路装置において、前記I
IL回路の占有面積を縮小し、集積度を向上することが可
能な技術を提供することにある。
（10）前記スタックド構造のIIL回路を有する半導体集
積回路装置において、前記IIL回路の動作マージンを向
上することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
（１）半導体集積回路装置において、同一半導体基板の
主面の互いに異なる領域に、VTRの輝度信号処理部、色
信号処理部の夫々を構成し、この半導体基板の主面の前
記輝度信号処理部と色信号処理部との間に、交流的に安
定なバイアスが供給される分離帯を構成する。
（２）前記（１）の輝度信号処理部、色信号処理部の夫
々は素子分離領域で周囲を囲まれた活性島領域に形成さ
れたバイポーラトランジスタを主体とした回路で構成さ
れ、前記分離帯は前記素子分離領域で周囲を囲まれた前
記バイポーラトランジスタと同一工程で形成された活性
島領域に前記バイアスを供給して構成される。
（３）前記（１）の分離帯の活性島領域は前記素子分離
領域と接触する部分が他の部分に比べて高不純物濃度で
構成される。
（４）半導体集積回路装置において、同一半導体基板の
主面の互いに異なる領域に、複数個の回路ブロックで形
成された、VTRの輝度信号処理部、色信号処理部の夫々
を構成し、前記輝度信号処理部、色信号処理部の夫々の
回路ブロックを一辺の長さが一定かその整数倍で形成さ
れた矩形々状で構成し、この矩形々状の回路ブロックの
一端側に回路動作電源配線を配置すると共に、この回路
ブロックの他端側に基準電源配線を配置する。
（５）前記（４）の輝度信号処理部と色信号処理部との
境界部分には、前記輝度信号処理部の回路ブロックの一
端側の回路動作電源配線又は他端側の基準電源配線と色
信号処理部の回路ブロックの他端側の基準電源配線又は
一端側の回路動作電源配線とが配置される。
（６）同一半導体基板の主面の互いに異なる領域に、複
数個の回路ブロックで形成された、VTRの輝度信号処理
部、色信号処理部の夫々を構成し、前記輝度信号処理
部、色信号処理部の夫々の回路ブロックの一端側に回路
動作電源配線を配置すると共に、この回路ブロックの他
端側に基準電源配線を配置した半導体集積回路装置を構
成し、この半導体集積回路装置を樹脂で封止した樹脂封
止型半導体装置を構成する。
（７）半導体集積回路装置において、同一半導体基板の
主面の互いに異なる領域に、VTRの輝度信号処理部、色
信号処理部の夫々を構成し、前記輝度信号処理部に電源
用外部端子から引き出された電源配線を配置すると共
に、前記色信号処理部に前記輝度信号処理部の電源用外
部端子と異なる電源用外部端子から引き出された電源配
線を配置する。
（８）前記（７）の輝度信号処理部の電源用外部端子は
複数に分割され、この複数に分割された夫々の電源用外
部端子から電源配線が引き出されると共に、前記色信号
処理部の電源用外部端子は複数に分割され、この複数に
分割された夫々の電源用外部端子から電源配線が引き出
される。
（９）前記（８）の輝度折信号処理部の複数に分割され
たうちの一つの電源用外部端子、他の一つの電源用外部
端子の夫々は夫々から引き出される電源配線を介在させ
て短絡され、前記色信号処理部の複数に分割されたうち
の一つの電源用外部端子、他の一つの電源用外部端子の
夫々は夫々から引き出される電源配線を介在させて短絡
される。
（10）前記（７）の輝度信号処理部と色信号処理部との
境界部分には、輝度信号処理部の電源用外部端子から引
き出された電源配線、色信号処理部の電源用外部端子か
ら引き出された電源配線の夫々が配置される。
（11）半導体集積回路装置において、同一半導体基板の
主面の互いに異なる領域に、VTRの輝度信号処理部、色
信号処理部の夫々を構成し、前記輝度信号処理部と色信
号処理部との間の境界部分に、前記輝度信号処理部、色
信号処理部の夫々に共通の共通回路を配置する。
（12）前記（11）の輝度信号処理部と共通回路とを接続
する配線、色信号処理部と共通回路とを接続する配線の
夫々は独立に配置される。
（13）前記（11）の共通回路は安定化電源回路であり、
この安定化電源回路で発生された直流基準電源が供給さ
れる外部端子は輝度信号処理部の信号用外部端子と色信
号処理部の信号用外部端子との間に配置される。
（14）出力段回路を構成する縦構造のpnp型バイポーラ
トランジスタのエミッタ領域が外部端子に接続された半
導体集積回路装置において、前記出力段回路の縦構造の
pnp型バイポーラトランジスタのエミッタ領域とコレク
タ領域との間に、エミッタ領域とベース領域とのpn接合
耐圧に比べて低い耐圧を有し、アノード側をコレクタ領
域に接続しかつカソード側をエミッタ領域に接続したダ
イオード素子を設ける。
（15）前記（14）の縦構造のpnp型バイポーラトランジ
スタのエミッタ開口は複数個に分割される。
（16）複数本のインジェクション配線、複数本の基準電
源配線の夫々を実質的に平行に配置するIIL回路を複数
段積み重ねる半導体集積回路装置において、前記インジ
ェクション配線及び基準電源配線の延在方向にIIL回路
を複数段配置し、この複数段配置されたIIL回路のう
ち、前段のIIL回路の複数本の基準電源配線及び後段のI
IL回路の複数本のインジェクション配線を接続する。
（17）前記（16）の前段のIIL回路の複数本の基準電源
配線及び後段のIIL回路の複数本のインジェクション配
線は前記前段のIIL回路と後段のIIL回路との境界部分の
素子分離領域において接続される。
〔作用〕
上述した手段（１）によれば、前記輝度信号処理部、
色信号処理部の夫々を別々の半導体基板の主面に構成し
た場合（別々にIC化した場合）に比べて、１チップ化に
より特に共用部分（回路、外部端子）の面積を極力縮小
することができるので、半導体集積回路装置の集積度を
向上することができると共に、前記輝度信号処理部の輝
度信号と色信号処理部の色信号との間のクロストーク発
振現像を前記分離帯により低減することができるので、
輝度信号、色信号の夫々への雑音の発生を低減すること
ができる。前記輝度信号、色信号の夫々への雑音の発生
の低減は、カラーVTRのカラー映像の画質を向上するこ
とができる。
また、輝度信号処理部の輝度信号と色信号処理部の色
信号との間のクロストーク発振現像を低減することがで
きるので、輝度信号処理部と色信号処理部との離隔距離
を縮小し、半導体集積回路装置の集積度をより向上する
ことができる。
上述した手段（２）によれば、前記分離帯は、輝度信
号処理部と色信号処理部との間にロウ・パス・フィルタ
（LPF）として作用し、活性島領域に相当する分、輝度
信号処理部と色信号処理部との間に形成される寄生抵抗
を増加することができるので、前記輝度信号と色信号と
の間の高域のクロストーク発振現象を前記LPFでより低
減することができる。
上述した手段（３）によれば、前記分離帯は、前記活
性島領域と素子分離領域との間に形成される寄生容量を
増加することができるので、前記輝度信号と色信号との
間の高域のクロストーク発振現象を前記LPFでより低減
することができる。
上述した手段（４）によれば、前記輝度信号処理部、
色信号処理部の夫々を別々の半導体基板の主面に構成し
た場合に比べて、１チップ化により特に共用部分の面積
を極力縮小することができるので、半導体集積回路装置
の集積度を向上することができると共に、前記夫々の回
路ブロックの回路動作電源配線間の接続、夫々の回路ブ
ロックの基準電源配線間の接続を最短距離で行うことが
でき、夫々の回路ブロック間を接続する電源配線の引き
回しを低減することができるので、この電源配線の引き
回しに相当する分、半導体集積回路装置の集積度をより
向上することができる。
上述した手段（５）によれば、前記輝度信号処理部の
回路ブロックの電源配線及びそれと共通インピーダンス
を持たない独立な色信号処理部の回路ブロックの電源配
線とで、前記輝度信号処理部の輝度信号と色信号処理部
の色信号との間のクロストーク発振現象を低減すること
ができるので、輝度信号、色信号の夫々への雑音の発生
を低減することができる。この結果、カラーVTRのカラ
ー映像の画質を向上することができる。
上述した手段（６）によれば、前記半導体集積回路装
置に配置された輝度信号処理部及び色信号処理部のすべ
ての回路ブロックに流れる電流方向に実質的に一方向に
し、樹脂封止後に再生する応力に基づく、ピエゾ効果の
変動量を前記すべての回路ブロックにおいて均一化する
ことができるので、回路動作マージンを向上し、樹脂封
止型半導体装置の製造上の歩留りを向上することができ
る。
上述した手段（７）によれば、前記輝度信号処理部の
電源配線と色信号処理部の電源配線との間に共通インピ
ーダンスを持たないので、前記輝度信号処理部の輝度信
号と色信号処理部の色信号との間のクロストーク発振現
象を低減することができ、輝度信号、色信号の夫々に発
生する雑音を低減することができる。この結果、カラー
VTRのカラー映像の画質を向上することができる。
上述した手段（８）によれば、前記輝度信号処理部の
電源配線間、色信号処理部の電源配線間の夫々において
共通インピーダンスを低減することができるので、輝度
信号、色信号の夫々に発生する雑音をより低減すること
ができる。
上述した手段（９）によれば、プローブ特性検査時
に、プローブ針と一つの電源用外部端子との接触抵抗を
他のプローブ針と他の一つの電源用外部端子との接触抵
抗により相殺することができるので、プローブ特性検査
精度を向上することができる。
上述した手段（10）によれば、前記輝度信号処理部の
電源配線及びそれと共通インピーダンスを持たない独立
な色信号処理部の電源配線とで、前記輝度信号処理部の
輝度信号と色信号処理部の色信号との間のクロストーク
発振現象を低減することができるので、輝度信号、色信
号の夫々に発生する雑音をより低減することができる。
上述した手段（11）によれば、前記輝度信号処理部、
色信号処理部の夫々を別々の半導体基板の主面に構成し
た場合に比べて、１チップ化により特に共用部分の面積
を極力縮小することができるので、半導体集積回路装置
の集積度を向上することができると共に、前記輝度信号
処理部と共通回路との接続距離、前記色信号処理部と共
通回路との接続距離の夫々を最短距離にし、輝度信号処
理部と共通回路とを接続する配線、色信号処理部と共通
回路とを接続する配線の夫々の引き回しを低減すること
ができるので、この配線の引き回しに相当する分、半導
体集積回路装置の集積度をより向上することができる。
また、前記輝度信号処理部と共通回路とを接続する配
線、色信号処理部と共通回路とを接続する配線の夫々を
短くし、夫々の配線間のクロストーク発振現象が生じる
効率を低減することができるので、輝度信号、色信号に
発生する雑音を低減することができる。
上述した手段（12）によれば、前記輝度信号処理部と
共通回路とを接続する配線、色信号処理部と共通回路と
を接続する配線の夫々は共通インピーダンスを持たない
ので、配線間のクロストーク発振現象を低減し、輝度信
号、色信号の夫々に発生する雑音を低減することができ
る。
上述した手段（13）によれば、前記輝度信号処理部の
信号用外部端子と色信号処理部の信号用外部端子との間
の端子間のクロストーク発振現象を前記直流基準電源が
供給される外部端子で低減することができるので、輝度
信号、色信号の夫々に発生する雑音を低減することがで
きる。
上述した手段（14）によれば、静電気破壊を生じる過
大電流が外部端子に印加された場合、前記ダイオード素
子を通して過大電流を電源側に吸収することができるの
で、前記縦構造のpnp型バイポーラトランジスタのエミ
ッタ領域とベース領域とのpn接合部の破壊を防止し、静
電気破壊耐圧を向上することができる。
また、寄生の縦構造のpnp型バイポーラトランジスタ
のベース領域の電位が前記ダイドード素子によりエミッ
タ領域（縦構造のpnp型バイポーラトランジスタのコレ
クタ領域）に比べて常時高い電位に保持されるので、前
記縦構造のpnp型バイポーラトランジスタ及び寄生の縦
構造のpnp型バイポーラトランジスタで構成される寄生
サイリスタの動作を防止し、ラッチアップ現象を防止す
ることができる。前記寄生の縦構造のpnp型バイポーラ
トランジスタは、縦構造のpnp型バイポーラトランジス
タのコレクタ領域をエミッタ領域、半導体基板をコレク
タ領域、前記縦構造のpnp型バイポーラトランジスタの
コレクタ領域と半導体基板とを分離する埋込型半導体領
域をベース領域として構成される。
上述した手段（15）によれば、前記縦構造のpnp型バ
イポーラトランジスタのベース電流量を低減し、順方向
エミッタ電流量を増加することができるので、電流増幅
率（hFE）を向上することができる。
上述した手段（16）によれば、前記前段のIIL回路の
複数本の基準電源配線又は後段のIIL回路の複数本のイ
ンジェクション配線のいずれか一方を接続することで、
後段のIIL回路の複数本のインジェクション配線又は前
段のIIL回路の複数本の基準電源配線の他方を接続する
ことができるので、後段のIIL回路の複数本のインジェ
クション配線又は前段のIIL回路の複数本の基準電源配
線を接続する配線に相当する分、配線領域を低減し、半
導体集積回路装置の集積度を向上することができる。
また、前段のIIL回路の複数本の基準電源配線又は後
段のIIL回路の複数本のインジェクション配線を接続す
る程度に配線長を短くすることができ、この配線抵抗を
低減することができるので、前記基準電源配線の電位上
昇と前記インジェクション配線の電位以下とが相殺さ
れ、前記前段のIIL回路、後段のIIL回路の夫々での電流
バランスが均一化される。この結果、スタックド構造の
IIL回路の動作マージンを向上することができる。
上述した手段（17）によれば、前記素子分離領域の占
有面積を利用して、複数本の基準電源配線又は負数本の
インジェクション配線を接続することができるので、こ
の接続を行う配線領域に相当する分、半導体集積回路装
置の集積度を向上することができる。
以下、本発明の構成について、カラーVTRで使用され
る半導体集積回路装置に本発明を適用した実施例ととも
に説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
（実施例Ｉ） 本発明の実施例ＩであるカラーVTRのシステム構成を
第２図（システム構成図）で示す。
第２図に示すように、カラーVTR1のカラー映像信号端
子（ビデオ信号端子）VR、VPの夫々はテレビモニター２
に接続される。カラー映像信号端子VRは図示しない受信
用アンテナ及びテレビ＆ビデオチューナを通して生成さ
れたカラー映像信号（ビデオ信号）を入力する。このカ
ラー映像信号に基づき、カラーVTR1はカラー映像を記録
する。カラー映像信号端子VPはカラーVTR1に記録された
カラー映像をカラー映像信号として出力する。このカラ
ー映像信号に基づき、テレビモニター２はカラーVTR1に
記録されたカラー映像を再生する。
前記カラーVTR1のカラー映像信号端子VRに入力された
カラー映像信号は輝度信号（Ｙ信号）、色信号（Ｃ信
号）の夫々に分離される。分離された一方の輝度信号は
輝度信号処理部（Ｙ信号処理部）11の記録系回路におい
てFM変調される。FM変調された輝度信号は輝度信号出力
端子YRに出力される。分離された他方の色信号は色信号
処理部（Ｃ信号処理部）12の記録系回路において周波数
変換される。周波数変換された色信号は色信号出力端子
CRに出力される。輝度信号出力端子YRに出力された輝度
信号、色信号出力端子CRに出力された色信号の夫々は加
算器13で混合される。この混合された輝度信号及び色信
号は記録アンプ回路14及び記録用ビデオヘッド15を介し
てカラー映像としてビデオテープ16に記録される。
ビデオテープ16に記録されたカラー映像つまり輝度信
号及び色信号は再生用ビデオヘッド17で読出される。読
出された輝度信号及び色信号は再生アンプ回路18で増幅
され、増幅された輝度信号及び色信号Y/C分離回路19で
分離される。分離された一方の輝度信号は輝度信号入力
端子YPに入力される。この輝度信号入力端子YPに入力さ
れた輝度信号は輝度信号処理部11の再生系回路でFM復調
される。前記分離された他方の色信号は色信号入力端子
CPに入力される。この色信号入力端子CPに入力された色
信号は色信号処理部12の再生系回路で周波数変換され
る。前記FM復調された輝度信号、周波数変換された色信
号の夫々は混合されてカラー映像信号となり、このカラ
ー映像信号はカラー映像信号端子VPに出力される。
前記カラーVTR1の輝度信号処理部11及び色信号処理部
12は１個の半導体集積回路装置（IC）10に搭載される。
つまり、輝度信号処理部11及び色信号処理部12は１チッ
プ化される。この半導体集積回路装置10は第３図（部分
断面平面図）に示すように樹脂封止型半導体装置20に搭
載される。この樹脂封止型半導体装置20は所謂MSP（Min
i Square Package）構造で構成される。
樹脂封止型半導体装置20はタブ21Aの表面上に半導体
集積回路装置（半導体ペレット）10を搭載する。半導体
集積回路装置10は平面形状が方形状で構成される。この
半導体集積回路装置10は、4.7×6.0［mm2］の平面サイ
ズで構成される。半導体集積回路装置10の方形状の周辺
に沿った領域には複数個の外部端子（ボンディングパッ
ド）BPが配列される。第３図中、半導体集積回路装置10
の上側には輝度信号処理部11が配置され、下側には色信
号処理部12が配置される。つまり、半導体集積回路装置
10は、輝度信号処理部11、色信号処理部12の夫々を実質
的に２分割し、中央部分を境に上下に２分割された夫々
を配置する。
前記タブ21Aは、半導体集積回路装置10の平面形状に
対応し、平面形状が方形状で構成される。このタブ21A
の表面、半導体集積回路装置10の裏面（素子形成面と対
向する反対面）の夫々は例えばAgペースト、Au−Si共晶
合金等の接着層で接着される。前記タブ21Aは方形状の
４つの角部においてタブ吊りリード21Bで支持される。
この構造に限定されないが、タブ21Aは後述するインナ
ーリード21Cに比べて若干下げられた位置に配置された
タブ下げ構造で構成される。タブ下げ構造は、ファース
トボンディング位置（BP側）、セカンドボンディング位
置（21C側）の夫々の差を低減し、ワイヤボンディング
工程でのボンディング不良を低減することができる。
前記タブ21Aの方形状の各辺に沿った位置は複数本の
インナーリード21Cが配列される。インナーリード21C
は、先端側がタブ21Aに対向し、他端側がタブ21Aをほぼ
中心として放射状に延在させて配置される。インナーリ
ード21Cの他端側はアウターリード21Dと一体に構成され
る。つまり、インナーリード21C及びアウターリード21D
は４方向に配置され、この樹脂封止型半導体装置20は所
謂４方向リード構造で構成される。
前記タブ21A、タブ吊りリード21B、インナーリード21
C、アウターリード21Dの夫々は同一のリードフレームか
ら切断及び成型される。つまり、これらは同一材料で形
成される。リードフレームは電気伝導性及び熱伝導性の
良好な例えばCu或はCu合金で形成される。また、リード
フレームFe−Ni合金（例えばNiの含有量42［％］）で形
成してもよい。インナーリード21Cの少なくともセカン
ドボンディング位置の平面つまり第３図に破線で囲まれ
た領域内にはAgメッキ層21Eが設けられる。Agメッキ層2
1Eはインナーリード21Cとボンディングワイヤとの間の
ボンダビリティを向上する目的で形成される。アウター
リード21Dの表面には図示しないが半田メッキ層が設け
られる。半田メッキ層は実装基板に実装する際の接着剤
として使用される。この半田メッキ層は、リードフレー
ムの形成後、樹脂封止前に形成する（作付け半田）か、
或は樹脂封止後に形成する（後付け半田）。半導体集積
回路装置10にバイポーラトランジスタを搭載する場合、
アウターリード21Dの表面には、半田メッキ層を設ける
ことが主流であるが、Auメッキ層又はAgメッキ層を設け
てもよい。
前記インナーリード21Cの先端側は半導体集積回路装
置10の外部端子BPと電気的に接続される。この接続はボ
ンディングワイヤ22で行う。ボンディングワイヤ22は例
えばCuワイヤを使用する。インナーリード21Cとボンデ
ィングワイヤ22とのボンディングには前述のAgメッキ層
21Eが介在される。
前述の半導体集積回路装置10、ダブ21A、インナーリ
ード21Cの夫々は樹脂封止部23により気密封止される。
樹脂封止部23は例えばエポキシ系樹脂を使用する。
このように構成される樹脂封止型半導体装置20の樹脂
封止部23から突出するアウターリード21D（端子）の夫
々には、標準規格に基づき番号が付けられ、所定機能の
信号及び電源が印加される。各アウターリード21Dに印
加される信号名及び電源名を第４図に示す。
第３図及び第４図に示すように、樹脂封止型半導体装
置20は、半導体集積回路装置10の輝度信号処理部11の周
囲に１番端子乃至15番端子、及び42番端子乃至56番端子
が配置される。これらの端子は輝度信号処理部11に接続
される端子である。また、樹脂封止型半導体値装置20
は、半導体集積回路装置10の色信号処理部12の周囲に16
番端子乃至40番端子が配置される。これらの端子は色信
号処理部12に接続される端子である。また、樹脂封止型
半導体装置20は輝度信号処理部11と色信号処理部12との
間に41番端子が配置される。
前記輝度信号処理部11に接続される１番端子はダイナ
ミック・アパーチャー・コントロール・ドライブ信号
（REC）又はノイズ・キャンセル・ドライブ信号（PB）
が印加される。２番端子はダイナミック・アパーチャー
・コントロール入力信号（REC）又はノイズ・キャンセ
ル入力信号（PB）が印加される。３番端子はダイナミッ
ク・エンファシス・フィルタ（REC）又はダイナミック
・デ・エンファシス・フィルタ（PB）が接続される。４
番端子はバッファ・アンプ入力信号（REC）又はメイン
・デ・エンファシス入力信号（PB）が印加される。５番
端子はレベル・アジャスト信号（REC）、６番端子はメ
イン・デ・エンファシス（１）信号の夫々が印加され
る。７番端子はフィードバック・クランプ信号（REC）
又は同期伸張信号（PB）が印加される。８番端子はメイ
ン・デ・エンファシス（２）信号、９番端子はメイン・
エンファシス（NF）信号、10番端子はメイン・エンファ
シス出力信号の夫々が印加される。11番端子はメイン・
エンファシス・ビデオ・アジャスト信号又は記録・再生
切換信号が印加される。12番端子はFM変調入力信号が印
加される。13番端子は基準電源（GND）が印加される。
この13番端子に印加される基準電源は、輝度信号処理部
11に供給される電源であり、回路の接地電位０［Ｖ］で
ある。14番端子は輝度信号入力端子YP、15番端子は輝度
信号出力端子YRの夫々が印加される。
42番端子はAGC出力信号（PB）又はFM復調出力信号（P
B）が印加される。43番端子は同期分離用フィルタが接
続され、44番端子は同期分離用出力信号が印加される。
45番端子はフィードバック・クランプ・フィルタが接続
され、46番端子はカラー映像信号端子VR（REC）であ
る。47番端子はEEレベル信号が印加され、48番端子はカ
ラー映像信号端子VP（PB）である。49番端子は相関出力
信号、50番端子は1Hディレイド・ビデオ入力信号、51番
端子はCCD・ドライブ・ビデオ出力信号、52番端子はビ
デオ・クランプ入力信号の夫々が印加される。53番端子
はバッファ・アンプ出力信号（REC）又はダイナミック
・デ・エンファシス出力信号（PB）が印加される。54番
端子は回路動作電源（Vcc）が印加される。回路動作電
源は、輝度信号処理部11に供給される電源であり、回路
の動作電圧例えば５［Ｖ］である。55番端子はノイズ・
キャンセル・フィルタ（PB）が接続され、56番端子はピ
クチャー・コントロール信号（PB）が印加される。
前記色信号処理部12に接続される16番端子は回路動作
電源（Vcc）が印加される。回路動作電源は、色信号処
理部12に供給される電源であり、回路の動作電圧例えば
５［Ｖ］である。17番端子は色信号入力端子CPである。
18番端子は色信号出力端子CR又はLNCのON/OFF切換信号
が印加される。19番端子はオート・バランス・ディテク
タ・フィルタに接続される。20番端子はディスクリー出
力信号が印加される。21番端子は4.21［MHz］のフィル
タが接続される。22番端子はSP/LP/EP切換信号が印加さ
れる。23番端子はAFC・ディテクタ・フィルタ（REC）又
はAPC・ディテクタ・フィルタ（PB）が接続される。24
番端子はfsc出力信号が印加される。25番端子はCR時定
数フィルタが接続される。26番端子は水晶発振出力信
号、27番端子は水晶発振入力信号の夫々が印加される。
28番端子は基準電源（GND）が印加される。この28番端
子に印加される基準電源は、色信号処理部12に供給され
る電源であり、回路の接地電位０［Ｖ］である。29番端
子は2fsc出力信号、30番端子は30［Hz］のスイッチ信号
の夫々が印加される。31番端子はスケルチ制御入力信号
又はバースト・ゲート・パルス出力信号が印加される。
32番端子はY/C混合用のバイアス信号が印加される。33
番端子はAPC・PD・フィルタ（REC）が接続されるか或は
SP・特殊再生制御入力信号（PB）が印加される。34番端
子はカラー・櫛型入力信号（REC）又はAPC・ACC・ディ
テクタ・アンプ入力信号が印加される。35番端子はキラ
ー・キラー・ディテクタ・フィルタが接続され、36番端
子は釧型フィルタ・ドライブ信号が印加される。37番端
子はACC・ディテクタ・フィルタが接続される。38番端
子はACC入力信号（REC）又はバースト・デ・エンファシ
ス入力信号（PB）が印加される。39番端子はビデオ・AG
C・ディテクタ・フイルタ又はメイン・ディテクタ・バ
イアス・フィルタ（PB）が接続される。40番端子はBPF
・ドライブ信号（REC）又はメイン・コンバータ出力信
号が印加される。
前記輝度信号処理部11と色信号処理部12との間に配置
された41番端子は交流的に安定な（交流的にはGNDな）
直流基準電源が印加される。直流基準電源は回路動作電
源Vccのリップル（揺れ）に対して安定な例えば３
［Ｖ］を使用する。
通常、輝度信号処理部11で必要とされるアウターリー
ド21D（端子）は最低36本、色信号処理部12で必要とさ
れるアウターリード21Dは最低28本、合計64本の端子が
必要とされる。本実施例の樹脂封止型半導体装置20は、
１個の半導体集積回路装置10に輝度信号処理部11、色信
号処理部12の夫々を配置することにより、輝度信号処理
部11、色信号処理部12の夫々で共用できる端子を８端子
削減し、合計56本の端子で構成される。輝度信号処理部
11、色信号処理部12の夫々で共用される端子は、18番端
子、22番端子、30番端子、31番端子、32番端子、41番端
子、44番端子、46番端子の夫々である。
また、前述のように、樹脂封止型半導体装置20は、輝
度信号処理部11に接続されるアウターリード21D（端
子）の夫々が輝度信号処理部11の周囲に沿ってまとめて
配置される。つまり、15番端子及び42番端子を境に、輝
度信号処理部11が配置された第３図中上側に、１番端子
乃至15番端子、及び42番端子乃至56番端子が配置され
る。同様に、樹脂封止型半導体装置20は、色信号処理部
12に接続されるアウターリード21D（端子）の夫々が色
信号処理部12の周囲に沿ってまとめて配置される。つま
り、16番端子及び40番端子を境に、色信号処理部12が配
置された第３図中下側に、16番端子乃至40番端子が配置
される。
このように構成される樹脂封止型半導体装置20は、動
作周波数帯域が異なる信号が印加されるアウターリード
21Dを互いに分離し、輝度信号処理部11に接続されるア
ウターリード21D、色信号処理部12に接続されるアウタ
ーリード21Dの夫々の間に発生するクロストーク発振現
象を低減し、輝度系信号、色系信号の夫々への雑音の発
生を低減することができる。
また、樹脂封止型半導体装置20は、輝度信号処理部11
に接続されたアウターリード21Dと色信号処理部12に接
続されるアウターリード21Dとの間に安定な電源が印加
されたアウターリード21Dが配置される。つまり、輝度
信号処理部11に接続される15番端子と色信号処理部12に
接続される17番端子との間に、回路動作電源Vccが印加
される16番端子（色信号処理部11の回路動作電源Vcc）
が配置される。さらに、輝度信号処理部11に接続される
42番端子と色信号処理部12に接続される40番端子との間
に、直流基準電源（３［Ｖ］）が印加される41番端子が
配置される。
このように構成される樹脂封止型半導体装置20は、輝
度信号処理部11に接続されるアウターリード21D、色信
号処理部12に接続されるアウターリード21Dの夫々の間
に安定な電源を配置することにより、両者間に発生する
クロストーク発振現象をより低減し、輝度系信号、色系
信号の夫々への雑音の発生を低減することができる。
次に、前述の樹脂封止型半導体装置20の半導体集積回
路装置10の具体的な構成について、第１図（回路ブロッ
ク構成図）及び第５図（チップレイアウト図）を用いて
簡単に説明する。
半導体集積回路装置10は第１図及び第５図に示すよう
に輝度信号処理部（Ｙ信号処理部）11及び色信号処理部
（Ｃ信号処理部）12で構成される。輝度信号処理部11は
第１図中及び第５図中上側に配置される。色信号処理部
12は同図中下側に配置される。
輝度信号処理部11は第１図に示すように以下の複数個
の回路ブロックで構成される。メイン・エンファシス回
路1101、FM変調回路1102、サブリミッタ回路1103、混合
回路1104、メイン・リミッタ回路1105。メイン・デ・エ
ンファシス回路1106、PBレベル回路1107、ドロップ・ア
ウト・ディテクタ回路1108、FM復調回路1109、ダイナミ
ック・エンファシス回路1110、ダイナミック・デ・エフ
ァシス回路1111。ダイナミック・アパーチャー・コント
ロール回路1112、ノイズ・キャンセル回路1113、クラン
プ回路1114,1115。ライン・ノイズ・キャンセル回路111
6、パルス発生回路1117、ピクチャー・コントロール回
路1118、同期伸張回路1119、Y/C混合回路1120。6dBアン
プ・スケルチ回路1121、75Ωドライブ回路1122、ビデオ
・AGC回路1123、同期分離回路1124、AGC・ディテクタ回
路1125。
半導体集積回路装置10の主面上においては、第５図に
示すように、前記輝度信号処理部11の各回路ブロックは
単独に或は複数個にまとめられた回路ブロックとして配
置される。また、第１図の回路ブロック構成図には示し
ていないが、半導体集積回路装置10の輝度信号処理部11
には、第５図に示すように、COR・ディテクタ回路112
6、バッファ・アンプ回路1127の夫々の回路ブロックが
配置される。
また、色信号処理部12は第１図に示すように以下の複
数個の回路ブロックで構成される。REC・ロウ・パス・
フィルタ回路1201、キラー・アンプ回路1202、バースト
・エンファシス回路1203、オート・バランス回路1204、
４相信号発生回路1205。２分の1ECL回路1206、５分の1E
CL回路1207、535fH VCO回路1208、メイン・コンバータ
回路1209。ACC回路1211、To・ACC・デイテクタ・アンプ
・スイッチ回路1212。To・APC・アンプ・スイッチ回路1
213、ACC・ディテクタ回路1214。バースト・ゲート・パ
ルス発生回路1215、周波数検出用カウンタ回路1216、AF
C用カウンタ回路1217。ディスクリー回路1218、REC・AF
C回路1219、PB・APC回路1220、REC・APC回路1221。CR時
定数制御回路及び2fsc回路1222、水晶発振器1223、3fsc
回路1224。1D・ディテクタ回路1225、CK・ディテクタ回
路1226、バースト・デ・エンファシス回路1227、1H・櫛
型フィルタ・ドライブ回路1218、BPF・ドライブ・スイ
ッチ回路1229。
また、第１図においては図示しないが、２分の1ECL回
路1206と535fH VCO回路1208との間には40fH発生回路が
配置される。
輝度信号処理部11と同様に、半導体集積回路装置10の
主面上においては、第５図に示すように、前記色信号処
理部12の各回路ブロックは単独に或は複数個にまとめら
れた回路ブロックとして配置される。また、第１図の回
路ブロック構成図には示していないが、半導体集積回路
装置10の色信号処理部12には、第５図に示すように、30
Hzのスイッチ検出回路1230、Y/C混合用のカラーバイア
ス発生回路1231、SP/LP/EP検出回路1232の夫々の回路ブ
ロックが配置される。
また、半導体集積回路装置10の輝度信号処理部11と色
信号処理部12との間の境界部分には、第５図（第１図中
は下側に配置）に示すように、安定化電源回路（BG）10
01が配置される。この安定化電源回路1001、輝度信号処
理部11、色信号処理部12の夫々に共通の回路として配置
され、夫々で共用される。安定化電源回路1001は交流的
に安定な直流基準電源（３［Ｖ］）を発生する直流基準
電圧発生回路である。
また、半導体集積回路装置10（樹脂封止型半導体装置
20）の外部端子BPに接初される外部素子（外付け条件）
は、第１図に示す通りであるので、ここでの説明は省略
する。
次に、前記半導体集積回路装置10の回路動作につい
て、第１図及び第５図を用いて簡単に説明する。
《記録動作:REC》 まず、半導体集積回路装置10の46番端子であるカラー
映像信号端子VRにカラー映像信号（ビデオ信号：輝度信
号及び色信号）が入力される。この入力されたカラー映
像信号は、ビデオ・AGC回路1123を通過し、42番端子、1
H・櫛型フィルタ・ドライブ回路1228の夫々に出力され
る。
42番端子に出力されたカラー映像信号は外付けのロウ
・パス・フィルタ（LPF）を通過して輝度信号のみ取り
出され、この輝度信号は４番端子に出力される。この輝
度信号は53番端子、外付けの電解コンデンサの夫々を通
して52番端子に出力される。52番端子に出力された輝度
信号は、クランプ回路1114、ダイナミック・アパーチャ
ー・コントロール回路1112、ダイナミック・エンファシ
ス回路1110、メイン・エンファシス回路1101の夫々を通
過して10番端子に出力される。この10番端子に出力され
た輝度信号は外付け素子を通して12番端子に出力され
る。12番端子に出力された輝度信号はFM変調回路1102で
FM変調され、このFM変調された輝度信号は15番端子であ
る輝度信号出力端子YRに出力される。
前記1H・櫛型フィルタ・ドライブ回路1228に出力され
たカラー映像信号はこの回路で色信号のみ取り出され、
この色信号は36番端子に出力される。36番端子に出力さ
れた色信号は外付けの櫛型フィルタ（Comb Filter）を
通して34番端子に出力される。34番端子に出力された色
信号はBPF・ドライブ・スイッチ回路1229、40番端子、
外付けのバンド・パス・フィルタ（BPF）の夫々を通し
て38番端子に出力される。38番端子に出力された色信号
は、ACC回路1211、メイン・コンバータ回路1209、バー
スト・エンファシス回路1203、キラー・アンプ回路120
2、REC・ロウ・パス・フィルタ回路1201の夫々を通して
周波数変換され、18番端子である色信号出力端子CRに出
力される。
《再生動作:PB》 まず、半導体集積回路装置10の14番端子である輝度信
号入力端子YPにFM変調された輝度信号が入力されると共
に、外付けのロウ・パス・フィルタを通して17番端子で
ある色信号入力端子CPに周波数変換された色信号が入力
される。
前記輝度信号入力端子YPに入力された輝度信号は、サ
ブリミッタ回路1103、混合回路1104、メイン・リミッタ
回路1105、FM復調回路1109の夫々を通してFM復調され、
42番端子に出力される。42番端子に出力された輝度信号
はロウ・パス・フィルタを通して４番端子に出力され
る。４番端子に出力された輝度信号はメイン・デ・エン
ファシス回路1106、PBレベル回路1107、ダイナミック・
デ・エンファシス回路1111、メイン・デ・エンファシス
回路1106の夫々を通して53番端子に出力される。53番端
子に出力された輝度信号は外付けの電界コンデンサを通
して52番端子に出力される。この52番端子に出力された
輝度信号はクランプ回路1114、ライン・ノイズ・キャン
セル回路1116、ノイズ・キャンセル回路1113、ピクチャ
ー・コントロール回路1118、同期伸張回路1119の夫々を
通してY/C混合回路1120に出力される。
前記色信号入力端子CPに入力された色信号は、ACC回
路1211、メイン・コンバータ回路1209の夫々を通して周
波数変換され、40番端子に出力される。40番端子に出力
された色信号はバンド・パス・フィルタを通して38番端
子に出力される。38番端子に出力された色信号はバース
ト・デ・エンファシス回路1227、1H・櫛型フィルタ・ド
ライブ回路1228の夫々を通して36番端子に出力される。
36番端子に出力された色信号は外付けの櫛型フィルタ、
外付けのカラー・ノイズ・リダクション回路（CNR）の
夫々を通して32番端子に出力される。この32番端子に出
力された色信号は前記Y/C混合回路1120に出力される。
このY/C混合回路1120に出力された輝度信号、色信号
の夫々は混合されてカラー映像信号（ビデオ信号）を生
成し、このカラー映像信号は6dBアンプ・スケルチ回路1
121、75Ωドライブ回路1122の夫々を通して48番端子で
あるカラー映像信号端子VPに出力される。
このように、１個の半導体集積回路装置10（同一半導
体基板の主面）にカラーVTRの輝度信号処理部11、色信
号処理部12の夫々を構成する（１チップIC化する）。こ
の構成により、輝度信号処理部11、色信号処理部12の夫
々を別々の半導体集積回路装置で構成した場合に比べ
て、１チップ化で共用回路（安定化電源回路1001）、共
用外部端子BP（18,22,30,31,32,41,44,46番端子の合計
８端子）の夫々を構成することができ、この共用部分の
面積を極力縮小することができるので、半導体集積回路
装置10の集積度を向上することができる。この結果、カ
ラーVTR1の小型化を図ることができる。
前述の半導体集積回路装置10は２層配線構造で構成さ
れる。配線は例えばアルミニウム配線又はアルミニウム
合金配線（Cu、又はCu及びSiが添加される）で形成され
る。この半導体集積回路装置10の電源配線のレイアウト
は第６図（回路動作電源配線Vccのレイアウトを含むチ
ップレイアウト図）及び第７図（基準電源配線GNDのレ
イアウトを含むチップレイアウト図）に示す。
半導体集積回路装置10の輝度信号処理部11の回路動作
電源Vccが印加される外部端子BPは第６図に示すように5
4番端子である。この回路動作電源Vccが印加される外部
端子BPは２個（複数個）に分割される。前記第３図に示
すように、２個の分割された外部端子BPの夫々は異なる
ボンディングワイヤ22を介在させて１本のインナーリー
ド21Cに接続される。つまり、分割された外部端子BPの
夫々は、タブルボンディング構造でインナーリード21C
に接続され、共通のインピーダンスを持たないように構
成される。
前記回路動作電源Vccが印加される外部端子BPのうち
第６図中右側は主に輝度信号処理部11のカラー映像信号
を処理する回路ブロックに接続される。左側は主に輝度
信号処理部11のFM系の輝度信号を処理する回路ブロック
に接続される。前記回路動作電源Vccが印加される外部
端子BPと回路ブロックとの接続は２層配線構造で形成さ
れた回路動作電源配線Vccで行われる。第６図中、第１
層目配線（62）で形成された回路動作電源配線Vccは実
線で簡略的に示す。第２層目配線（65）で形成された回
路動作電源配線Vccは同様に破線で簡略的に示す。第１
層目配線で形成された回路動作電源配線Vccと第２層目
配線で形成された回路動作電源配線Vccとの接続は・印
（64）で簡略的に示す。
前記第１層目配線で形成された回路動作電源配線Vcc
は第６図に示すように基本的に輝度信号処理部11の各回
路ブロックの上端（一端側）を横方向（Ｘ方向）に延在
して配置される。各回路ブロックは約50〜300個の半導
体素子で構成され、各ブロック回路の上端に配置され
た、第１層目配線で形成される回路動作電源配線Vccは
縦方向（Ｙ方向）に実質的に同一ピッチで配置される。
大きな回路ブロック又は縦方向に長い回路ブロックは上
端及び中段に第１層目配線で形成される回路動作電源配
線Vccを配置し、回路動作電源配線Vccの縦方向のピッチ
の均一化が保たれる。つまり、各回路ブロックは縦方向
の長さが一定か又はその整数倍の長さの辺を有する矩形
々状（方形状）で構成され、この回路ブロックの配列に
基づき、回路動作電源配線Vccの縦方向のピッチの均一
化が保たれる。
前記第２層目配線で形成された回路動作電源配線Vcc
は基本的に外部端子BPと各ブロック回路の上端に配置さ
れた第１層目配線で形成された回路動作電源配線Vccと
を接続する。前記２個に分割された回路動作電源Vccが
印加される外部端子BPの右側は第２層目配線で形成され
た回路動作電源配線Vccを介在させてカラー映像信号を
処理する各回路ブロックの上端に配置された第１層目配
線で形成される回路動作電源配線Vccに接続される。回
路動作電源Vccが印加される外部端子BPの左側は第２層
目配線で形成された回路動作電源配線Vccを介在させてF
M系の輝度信号を処理する各回路ブロックの上端に配置
された第１層目配線で形成される回路動作電源配線Vcc
に接続される。
前記第１層目配線で形成された回路動作電源配線Vc
c、第２層目配線で形成された回路動作電源配線Vccの夫
々は基本的に各回路ブロック間を主体に延在するように
配置される。
半導体集積回路装置10の輝度信号処理部11の基準電源
GNDが印加される外部端子BPは第７図に示すように13番
端子で構成される。この基準電源GNDが印加される外部
端子BPは、回路動作電源Vccが印加される外部端子BPと
同様に、２個に分割される。前記第３図に示すように、
２個の分割された外部端子BPの夫々はダブルボンディン
グ構造で１本のインナーリード21Cに接続される。
前記基準電源GNDが印加される外部端子BPのうち第７
図中止側は主に輝度信号処理部11のカラー映像信号を処
理する回路ブロックに接続される。下側は主に輝度信号
処理部11のFM系の輝度信号を処理する回路ブロックに接
続される。前記基準電源GNDが印加される外部端子BPと
回路ブロックとの接続は、回路動作電源配線Vccと同様
に、２層配線構造で形成された基準電源配線GNDで行わ
れる。
第１層目配線で形成された基準電源配線GNDは基本的
に輝度信号処理部11の各回路ブロックの下端（他端側）
を横方向に延在して配置される。この基準電源配線GND
は縦方向に実質的に同一ピッチで配置される。大きな回
路ブロック又は縦方向に長い回路ブロックは下端及び中
段に第１層目配線で形成される基準電源配線GNDを配置
し、基準電源配線GNDの縦方向のピッチの均一化が保た
れる。
第２層目配線で形成された基準電源配線GNDは基本的
に縦方向に配置された各ブロック回路の下端に配置され
た第１層目配線で形成される基準電源配線GND間を接続
する。前記２個に分割された基準電源GNDが印加される
外部端子BPの上側、下側の夫々は、夫々独立に（共通の
インピーダンスを持たない）引き出された第１層目配線
で形成された基準電源配線GNDを介在させて、FM系の輝
度信号を処理する各回路ブロック、カラー映像信号を処
理する各回路ブロックの夫々に接続される。
前記第１層目配線、第２層目配線の夫々で形成された
基準電源配線GNDは、回路動作電源配線Vccと同様に、基
本的に各回路ブロック間を主体に延在するように配置さ
れる。
半導体集積回路装置10の色信号処理部12の回路動作電
源Vccが印加される外部端子BPは第６図に示すように16
番端子で構成される。この回路動作電源Vccが印加され
る外部端子BPは、前記輝度信号処理部11と同様に、２個
に分割される。前記第３図に示すように、２個の分割さ
れた外部端子BPの夫々はダブルボンディング構造で１本
のインナーリード21Cに接続される。
前記回路動作電源Vccが印加される外部端子BPのうち
第６図中上側は主に色信号処理部12の色信号のメイン信
号を処理する回路ブロック（後に詳述する）に接続され
る。下側は主に色信号処理部12の色信号のメイン信号を
処理する制御系の回路ブロックに接続される。前記回路
動作電源Vccが印加される外部端子BPと回路ブロックと
の接続は、輝度信号処理部11と同様に、２層配線構造で
形成された回路動作電源配線Vccで行われる。
第１層目配線で形成された回路動作電源配線Vccは基
本的に色信号処理部12の各回路ブロックの上端（一端
側）を横方向に延在して配置される。この回路動作電源
配線Vccは縦方向に実質的に同一ピッチで配置される。
第２層目配線で形成された回路動作電源配線Vccは基
本的に縦方向に配置された各ブロック回路の上端に配置
された第１層目配線で形成される回路動作電源配線Vcc
間を接続する。前記２個に分割された回路動作電源Vcc
が印加される外部端子BPの上側、下側の夫々は、夫々独
立に引き出された第２層目配線で形成される回路動作電
源配線Vccを介在させて、色信号のメイン信号を処理す
る各回路ブロックの第１層目配線で形成される回路動作
電源配線Vcc、色信号のメイン信号を処理する制御系の
各回路ブロックの第１層目配線で形成される回路動作電
源配線Vccの夫々に接続される。
第１層目配線、第２層目配線の夫々で形成された回路
動作電源配線Vccは、輝度信号処理部11と同様に、基本
的に各回路ブロック間を主体に延在するように配置され
る。
半導体集積回路装置10の色信号処理部12の基準電源GN
Dが印加される外部端子BPは第７図に示すように28番端
子で構成される。この基準電源GNDが印加される外部端
子BPは、前記輝度信号処理部11と同様に、２個に分割さ
れる。前記第３図に示すように、２個の分割された外部
端子BPの夫々はダブルボンディング構造で１本のインナ
ーリード21Cに接続される。
前記基準電源GNDが印加される外部端子BPのうち第７
図中右側は主に色信号処理部12の色信号のメイン信号が
処理する回路ブロックに接続される。左側は主に色信号
処理部12の色信号のメイン信号を処理する制御系の回路
ブロックに接続される。前記基準電源GNDが印加される
外部端子BPと回路ブロックとの接続は、輝度信号処理部
11と同様に、２層配線構造で形成された基準電源配線GN
Dで行われる。
第１層目配線で形成された基準電源配線GNDは基本的
に色信号処理部12の各回路ブロックの下端（他端側）を
横方向に延在して配置される。この基準電源配線GNDは
縦方向に実質的に同一ピッチで配置される。
第２層目配線で形成された基準電源配線GNDは基本的
に外部端子BPと縦方向に配置された各回路ブロックの下
端に配置された第１層目配線で形成される基準電源配線
GNDとを接続する。前記２個に分割された基準電源GNDが
印加される外部端子BPの右側、左側の夫々は、夫々独立
に引き出された第２層目配線で形成される基準電源配線
GNDを介在させて、色信号のメイン信号を処理する各回
路ブロックの第１層目配線で形成される基準電源配線GN
D、色信号のメイン信号を処理する制御系の各回路ブロ
ックの第１層目配線で形成される基準電源配線GNDの夫
々に接続される。
第１層目配線、第２層目配線の夫々で形成された基準
電源配線GNDは、輝度信号処理部11と同様に、基本的に
各回路ブロック間を主体に延在するように配置される。
このように、（請求項10−手段７）半導体集積回路装
置10において、同一半導体基板の主面の互いに異なる領
域に、カラーVTR1の輝度信号処理部11、色信号処理部12
の夫々を構成し、前記輝度信号処理部11に回路動作電源
Vccが印加された外部端子BP（54番端子）から引き出さ
れた回路動作電源配線Vcc、基準電源GNDが印加された外
部端子BP（13番端子）から引き出された基準電源配線GN
Dの夫々を配置すると共に、前記色信号処理部12に前記
輝度信号処理部11の外部端子BPと異なる回路動作電源Vc
cが印加された外部端子BP（16番端子）から引き出され
た回路動作電源配線Vcc、基準電源GNDが印加された外部
端子BP（28番端子）から引き出された基準電源配線GND
の夫々を配置する。この構成により、前記輝度信号処理
部11、色信号処理部12の夫々を別々の半導体基板の主面
に構成した場合に比べて、１チップ化により特に共用部
分の面積を極力縮小することができるので、半導体集積
回路装置10の集積度を向上することができると共に、前
記輝度信号処理部11の回路動作電源配線Vcc、基準電源
配線GND、色信号処理部12の回路動作電源配線Vcc、基準
電源配線GNDの夫々の間に共通インピーダンスを持たな
いので、前記輝度信号処理部11の輝度信号と色信号処理
部12の色信号との間のクロストーク発振現象を低減する
ことができ、輝度信号、色信号の夫々への雑音の発生を
低減することができる。輝度信号、色信号の夫々に発生
する雑音の低減はカラーVTR1のカラー映像の画質を向上
することができる。
また、（請求項11−手段８）前記輝度信号処理部12の
回路動作電源Vccが印加される外部端子BPを複数に分割
し、この分割された夫々の外部端子BPから回路動作電源
配線Vccを引き出し、輝度信号処理部11の基準電源GNDが
印加される外部端子BPを複数に分解し、この複数に分割
された夫々の外部端子BPから基準電源配線GNDを引き出
すと共に、前記色信号処理部12の回路動作電源Vccが印
加された外部端子BPを複数に分割し、この複数に分割さ
れた夫々の外部端子BPから回路動作電源配線Vccを引き
出し、色信号処理部12の基準電源GNDが印加された外部
端子BPを複数に分割し、この複数に分割された夫々の外
部端子BPから基準電源配線GNDを引き出す。この構成に
より、前記輝度信号処理部11の回路動作電源配線Vcc
間、基準電源配線GND間、色信号処理12の回路動作電源
配線Vcc間、基準電源配線GND間の夫々において共通イン
ピーダンスを低減することができるので、輝度信号、色
信号の夫々への雑音の発生をより低減することができ
る。
また、（請求項13−手段10）前記輝度信号処理部11と
色信号処理部12との境界部分には、輝度信号処理部11の
基準電源GNDが印加された外部端子BP（13番端子）から
引き出された基準電源配線GND、色信号処理部12の回路
動作電源Vccが印加された外部端子BP（16番端子）から
引き出された回路動作電源配線Vccの夫々が配置され
る。この構成により、前記輝度信号処理部11の規準電源
配線GND及びそれと共通インピーダンスを持たない独立
な色信号処理部12の回路動作電源配線Vccとで、前記輝
度信号処理部11の輝度信号と色信号処理部12の色信号と
の間のクロストーク発振現象を低減することができるの
で、輝度信号、色信号の夫々への雑音の発生をより低減
することができる。
また、第６図及び第７図においては図示されていない
が、半導体集積回路装置10は、前記輝度信号処理部11の
回路動作電源Vccが印加された外部端子BPを２個に分割
し、この２個に分割された外部端子BPは夫々から引き出
された回路動作電源配線Vccを通して例えば末端で短絡
される。同様に、輝度信号処理部11の基準電源GNDが印
加された外部端子BPは２個に分割され、この２個に分割
された外部端子BPは夫々から引き出された基準電源配線
GNDを通して短絡される。色信号処理部12の回路動作電
源Vccが印加された外部端子BPは２個に分割され、この
２個に分割された外部端子BPは夫々から引き出された回
路動作電源配線Vccを通して短絡される。色信号処理部1
2の基準電源GNDが印加された外部端子BPは２個に分割さ
れ、、この２個に分割された外部端子BPは夫々から引き
出された基準電源配線GNDを通して短絡される。
このように、（請求項12−手段９）前記輝度信号処理
部11の複数に分割されたうちの一つの回路動作電源Vcc
が印加された外部端子BP、他の一つの外部端子BPの夫々
は夫々から引き出される回路動作電源配線Vccを介在さ
せて短絡され、前記輝度信号処理部11の複数に分割され
たうちの一つの基準電源GNDが印加された外部端子BP、
他の一つの外部端子BPの夫々は夫々から引き出される基
準電源配線GNDを介在させて短絡され、前記色信号処理
部12の複数に分割されたうちの一つの回路動作電源Vcc
が印加された外部端子BP、他の一つの外部端子BPの夫々
は夫々から引き出される回路動作電源配線Vccを介在さ
せて短絡され、前記色信号処理部12の複数に分割された
うちの一つの基準電源GNDが印加された外部端子BP、他
の一つの外部端子BPの夫々は夫々から引き出される基準
電源配線GNDを介在させて短絡される。この構成によ
り、半導体集積回路装置10のプローブ特性検査時に、プ
ローブ針と一つの外部端子BPとの接触抵抗を他のプロー
ブ針と他の一つの外部端子BPとの接触抵抗により相殺す
ることができるので、プローブ特性検査精度を向上する
ことができる。
また、第５図乃至第７図に示すように、（請求項７−
手段４）前記半導体集積回路装置10において、同一半導
体基板の主面の互いに異なる領域に、複数個の回路ブロ
ックで形成された、カラーVTR1の輝度信号処理部11、色
信号処理部12の夫々を構成し、前記輝度信号処理部11、
色信号処理部12の夫々の回路ブロックの一端側に回路動
作電源配線（第１層目配線）Vccを配置すると共に、こ
の回路ブロックの他端側に基準電源配線（第１層目配
線）GNDを配置する。この構成により、前記輝度信号処
理部11、色信号処理部12の夫々を別々の半導体基板の主
面に構成した場合に比べて、１チップ化により特に共用
部分の面積を極力縮小することができるので、半導体集
積回路装置10の集積度を向上することができると共に、
前記夫々の回路ブロックの回路動作電源配線Vcc間の接
続、夫々の回路ブロックの基準電源配線GND間の接続及
び前記回路動作電源配線Vccと基準電源配線GNDとの接続
を最短距離で行うことができ、夫々の回路ブロック間を
接続する回路動作電源配線Vcc、基準電源配線GNDの夫々
の引き回しを低減することができるので、これら電源配
線の引き回しに相当する分、半導体集積回路装置10の集
積度をより向上することができる。
また、（請求項８−手段５）前記輝度信号処理部11と
色信号処理部12との境界部分には、前記輝度信号処理部
11の回路ブロックの下端側の基準電源配線GNDと色信号
処理部12の回路ブロックの上端側の回路動作電源配線Vc
cが配置される。これは、各回路ブロックの上端側に回
路動作電源配線Vcc、下端側に基準電源配線GNDの夫々を
配置したので、必然的にレイアウトされる。なお、前記
回路ブロックの上端側に基準電源配線GND、下端側に回
路動作電源配線Vccの夫々を配置する場合には、前述の
配置が逆になる。この構成により、前記輝度信号処理部
11の回路ブロックの基準電源配線GND及びそれと共通イ
ンピーダンスを持たない独立な色信号処理部12の回路ブ
ロックの回路動作電源線Vccとで、前記輝度信号処理部1
1の輝度信号と色信号処理部12の色信号との間のクロス
トーク発振現象を低減することができるので、輝度信
号、色信号の夫々への雑音の発生を低減することができ
る。
また、このように、（請求項９−手段６）各回路ブロ
ックの上端側に回路動作電源配線Vcc、下端側に基準電
源配線GNDの夫々を配置した半導体集積回路装置10を構
成し、前記第３図に示すように、この半導体集積回路装
置10を樹脂封止部23で封止した樹脂封止型半導体装置20
を構成する。この構成により、前記半導体集積回路装置
10に配置された輝度信号処理部11、色信号処理部12の夫
々のすべての回路ブロックに流れる電流方向を上端側の
回路動作電源配線Vccから半導体素子を介して下端側の
基準電源配線GNDに実質的に一方向にすることができ
る。この結果、樹脂封止後に発生する応力に基づく、ピ
エゾ効果の変動量を前記すべての回路ブロックにおいて
均一化することができるので、回路動作マージンを向上
し、樹脂封止型半導体装置20の製造上の歩留りを向上す
ることができる。この効果は、後述するが、半導体集積
回路装置10に搭載された抵抗素子に顕著に表われる。し
たがって、半導体集積回路装置10に搭載されたすべての
抵抗素子は、電流抵抗を一方向にするために、抵抗長方
向がすべて同一方向になるように配置される。
前記半導体集積回路装置10は、CADを利用し、輝度信
号処理部11、色信号処理部12の夫々の回路ブロックを組
み立てる、ゲートアレイ方式のビルディングブロック方
式に近い設計手法で形成される。この半導体集積回路装
置10は、各回路ブロック配置位置を簡単に変更すること
ができ、開発期間も極力短縮できるように構成される。
次に、前述の半導体集積回路装置10に搭載された半導
体素子の具体的な断面構造について、第８図（Ａ）乃至
第８図（Ｄ）（要部断面図）を用いて簡単に説明する。
半導体集積回路装置10は、第８図（Ａ）乃至第８図
（Ｄ）に示すように、単結晶珪素からなるp-型半導体基
板50で形成される。このp-型半導体基板50は例えば20〜
30［Ωcm］程度の比抵抗値で形成される。p-型半導体基
板50の主面上には素子形成層（活性層）としてのn-型エ
ピタキシャル層51が設けられる。n-型エピタキシャル層
51は、例えば４〜５［μｍ］程度の膜厚で形成され、10
15〜1016［atoms/cm3］程度の不純物濃度で形成され
る。第８図（Ａ）乃至第８図（Ｄ）の夫々に示すp-型半
導体基板50は、用紙の制約上別々に分離して示している
が、実際には１つの基板である。
前記半導体集積回路装置10には主にバイポーラトラン
ジスタTr1乃至Tr4、抵抗素子R1、R2、容量素子C1、C2の
夫々が搭載される。
前記バイポーラトランジスタTr1は、第８図（Ａ）に
示すように、縦構造のnpn型で構成される。このバイポ
ーラトランジスタTr1は輝度信号処理部11、色信号処理
部12の夫々の回路ブロック、出力段回路等を構成する。
バイポーラトランジスタTr1は、素子分離領域に周囲
を囲まれた活性島領域内において、ｎ型コレクタ領域、
ｐ型ベース領域、ｎ型エミッタ領域を縦型に配列し構成
される。
前記素子分離領域はp-型半導体基板50、p+型半導体領
域53及びp+型半導体領域54で構成される。p+型半導体領
域53はp-型半導体基板50とn-型エピタキシャル層51との
間部に設けられる。p+型半導体領域54はn-型エピタキシ
ャル層51の主面からその深さ方向に設けられ、このp+型
半導体領域54の底部は前記p+型半導体領域53の上側に接
続される。前記p+型半導体領域53、54の夫々は例えば10
18［atoms/cm3］程度の不純物濃度で形成される。この
素子分離領域は、基準電源GNDが印加された外部端子（1
3又は28番端子:BP）65と基準電源配線（GND）62を介在
させて接続され、基準電源GNDが供給される。
前記基準電源配線62は、第１層目配線例えばアルミニ
ウム合金配線で形成され、例えば１［μｍ］程度の膜厚
で形成される。この基準電源配線62の一端側は層間絶縁
膜58に形成された接続孔59を通して素子分離領域のp+型
半導体領域54の表面に接続される。基準電源配線62の他
端側は層間絶縁膜63に形成された接続孔64を通して外部
端子65に接続される。外部端子65は第２層目配線例えば
アルミニウム合金配線で形成され、例えば１［μｍ］程
度の膜厚で形成される。
前記バイポーラトランジスタTr1のｎ型コレクタ領域
はn-型エピタキシャル層51、埋込型n+型半導体領域52及
びn+型半導体領域57で構成される。埋込型n+型半導体領
域52は、p-型半導体基板50とn-型エピタキシャル層51と
の間部に設けられ、例えば1018〜1019［atoms/cm3］程
度の不純物濃度で形成される。n+型半導体領域57は、コ
レクタ電位の引上げを行うために形成され、n-型エピタ
キシャル層51の主面部に設けられる。n+型半導体領域57
は例えば1019〜1020［atoms/cm3］程度の不純物濃度で
形成される。
ｐ型ベース領域は、ｐ型半導体領域56で構成され、例
えば1018〜1019［atoms/cm3］程度の不純物濃度で形成
される。このｐ型半導体領域56はn-型エピタキシャル層
51の主面部に設けられる。
ｎ型エミッタ領域はn+型半導体領域57で構成される。
このn+型半導体領域57はｐ型半導体領域56の主面部に設
けられる。
前記ｎ型コレクタ領域のn+型半導体領域57、ｐ型ベー
ス領域のｐ型半導体領域56、ｎ型エミッタ領域のn+型半
導体領域57の夫々には第１層目配線62が接続される。
前記バイポーラトランジスタTr2は、第８図（Ａ）に
示すように、縦構造のpnp型で構成される。このバイポ
ーラトランジスタTr2は、バイポーラトランジスタTr1と
同様に、輝度信号処理部11、色信号処理部12の夫々の回
路ブロック、出力段回路等を構成する。
バイポーラトランジスタTr2は、素子分離領域に周囲
を囲まれた活性領域内において、ｐ型オレクタ領域、ｎ
型ベース領域、ｐ型エミッタ領域を縦型に配列し構成さ
れる。
ｐ型コレクタ領域は主に埋込型p+型半導体領域55及び
p+型半導体領域54で構成される。埋込型p+型半導体領域
55は例えば1018［atoms/cm3］程度の不純物濃度で形成
される。この埋込型p+型半導体領域55はn-型エピタキシ
ャル層51と埋込型n+型半導体領域52との間部に設けられ
る。埋込型n+型半導体領域52はｐ型コレクタ領域である
前記埋込型p+型半導体領域55とp-型半導体基板50とを絶
縁分離する作用がある。このｐ型コレクタ領域である埋
込型p+型半導体領域55は、図示しないが、p+型半導体領
域54（ｐ型コレクタ領域）を介在させて第１層目配線62
に接続される。
ｎ型ベース領域は主にn-型エピタキシャル層51で構成
される。このn-型エピタキシャル層51はｐ型コレクタ領
域である埋込型p+型半導体領域55及びp+型半導体領域54
で周囲を囲まれた領域内に他の領域と絶縁分離されて設
けられる。第８図（Ａ）には図示していないが、ｎ型ベ
ース領域は、ｐ型エミッタ領域側の不純物濃度が若干高
く、例えば1017［atoms/cm3］程度の不純物濃度で形成
される。この不純物濃度の増加はバイポーラトランジス
タTr2の電流増幅率（hFE）を制御する目的で行われる。
このｎ型ベース領域であるn-型エピタキシャル層51はn+
型半導体領域57を介在させて第１層目配線62に接続され
る。
ｐ型エミッタ領域はｐ型半導体領域56で構成される。
このｐ型半導体領域56は第１層目配線62に接続される。
前記第８図（Ａ）に示すバイポーラトランジスタTr
1、Tr2の夫々は半導体集積回路装置10の輝度信号処理部
11の75Ωドライブ回路1122の出力段回路を構成する。こ
の出力段回路の構造は第９図（等価回路図）及び第10図
（要部平面図）に示す。
第９図及び第10図に示すように、出力段回路は、縦構
造のnpn型バイポーラトランジスタTr1、縦構造のpnp型
バイポーラトランジスタTr2の夫々を直列に接続したプ
ッシュブル回路で構成される。このプッシュブル回路は
遮断周波数（fT）を向上する目的で縦構造のpnp型バイ
ポーラトランジスタTr2が設けられる。
前記バイポーラトランジスタTr2は、第９図に示すよ
うに、エミッタ領域Ｅを外部端子（48番端子）BPに接続
する。このバイポーラトランジスタTr2はエミッタ領域
Ｅとコレクタ領域Ｃとの間に並列にダイオード素子Ｄが
設けられる。ダイオード素子Ｄはアノード領域側をコレ
クタ領域Ｃに接続し、カソード領域側をエミッタ領域Ｅ
に接続する。このダイオード素子Ｄは、前記第８図
（Ａ）に示すように、バイポーラトランジスタTr2のｐ
型コレクタ領域である埋込型p+型半導体領域55でアノー
ド領域を構成する。また、ダイオード素子Ｄはｐ型コレ
クタ領域とp-型半導体基板50とを絶縁分離する埋込型n+
型半導体領域52でカソード領域を構成する。このダイオ
ード素子Ｄのカソード領域である埋込型n+型半導体領域
52は、前記第８図（Ａ）及び第10図に示すように、それ
に接続されるn-型エピタキシャル層51、n+型半導体領域
57の夫々を端子として設け、この端子を通して第１層目
配線62に一旦引き出され、この第１層目配線62を介在さ
せてバイポーラトランジスタTr2のエミッタ領域Ｅに接
続される。
前記ダイオード素子Ｄは、埋込型p+型半導体領域55と
埋込型n+型半導体領域52とのpn接合、つまり高不純物濃
度の半導体領域同士の接合で形成される。これに対し
て、バイポーラトランジスタTr2のｐ型エミッタ領域Ｅ
（ｐ型半導体領域56）とｎ型ベース領域Ｂ（n-型エピタ
キシャル層51）とのpn接合は若干低不純物濃度の半導体
領域同士の接合で形成される。つまり、前記ダイオード
素子Ｄのpn接合耐圧は、バイポーラトランジスタTr2の
ｐ型エミッタ領域Ｅとｎ型ベース領域Ｂとのpn接合耐圧
に比べて低く設定される。ダイオード素子Ｄは、外部端
子（BP）65に静電気破壊を生じるような過大電流が印加
された場合、バイポーラトランジスタTr2のｐ型エミッ
タ領域Ｅとｎ型ベース領域Ｂとの間のpn接合部が破壊さ
れる前に、ｐ型エミッタ領域Ｅからｐ型コレクタ領域Ｃ
に過大電流をバイパスさせる。バイパスされた過大電流
は基準電源GNDで吸収される。本発明者の実測結果によ
れば、この出力段回路は、ダイオード素子Ｄの挿入によ
り静電気破壊耐圧が約50〜100［ｖ］程度向上し、結果
的に約200［Ｖ］以上の静電気破壊電圧を得ることがで
きた。
このように、（請求項18−手段14）出力段回路を構成
する縦構造のpnp型バイポーラトランジスタTr2のｐ型エ
ミッタ領域Ｅ（ｐ型半導体領域56）が外部端子（BP:48
番端子）62に接続された半導体集積回路装置10におい
て、前記出力段回路の縦構造のpnp型バイポーラトラン
ジスタTr2のｐ型エミッタ領域Ｅとｎ型コレクタ領域Ｃ
（埋込型p+型半導体領域55）との間に、ｐ型エミッタ領
域Ｅとｎ型ベース領域Ｂ（n-型エピタキシャル層51）と
のpn接合耐圧に比べて低い接合耐圧を有し、アノード領
域側をｐ型コレクタ領域Ｃに接続しかつカソード領域側
をｐ型エミッタ領域Ｅに接続したダイオード素子Ｄを設
ける。この構成により、静電気破壊を生じる過大電流が
外部端子BPに印加された場合、前記ダイオード素子Ｄを
通して過大電流を基準電源GND側に吸収することができ
るので、前記縦構造のpnp型バイポーラトランジスタTr2
のｐ型エミッタ領域Ｅとｎ型ベース領域Ｂとのpn接合部
の破壊を防止し、静電気破壊耐圧を向上することができ
る。
また、（請求項19）前記ダイオード素子Ｄのカソード
領域は埋込型n+型半導体領域52で構成する。この構成に
より、ダイオード素子Ｄのカソード領域をバイポーラト
ランジスタTr1のコレクタ領域又はバイポーラトランジ
スタTr2の分離領域と同一工程で形成することができる
ので、ダイオード素子Ｄの形成工程数を低減することが
できる。
また、前記出力段回路の縦構造のpnp型バイポーラト
ランジスタTr2は寄生の縦構造のpnp型バイポーラトラン
ジスタとで寄生サイリスタ構造を構成する。寄生の縦構
造のpnp型バイポーラトランジスタは、バイポーラトラ
ンジスタTr2のｐ型コレクタ領域である埋込型p+型半導
体領域55をｐ型エミッタ領域、埋込型n+型半導体領域52
をｎ型ベース領域、p-型半導体基板50をｐ型コレクタ領
域の夫々として構成される。この寄生の縦構造のpnp型
バイポーラトランジスタのｎ型ベース領域（52）の電位
は前記ダイオード素子Ｄによりｐ型エミッタ領域（バイ
ポーラトランジスタTr2のｐ型コレクタ領域:55）に比べ
て常時高い電位に保持されるので、前記バイポーラトラ
ンジスタTr2及び寄生の縦構造のpnp型バイポーラトラン
ジスタで構成される寄生サイリスタの動作を防止し、ラ
ッチアップ現象を防止することができる。
また、前記出力段回路の縦構造のpnp型バイポーラト
ランジスタTr2は、第10図に簡略的に示すように、ｐ型
エミッタ領域（ｐ型半導体領域56）と第１層目配線62と
を接続する接続孔（エミッタ開口）59が複数個に分割さ
れる。つまり、ある所定面積内において、接続孔（エミ
ッタ開口）59の個数を増加して接続孔59間の輪隔面積を
増加し、この離隔面積に相当する分、バイポーラトラン
ジスタTr2はｐ型エミッタ領域（ｐ型半導体領域56）と
第１層目配線62との接触面積を低減する。この接触面積
の低減は、ｎ型ベース領域であるn-型エピタキシャル層
51から第１層目配線62に流れる電子すなわちベース電流
量を低減し、逆にｐ型エピタキシャル領域からｎ型ベー
ス領域に注入される正孔すなわち順方向エミッタ電流量
を増加することができる。したがって、バイポーラトラ
ンジスタTr2の電流増幅率を向上することができる。
このように、（請求項20−手段15）前記出力段回路の
縦構造のpnp型バイポーラトランジスタTr2のｐ型エミッ
タ領域（ｐ型半導体領域56）と第１層目配線62とを接続
する接続孔（エミッタ開口）59を複数個に分割する。こ
の構成により、前記バイポーラトランジスタTr2のベー
ス電流量を低減し、順方向エミッタ電流量を増加するこ
とができるので、電流増幅率を向上することができる。
また、前述の出力段回路の縦構造のpnp型バイポーラ
トランジスタTr2のｐ型エミッタ領域（ｐ型半導体領域5
6）は複数個に分割される。ｐ型エミッタ領域に流れる
電流量は中央部に比べて周辺部の方が多い。つまり、出
力段回路のバイポーラトランジスタTr2は、ｐ型エミッ
タ領域の平面サイズが内部回路ブロックのバイポーラト
ランジスタTr2に比べて大きく構成されるので、単位面
積当りに流れる電流量を出力段回路、内部回路ブロック
の夫々で均一化する（エミッタ周辺長を均一化する）。
前述の半導体集積回路装置10は、前記第５図乃至第７
図に示すように、輝度信号処理部11、色信号処理部12の
夫々の間部に分離帯BGを配置する。この分離帯BGの断面
構造は第８図（Ｂ）に、平面構造は第11図（要部断面
図）に夫々示す。
分離帯BGは、前記第５図乃至第７図、第11図の夫々に
示すように、半導体集積回路装置10の輝度信号処理部1
1、色信号処理部12の夫々の境界部分を横方向に延在す
る。つまり、分離帯BGは、半導体集積回路装置10の15番
端子BPから42番端子BPに向って横方向に延在する。
分離帯BGは、第８図（Ｂ）及び第11図に示すように、
素子分離領域及びこの素子分離領域で周囲を囲まれた領
域内に設けられた活性島領域で構成される。この活性島
領域はn-型エピタキシャル層51、埋込型n+型半導体領域
52及びn+型半導体領域57で構成される。
前記分離帯BGの素子分離領域はp-型半導体基板50、p+
型半導体領域53、54の夫々で構成される。分離帯BGの素
子分離領域のp+型半導体領域53及び54は分離帯BGのn-型
エピタキシャル層51及び埋込型n+型半導体領域52の両側
壁に夫々設けられ、夫々の側壁に設けられたp+型半導体
領域53及び54は前記境界部分を横方向に実質的に平行に
延在する。前記素子分離領域のp-型半導体基板50、p+型
半導体領域53及び54は図示しないが第１層目配線62で形
成された基準電源配線GNDを介在させて基準電源GNDが印
加された外部端子（BP:13番端子）65に接続される。
分離帯BGのn+型半導体領域57は第１層目配線62を通し
て直流基準電源（３［Ｖ］）に印加され、結果的にn+型
半導体領域57、n-型エピタキシャル層51、埋込型n+型半
導体領域52の夫々が前記直流基準電源に印加される。こ
の直流基準電源は外部端子（BP:41番端子）65から供給
される。直流基準電源は前述のように交流的に安定（GN
D）なバイアスである。
分離帯BGは、主に埋込型n+型半導体領域52とp+型半導
体基板50とのpn接合部に形成される寄生容量Ｃ、p-型半
導体基板50で形成される寄生抵抗Ｒの夫々でロウ・パス
・フィルタ（LPF）として作用する。このロウ・パス・
フィルタは、素子分離領域のp-型半導体基板50との接触
部分に高不純物濃度の埋込型n+型半導体領域52を設ける
ことにより、前記寄生容量Ｃを増加し、高域のクロスト
ーク発振現象を除去するように構成される。また、ロウ
・パス・フィルタは、分離帯BGのn-型エピタキシャル層
51又は埋込型のn+型半導体領域52を設けることにより、
p-型半導体基板50での寄生抵抗Ｒの抵抗値を増加し、高
域のクロストーク発振現象を除去するように構成され
る。
このように、（請求項１−手段１）半導体集積回路装
置10において、同一のp-型半導体基板50の主面の互いに
異なる領域に、カラーVTR1の輝度信号処理部11、色信号
処理部12の夫々を構成し、このp-型半導体基板50の主面
の前記輝度信号処理部11と色信号処理部12との間に、交
流的に安定なバイアス（直流基準電源:3［Ｖ］）が供給
される分離帯BGを構成する。この構成により、前記輝度
信号処理部11、色信号処理部12の夫々を別々の半導体基
板の主面に構成した場合に比べて、１チップ化により特
に共用部分の面積を極力縮小することができるので、半
導体集積回路装置10の集積度を向上することができると
共に、前記輝度信号処理部11の輝度信号と色信号処理部
12の色信号との間のクロストーク発振現象を前記分離帯
BGにより低減することができるので、輝度信号、色信号
の夫々への雑音の発生を低減することができる。
また、前記輝度信号処理部11の輝度信号と色信号処理
部12の色信号との間のクロストーク発振現象を低減する
ことができるので、輝度信号処理部11と色信号処理部12
との間の離隔距離を縮小し、半導体集積回路装置10の集
積度をより向上することができる。
また、（請求項２−手段２）前記輝度信号処理部11、
色信号処理部12の夫々は素子分離領域で周囲を囲まれた
活性島領域に形成されたバイポーラトランジスタTrを主
体とした回路ブロックで構成され、前記分離帯BGは前記
素子分離領域で周囲を囲まれた前記バイポーラトランジ
スタTrと同一工程で形成された活性島領域（n-型エピタ
キシャル層51、埋込型のn+型半導体領域52、n+型半導体
領域57）に前記直流基準電源を供給して構成される。こ
の構成により、前記分離帯BGは、輝度信号処理部11と色
信号処理部12との間にロウ・パス・フィルタ（LPF）と
して作用し、活性島領域に相当する分、輝度信号処理部
11と色信号処理部12との間に形成される寄生抵抗Ｒの抵
抗値を増加することができるので、前記輝度信号と色信
号との間の高域のクロストーク発振現象を前記ロウ・パ
ス・フィルタでより低減することができる。
また、（請求項３−手段３）前記分離帯BGの活性島領
域は前記素子分離領域と接触する部分が他の部分に比べ
て高不純物濃度（埋込型n+型半導体領域52）で構成され
る。この構成により、前記分離帯BGは、前記活性島領域
と素子分離領域との間に形成される寄生容量Ｃの容量値
を増加することができるので、前記輝度信号と色信号と
の間の高域のクロストーク発振現象を前記ロウ・パス・
フィルタでより低減することができる。
前記分離帯BGに供給される直流基準電源は前記第５図
乃至第７図、第11図の夫々に示すように安定化電源回路
1001で生成される。この安定化電源回路1001は、輝度信
号処理部11と色信号処理部12との共用回路として配置さ
れ、輝度信号処理部11と色信号処理部12との間部に配置
される。しかも、安定化電源回路1001は外部端子（BP）
65のうち41番端子の近傍に配置される。
第11図に示すように、安定化電源回路1001で生成され
た直流基準電源はその出力段回路の縦構造のnpn型バイ
ポーラトランジスタTr1で出力される。この直流基準電
源は第１層目配線62を通して外部端子（BP:41番端子）6
5（及び62）に入力される。この外部端子65には雑音除
去用容量素子（電界コンデンサ）が外付けされており、
前記直流基準電源は雑音除去用容量素子により雑音が除
去される。この雑音が除去された直流基準電源は、前記
外部端子65を再度介在させて、輝度信号処理部11、色信
号処理部12の夫々に独立に供給される。つまり、直流基
準電源は外部端子65から第２層目配線65、第１層目配線
62の夫々を通して輝度信号処理部11に供給される。ま
た、直流基準電源は外部端子65から別の第１層目配線62
を通して色信号処理部12に供給される。
このように、（請求項14−手段11）半導体集積回路装
置10において、同一のp-型半導体基板50の主面の互いに
異なる領域に、カラーVTR1の輝度信号処理部11、色信号
処理部12の夫々を構成し、前記輝度信号処理部11と色信
号処理部12との間の境界部分に、前記輝度信号処理部埋
11、色信号処理部12の夫々に共通の安定化電源回路（共
用回路）1001を配置する。この構成により、前記輝度信
号処理部11、色信号処理部12の夫々を別々の半導体基板
の主面に構成した場合に比べて、１チップ化により特に
共用部分の面積を極力縮小することができるので、半導
体集積回路装置10の集積度を向上することができると共
に、前記輝度信号処理部11と安定化電源回路1001との接
続距離、前記色信号処理部12と安定化電源回路1001との
接続距離の夫々を最短距離し、輝度信号処理部11と安定
化電源回路1001とを接続する配線、色信号処理部12と安
定化電源回路1001とを接続する配線の夫々の引き回しを
低減することができるので、この配線の引き回しに相当
する分、半導体集積回路装置10の集積度をより向上する
ことができる。
また、前記輝度信号処理部11と安定化電源回路1001と
を接続する配線、色信号処理部12と安定化電源回路1001
とを接続する配線の夫々の配線長を短縮し、夫々の配線
間のクロストーク発振現象の確率を低減することができ
るので、輝度信号、色信号に発生する雑音を低減するこ
とができる。
また、（請求項15−手段12）前記輝度信号処理部11と
安定化電源回路1001とを接続する配線、色信号処理部12
と安定化電源回路1001と接続する配線の夫々は独立に配
置される。この構成により、前記輝度信号処理部11と安
定化電源回路1001とを構成する配線、色信号処理部12と
安定化電源回路1001を接続する配線の夫々は共通インピ
ーダンスを持たないので、配線間のクロストーク発振現
象を低減し、輝度信号、色信号の夫々への雑音の発生を
低減することができる。
また、（請求項17−手段13）前記安定化電源回路1001
で発生された直流基準電源が供給される外部端子（41番
端子）BPは輝度信号処理部11の信号用外部端子（特に42
番端子）BPと色信号処理部12の信号用外部端子（特に40
番端子）BPとの間に配置される。この構成により、前記
輝度信号処理部11の信号用外部端子BPと色信号処理部11
の信号用外部端子BPとの間の端子間のクロストーク発振
現象を前記直流基準電源が供給される外部端子（41番端
子）BPで低減することができるので、輝度信号、色信号
の夫々への雑音の発生を低減することができる。
前記半導体集積回路装置10の色信号処理部12にはIIL
回路で構成されたロジック部が配置される。ロジック部
は、前記第１図及び第５図に示すバースト・ゲート・パ
ルス発生回路1215、周波数検出用カウンタ回路1216及び
AFC用カウンタ回路1217である。
このIIL回路の具体的な断面構造は前記第８図（Ｂ）
に示す。IIL回路は、素子分離領域で周囲を囲まれた領
域内において、インジェクション配線（INJ）と基準電
源配線（GND）との間に横構造のpnp型バイポーラトラン
ジスタTr4及び縦構造のnpn型バイポーラトランジスタTr
3を設けて構成される。
前記IIL回路のバイポーラトランジスタTr4はｐ型コレ
クタ領域、ｎ型ベース領域、ｐ型エミッタ領域の夫々を
横方向に配列して構成される。
ｐ型エミッタ領域はp+型半導体領域54で構成される。
このp+型半導体領域54はインジェクション配線である第
１層目配線62に接続される。
ｎ型ベース領域はn-型エピタキシャル層51及び埋込型
n+型半導体領域52で構成される。このｎ型のベース領域
のn-型エピタキシャル層51は、前記縦構造のpnp型バイ
ポーラトランジスタTr2のｎ型ベース領域と同様に若干
不純物濃度が高く設定され、バイポーラトランジスタTr
4の電流増幅率を向上する。
ｐ型コレクタ領域はｐ型半導体領域56で構成される。
IIL回路のバイポーラトランジスタTr3はｎ型コレクタ
領域、ｐ型ベース領域、ｎ型エミッタ領域の夫々を縦方
向に配列して構成される。
ｎ型コレクタ領域はn+型半導体領域57で構成される。
このn+型半導体領域57は複数個に分割され、このバイポ
ーラトランジスタTr3はマルチコレクタ構造で構成され
る。複数個に分割されたn+型半導体領域57の夫々は、第
１層目配線62で形成された電源62、第２層目配線65の夫
々を介在させて、次段の入力と接続される。
前記ｎ型コレクタ領域は、接続孔（コレクタ開口）59
及び電極（第１層目配線）62を含むセルパターンとし
て、CADにより自動的にレイアウトされる。このCADによ
る自動レイアウトは半導体集積回路装置10の開発期間を
短縮することができる。
前記セルパターンは、接続孔59の平面サイズに律則さ
れ、この接続孔59を中心とするデザインルールに基づ
き、上下夫々の電極62、ｎ型コレクタ領域（57）の平面
サイズが規定され、第８図（Ｂ）に示すセルパターンLE
の平面サイズが規定される。CADによる自動レイアウト
は、前記セルパターンLE上に単純に上層のセルパターン
を配置することによりなされる。上層のセルパターンの
平面サイズは、そのパターンを律則する接続孔64の平面
サイズ、下層のセルパターンLEとの整合性を確保する電
極62の平面サイズ及び第２層目配線65の平面サイズが決
定される。この上層のセルパターンの電極62のサイズ
（情報）は、下層のセルパターンLE上に配置するとき
に、下層のセルパターンLEの電極62のパターンサイズと
の間で論理和（OR）がとられ、いずれか大きい方のパタ
ーンが採用されるので、下層のセルパターンLEの電極62
のパターンサイズに比べて小さく設定される。例えば、
下層のセルパターンLEの電極62の平面サイズを10×10
［μm2］で形成し、上層のセルパターンの電極62の平面
サイズを９×９［μm2］で形成する。つまり、下層のセ
ルパターンLEと上層のセルパターンとを重ねた場合、常
時、下層のセルパターンLEでパターン間で律則される。
このようなCADによる自動レイアウトを行うことによ
り、下層のセルパターンLEのパターン間隔を最小に縮小
し、下層のセルパターンLEのレイアウトの規則性を高め
ることができるので、半導体集積回路装置10の集積度を
向上することができる。
前記ｐ型ベース領域はｐ型半導体領域56で構成され
る。このｐ型ベース領域は前記バイポーラトランジスタ
Tr4のｐ型コレクタ領域と接続される。
前記ｎ型エミッタ領域はn-型エピタキシャル層51及び
埋込型のn+型半導体領域52で構成される。このｎ型エミ
ッタ領域は前記バイポーラトランジスタTr4のｎ型ベー
ス領域と接続される。
このように構成されるIIL回路は、第12図（要部平面
レイアウト図）及び第13図（要部拡大平面レイアウト
図）を示すように、バースト・ゲート・パルス発生回路
1215、周波数検出用カウンタ回路1216、AFC用カウンタ
回路1217の夫々において、横型（Ｌ）及び縦型（Ｖ）で
配置される。横型（Ｌ）のIIL回路は、第13図に示すよ
うに、インジェクション配線（INJ）62及び基準電源配
線（GND）62の延在方向に沿ってバイポーラトランジス
タTr3の複数個に分割された夫々のｎ型コレクタ領域が
配列される。この横型（Ｌ）のIIL回路は縦型（Ｖ）のI
IL回路に比べて動作周波数を向上することができる。
また、縦型（Ｖ）のIIL回路は、インジェクション配
線（INJ）62及び基準電源配線（GND）62の延在方向と直
交する方向に向ってバイポーラトランジスタTr3の複数
個に分割された夫々のｎ型コレクタ領域が配列される。
この縦型（Ｖ）のIIL回路は横型（Ｌ）のIIL回路に比べ
て集積度を向上することができる。
前記バースト・ゲート・パルス発生回路1215、周波数
検出用カウンタ回路1216、AFC用カウンタ回路1217の夫
々のIIL回路は低消費電力化を図るためにスタックド構
造で構成される。スタックド構造は、例えば回路動作電
源Vcc（５［Ｖ］）と基準電源GND（０［Ｖ］）との間に
複数段のIIL回路を配置し、回路動作電源Vccを初段のII
L回路のインジェクション配線、初段のIIL回路の基準電
源を次段のIIL回路のインジェクション配線として順次
連続させ、最終段のIIL回路の基準電源を前記基準電源G
ND又はそれに近い電位にする構造である。
本実施例の半導体集積回路装置10のIIL回路は、AFC用
カウンタ回路1217を初段（上段）のIIL回路、周波数検
出用カウンタ回路1216を中段のIIL回路、バースト・ゲ
ート・パルス発生回路1215を終段（下段）のIIL回路と
する３段のスタックド構造で構成される（この段数には
限定されない）。第12図に示すように、初段のIIL回
路、中段のIIL回路、終段のIIL回路の夫々は、横方向に
延在する複数本のインジェクション配線（INJ）62及び
同一横方向に延在する複数本の基準電源配線（GND）62
が配置される。各段のIIL回路の複数本のインジェクシ
ョン配線62は縦方向に延在する第２層目配線65で短絡さ
れる。
前記初段のIIL回路、中段のIIL回路、終段のIIL回路
の夫々は前記インジェクション配線62及び基準電源配線
62の延在する方向と同一横方向に複数段重ねられ配置さ
れる。つまり、前記第５図及び第12図に示すように、半
導体集積回路装置10の左側から右側に向って各段のIIL
回路が配置される。
初段のIIL回路の基準電源配線62は、その右側端部、
つまり初段のIIL回路と次段のIIL回路との境界部分であ
る素子分離領域（アイソレーション領域）において、第
12図及び第13図に示すように、縦方向に延在する第２層
目配線65を介在させて、次段のIIL回路のインジェクシ
ョン配線62の左側端部に接続される。同様に、中段のII
L回路の基準電源配線62は、その右側端部、つまり中段
のIIL回路と終段のIIL回路との境界部分である素子分離
領域において、縦方向に延在する第２層目配線65を介在
させて、終段のIIL回路のインジェクション配線62の左
側端部に接続される。前記第２層目配線65と基準電源配
線62、インジェクション配線62の夫々との接続位置は基
本的には一致させない。
このように、（請求項21−手段16）複数本のインジェ
クション配線（INJ）62、複数本の基準電源配線（GND）
62の夫々を実質的に平行に配置するIIL回路を複数段積
み重ねる半導体集積回路装置10において、前記インジェ
クション配線62及び基準電源配線62の延在方向にIIL回
路を複数段配置し、この複数段配置されたIIL回路のう
ち、初段（又は中段）のIIL回路の複数本の基準電源配
線62及び中段（又は終段）のIIL回路の複数本のインジ
ェクション配線62を接続する。この構成により、前記初
段（又は中段）のIIL回路の複数本の基準電源配線62又
は中段（又は終段）のIIL回路の複数本のインジェクシ
ョン配線62のいずれか一方を接続することで、中段（又
は終段）のIIL回路の複数本のインジェクション配線62
又は初段（又は中段）のIIL回路の複数本の基準電源配
線62の他方を接続することができるので、中段（又は終
段）のIIL回路の複数本のインジェクション配線62又は
初段（又は中段）のIIL回路の複数本の基準電源配線62
を接続（短絡）する第２層目配線65を相当する分、配線
領域を低減し、半導体集積回路装置10の集積度を向上す
ることができる。
また、初段（又は中段）のIIL回路の複数本の基準電
源配線又は中段（又は終段）のIIL回路の複数本のイン
ジェクション配線62を接続する程度に短絡用の第２層目
配線65の配線長を短くすることができ、この配線抵抗を
低減することができるので、前記基準電源配線62の電位
上昇と前記インジェクション配線62の電位降下とが相殺
され、前記初段のIIL回路、中段のIIL回路、終段のIIL
回路の夫々での電流バランスが均一化される。この結
果、スタックド構造のIIL回路の動作マージンを向上す
ることができる。
また、（請求項22−手段17）前記初段（又は中段）の
IIL回路の複数本の基準電源配線62及び中段（又は終
段）のIIL回路の複数本のインジェクション配線62は前
記初段（又は中段）のIIL回路と中段（又は終段）のIIL
回路との境界部分の素子分離領域において接続される。
この構成により、前記素子分離領域の占有面積を利用し
て、複数本の基準電源配線62又は複数本のインジェクシ
ョン配線62を接続することができるので、この接続を行
う配線領域に相当する分、半導体集積回路装置10の集積
度を向上することができる。
また、前記ロジック部（IIL回路）は交流的に安定な
バイアス電源が使用されるので、色信号処理部12の色信
号のメイン信号を処理する回路ブロックと色信号のメイ
ン信号を処理するパルス発生系の回路ブロックとの間部
に配置される。つまり、ロジック部は色信号処理部12の
ほぼ中央部に配置される。色信号のメイン信号を処理す
る回路ブロックは、オート・バランス回路1204、REC・
ロウ・パス・フィルタ回路1201、キラー・アンプ回路12
02、バースト・エンファシス回路1203、To・ACC・ディ
テクタ・アンプ・スイッチ回路1212、To・APC・アンプ
・スイッチ回路1231、ACC・ディテクタ回路1214の夫々
である。色信号のメイン信号を処理するパルス発生系の
回路ブロックは、水晶発振器1223、REC・AFC回路1219、
ディスクリー回路1218の夫々である。
このように、半導体集積回路装置10において、色信号
処理部12の色信号のメイン信号を処理する回路ブロック
と色信号のメイン信号を処理するパルス発生系の回路ブ
ロックとの間部にロジック部（IIL回路）を配置する。
この構成により、色信号のメイン信号を処理するパルス
発生系の回路ブロックから発生するパルス系信号がロジ
ック部で遮蔽されるので、色信号のメイン信号を処理す
る回路ブロック又は輝度信号処理部11へのクロストーク
発振現象を低減することができる。
また、（請求項６）このロジック部（IIL回路）は輝
度信号処理部11と色信号処理部12との間に分離帯BGとし
て挿入してもよい。
前記半導体集積回路装置10は、第14図（チップレイア
ウト図）に示すように、、各回路ブロック内に複数個の
容量素子C1、C2の夫々が配置される。また、第14図中、
２点鎖線で囲まれ符号XVを付けて示す領域、つまりビデ
オ・AGC回路1123及びAGC・ディテクタ回路1152等に複数
個の抵抗素子R1、R2の夫々が配置される。
前記抵抗素子R1は、前記第８図（Ｃ）に示すように、
素子分離領域で周囲を囲まれた領域内において、ｐ型半
導体領域56で構成される。この抵抗素子R1であるｐ型半
導体領域56の一端側、他端側の夫々は第１層目配線62
（又は第２層目配線65）に接続される。この抵抗素子1R
は例えば200〜400［Ω／□］程度の比抵抗値で形成され
る。
抵抗素子R2は、第８図（Ｃ）に示すように、素子分離
領域で周囲を囲まれた領域内において、p-型半導体領域
60で構成される。この抵抗素子R2であるp-型半導体領域
60の一端側、他端側の夫々は前記抵抗素子R1と同様に第
１層目配線62（又は第２層目配線65）に接続される。p-
型半導体領域60は、例えば1017〜1018［atoms/cm3］程
度の不純物濃度で形成され、１〜５［ＫΩ／□］程度の
高い比抵抗値で形成される。
前記抵抗素子R1、R2の夫々は第15図（要部拡大平面
図）に示すように各回路ブロック内の電流が流れる方向
（回路動作電源Vccから基準電源GNDへ）と抵抗長方向と
を一致させて配置される。つまり、半導体集積回路装置
10に配置される実質的にすべての抵抗素子R1、R2の夫々
は、電流方向と一致し、同一方向に配置される。
このように、半導体集積回路装置10に搭載される抵抗
素子R1、R2の夫々の配置方向を一方向に揃える。この構
成により、樹脂封止後に発生する応力に基づく、ピエゾ
効果の変動量を均一化し、抵抗素子R1、R2の変動量を均
一化することができるので、回路の動作マージンを向上
することができる。
前記容量素子C1は第８図（Ｄ）に示すように素子分離
領域で周囲を囲まれた領域内において配置される、容量
素子C1は、n+型半導体領域57、誘電体膜（例えば酸化珪
素酸膜）61、電極62の夫々を順次積層した、MOS容量で
構成される。この容量素子Clのn+型半導体領域57は第１
層目配線62に接続される。
容量素子C2は第８図（Ｄ）に示すように素子分離領域
で周囲を囲まれた領域内において配置される。容量素子
C2は、ｐ型半導体領域56及びその主面部にn+型半導体領
域57を形成した、pn接合容量で構成される。この容量素
子C2のｐ型半導体領域56、n+型半導体領域57の夫々には
第１層目配線62が接続される。
前記容量素子C2のうち、色信号処理部12の535fH VCO
回路1208に使用される複数個の容量素子C2（第14図中、
一点鎖線で囲まれCAを付けた部分）はトリミング処理に
より容量値を制御できるように構成される。トリミング
処理は、容量素子2C間を結線する第１層目配線62又は第
２層目配線65を例えばレーザビームで切断する処理であ
る。
また、第14図に示すように、外部端子（BP）65のう
ち、38番端子、40番端子等の下部及びその近傍には埋込
型のn+型半導体領域52が配置される。断面構造は示さな
いが、この埋込型のn+型半導体領域52は外部端子BP下及
びその近傍の空領域を利用して配置される。この埋込型
のn+型半導体領域52は、必要時に、例えばp-型半導体基
板50とのpn接合で容量素子を形成することができる。こ
の容量素子は例えば樹脂封止型半導体装置20の外付け容
量素子の代わりに使用される。また、埋込型のn+型半導
体領域52は、必要時に抵抗素子として使用することがで
きる。
前記樹脂封止型半導体装置20はカラーVTR1に内蔵され
た実装基板（PCB）上に実装される。つまり、この樹脂
封止型半導体装置20は、前述のように小型化されている
ので、実装基板上での実装密度を高めることができる。
また、樹脂封止型半導体装置20は結果的にカラーVTR1の
大幅な小型化に寄与する。
また、前記樹脂封止型半導体装置20は、前記実装基板
上での部分点数を低減し、或は各部品間の配線長、配線
本数を低減することができるので、実装基板の電気的信
頼性の向上、小型軽量化、低価格化の夫々を図ることが
できる。結果的に、カラーVTR1は電気的信頼性の向上、
小型軽量化、低価格化の夫々を図ることができる。
〔実施例II〕
本実施例は、前述の半導体集積回路装置10をDIP（Dua
l In−line Package）構造の樹脂封止型半導体装置20に
搭載した、本発明の第２実施例である。
本発明の実施例IIである樹脂封止型半導体装置の構成
を第16図（部分断面平面図）で示す。
本実施例IIの樹脂封止型半導体装置20はDIP構造で構
成される。この樹脂封止型半導体装置20には前記実施例
Ｉの半導体集積回路装置10と実質的に同一のものが搭載
される。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、前述のカラーVTRに内蔵される半
導体集積回路装置を、記録系の輝度信号処理部及び色信
号処理部を搭載する半導体集積回路装置、再生系の輝度
信号処理部及び色信号処理部を搭載する半導体集積回路
装置の夫々に分割してもよい。
また、本発明は、前記半導体集積回路装置にMISFET或
は相補型MISFET（CMOS）を含む回路を搭載してもよい。
また、本発明は、前記半導体集積回路装置に他の機能
例えば記録アンプ回路や再生アンプ回路を搭載してもよ
い。
また、本発明は、カラーVTRに限定されず、映像制御
用IC、音声制御用IC等に広く適用することができる。ま
た、本発明は、これらICを内蔵するカラーVTRカメラ等
の電子装置に広く適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）カラーVTRで使用される半導体集積回路装置の集
積度を向上することができる。
（２）カラーVTRのカラー映像の画質を向上することが
できる。
（３）前記半導体集積回路装置の集積度を向上すると共
に、カラー映像の画質を向上することができる。
（４）前記半導体集積回路装置の製造上の歩留りを向上
することができる。
（５）前記半導体集積回路装置のプローブ検査精度を向
上することができる。
（６）前記半導体集積回路装置の静電気破壊耐圧を向上
することができる。
（７）前記半導体集積回路装置のラッチアップ現象を防
止することができる。
（８）バイポーラトランジスタを有する半導体集積回路
装置において、前記バイポーラトランジスタの電流増幅
率を向上することができる。
（９）スタックド構造のIIL回路を有する半導体集積回
路装置において、前記IIL回路の占有面積を縮小し、集
積度を向上することができる。
（10）前記スタックド構造のIIL回路を有する半導体集
積回路装置において、前記IIL回路の動作マージンを向
上することができる。
【図面の簡単な説明】
第１図は、本発明の実施例ＩであるカラーVTRに内蔵さ
れた半導体集積回路装置の回路ブロック構成図、 第２図は、前記カラーVTRのシステム構成図、 第３図は、前記半導体集積回路装置を搭載する樹脂封止
型半導体装置の部分断面平面図、 第４図は、前記樹脂封止型半導体装置の各端子の機能を
示す図、 第５図乃至第７図は、前記半導体集積回路装置のチップ
レイアウト図、 第８図（Ａ）乃至第８図（Ｄ）は、前記半導体集積回路
装置の要部断面図、 第９図は、前記半導体集積回路装置の出力段回路の等価
回路図、 第10図は、前記出力段回路の要部平面図、 第11図は、前記半導体集積回路装置の要部平面図、 第12図は、前記半導体集積回路装置に搭載されたロジッ
ク部の要部平面レイアウト図、 第13図は、前記ロジック部の要部拡大平面レイアウト
図、 第14図は、前記半導体集積回路装置のチップレイアウト
図、 第15図は、前記半導体集積回路装置の要部拡大平面図、 第16図は、本発明の実施例IIである樹脂封止型半導体装
置の部分断面平面図である。 図中、１……カラーVTR、10……半導体集積回路装置、1
1……輝度信号処理部、12……色信号処理部、50……半
導体基板、51……エピタキシャル層、52〜57,60……半
導体領域、62,65……配線、Tr……バイポーラトランジ
スタ、Ｒ……抵抗素子、Ｃ……容量素子、Ｄ……ダイオ
ード素子、BG……分離帯である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/06 (72)発明者 黛 史郎 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 森 俊二 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 深町 俊幸 東京都小平市上水本町５丁目20番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 小林 雄司 東京都小平市上水本町５丁目20番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 山崎 幸一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵野工場内 (72)発明者 降旗 誠 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵野工場内 (72)発明者 亀垣 和幸 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵野工場内 (56)参考文献 特公 平１−51065（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 9/79 - 9/898 H01L 27/04 H01L 27/06 H01L 21/761

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】同一半導体基板の主面の互いに異なる領域
    に、VTRの輝度信号処理部、色信号処理部の夫々を構成
    し、この半導体基板の主面の前記輝度信号処理部と色信
    号処理部との間に、交流的に安定なバイアスが供給され
    る分離帯を構成したことを特徴とする半導体集積回路装
    置。
  2. 【請求項２】前記輝度信号処理部、色信号処理部の夫々
    は素子分離領域で周囲を囲まれた活性島領域に形成され
    たバイポーラトランジスタを主体とした回路で構成さ
    れ、前記分離帯は前記素子分離領域で周囲を囲まれた前
    記バイポーラトランジスタと同一工程で形成された活性
    島領域に前記バイアスを供給して構成されたことを特徴
    とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】前記分離帯の活性島領域は前記素子分離領
    域と接触する部分の他の部分に比べて高不純物濃度で構
    成したことを特徴とする請求項２に記載の半導体集積回
    路装置。
  4. 【請求項４】前記輝度信号処理部は記録系輝度信号処理
    部及び再生系輝度信号処理部で構成され、前記色信号処
    理部は記録系色信号処理部及び再生系色信号処理部で構
    成されたことを特徴とする請求項１乃至請求項３に記載
    の夫々の半導体集積回路装置。
  5. 【請求項５】前記分離帯に供給されるバイアスは、前記
    輝度信号処理部、色信号処理部の夫々で使用される回路
    動作電源のゆれに対して変動が少ない、安定化電源回路
    で形成される直流基準電源であることを特徴とする請求
    項１乃至請求項４に記載の夫々の半導体集積回路装置。
  6. 【請求項６】前記分離帯は交流的に安定なバイアスの論
    理回路で構成されたことを特徴とする請求項１に記載の
    半導体集積回路装置。
  7. 【請求項７】同一半導体基板の主面の互いに異なる領域
    に、複数個の回路ブロックで形成された、VTRの輝度信
    号処理部、色信号処理部の夫々を構成し、前記輝度信号
    処理部、色信号処理部の夫々の回路ブロックを一辺の長
    さが一定かその整数倍で形成された矩形形状で構成し、
    この矩形形状の回路ブロックの一端側に回路動作電源配
    線を配置すると共に、この回路ブロックの他端側に基準
    電源配線を配置したことを特徴とする半導体集積回路装
    置。
  8. 【請求項８】前記輝度信号処理部と色信号処理部との境
    界部分には、前記輝度信号処理部の回路ブロックの一端
    側の回路動作電源配線又は他端側の基準電源配線と色信
    号処理部の回路ブロックの他端側の基準電源配線又は一
    端側の回路動作電源配線とが配置されたことを特徴とす
    る請求項７に記載の半導体集積回路装置。
  9. 【請求項９】同一半導体基板の主面の互いに異なる領域
    に、複数個の回路ブロックで形成された、VTRの輝度信
    号処理部、色信号処理部の夫々を構成し、前記輝度信号
    処理部、色信号処理部の夫々の回路ブロックの一端側に
    回路動作電源配線を配置すると共に、この回路ブロック
    の他端側に基準電源配線を配置した半導体集積回路装置
    を構成し、この半導体集積回路装置を樹脂で封止したこ
    とを特徴とする半導体集積回路装置。
  10. 【請求項１０】同一半導体基板の主面の互いに異なる領
    域に、VTRの輝度信号処理部、色信号処理部の夫々を構
    成し、前記輝度信号処理部に電源用外部端子から引き出
    された電源配線を配置すると共に、前記色信号処理部に
    前記輝度信号処理部の電源用外部端子と異なる電源用外
    部端子から引き出された電源配線を配置したことを特徴
    とする半導体集積回路装置。
  11. 【請求項１１】前記輝度信号処理部の電源用外部端子は
    複数の分割され、この複数に分割された夫々から電源配
    線が引き出されると共に、前記色信号処理部の電源用外
    部端子は複数に分割され、この複数に分割された夫々か
    ら電源配線が引き出されたことを特徴とする請求項10に
    記載の半導体集積回路装置。
  12. 【請求項１２】前記輝度信号処理部の複数に分割された
    うちの一つの電源用外部端子、他の一の電源用外部端子
    の夫々は夫々から引き出される電源配線を介在させて短
    絡され、前記色信号処理部の複数に分割されたうちの一
    つの電源用外部端子、他の一つの電源用外部端子の夫々
    は夫々から引き出される電源配線を介在させて短絡させ
    ていることを特徴とする請求項11に記載の半導体集積回
    路装置。
  13. 【請求項１３】前記輝度信号処理部と色信号処理部との
    境界部分には、輝度信号処理部の電源用外部端子から引
    き出された電源配線、色信号処理部の電源用外部端子か
    ら引き出された電源配線の夫々が配置されたことを特徴
    とする請求項10乃至請求項12に記載の夫々の半導体集積
    回路装置。
  14. 【請求項１４】同一半導体基板の主面の互いに異なる領
    域に、VTRの輝度信号処理部、色信号処理部の夫々を構
    成し、前記輝度信号処理部と色信号処理部との間の境界
    部分に、前記輝度信号処理部、色信号処理部の夫々に共
    通の共通回路を配置したことを特徴とする半導体集積回
    路装置。
  15. 【請求項１５】前記輝度信号処理部と共通回路とを接続
    する配線、色信号処理部と共通回路とを接続する配線の
    夫々は独立に配置されたことを特徴とする請求項14に記
    載の半導体集積回路装置。
  16. 【請求項１６】前記共通回路は安定化電源回路であり、
    この安定化電源回路で発生された直前基準電源は外部端
    子、外付け雑音除去用容量素子の夫々を介在させて輝度
    信号処理部、色信号処理部の夫々に独立に供給されるこ
    とを特徴とする請求項15に記載の半導体集積回路装置。
  17. 【請求項１７】前記安定化電源回路で発生された直流基
    準電源が供給される外部端子は輝度信号処理部の信号用
    外部端子と色信号処理部の信号用外部端子との間に配置
    されることを特徴とする請求項16に記載の半導体集積回
    路装置。
  18. 【請求項１８】同一半導体基板の主面に区画された輝度
    信号処理回路ブロック及び色信号処理回路ブロックを有
    し、前記色信号処理ブロックはIIL回路で構成されたロ
    ジック部よりなることを特徴とするカラーVTR用の半導
    体集積回路装置。
  19. 【請求項１９】前記色信号処理回路ブロックは、AFC用
    カウンタ回路を初段、周波数検出用カウンタ回路を中
    段、バースト・ゲート・パルス発生回路を終段としたス
    タックドIIL回路で構成されることを特徴とする請求項1
    8に記載のカラーVTR用の半導体集積回路装置。
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