JP3038723B2 - 半導体回路装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦型pnpトランジスタを含む半導体回路
装置に関する。
装置に関する。
この発明は、縦型pnpトランジスタを含む半導体回路
装置において、縦型pnpトランジスタのコレクタ領域を
取り囲んで形成されたｎ型半導体の埋め込み層から外部
電極を取り出し、この外部電極とコレクタ電極とを同位
相で駆動することにより、コレクタの寄生容量の影響を
除去して、周波数特性を向上させるようにしたものであ
る。
装置において、縦型pnpトランジスタのコレクタ領域を
取り囲んで形成されたｎ型半導体の埋め込み層から外部
電極を取り出し、この外部電極とコレクタ電極とを同位
相で駆動することにより、コレクタの寄生容量の影響を
除去して、周波数特性を向上させるようにしたものであ
る。
バイポーラ集積回路においては、主にnpnトランジス
タが使用されているが、回路構成上、pnpトランジスタ
が混用される場合がある。周知のように、pnpトランジ
スタには、横型と縦型があるが、横型に比べて、縦型pn
pトランジスタのfTが格段に高いため、広帯域増幅器な
どには縦型pnpトランジスタが用いられる。
タが使用されているが、回路構成上、pnpトランジスタ
が混用される場合がある。周知のように、pnpトランジ
スタには、横型と縦型があるが、横型に比べて、縦型pn
pトランジスタのfTが格段に高いため、広帯域増幅器な
どには縦型pnpトランジスタが用いられる。
まず、第４図及び第５図を参照しながら、集積回路に
搭載される従来の増幅器について説明する。
搭載される従来の増幅器について説明する。
第４図において、端子（１）からの入力信号がnpnト
ランジスタ（11）のベースに供給され、トランジスタ
（11）のコレクタが電源VCCに直接に接続され、エミッ
タとアースとの間に定電流源（12）が接続されて、エミ
ッタホロワが構成される。npnトランジスタ（11）のエ
ミッタの出力がpnpトランジスタ（13）のベースに供給
され、トランジスタ（13）のコレクタが直接に接地さ
れ、エミッタと電源VCCとの間に負荷としてのpnpトラン
ジスタ（14）のコレクタ・エミッタと抵抗器（15）とが
直列に接続され、トランジスタ（14）のベースに適宜の
バイアス電圧Vb1が供給されて第２のエミッタホロワが
構成される。トランジスタ（13）のエミッタの出力が端
子（２）に導出される。
ランジスタ（11）のベースに供給され、トランジスタ
（11）のコレクタが電源VCCに直接に接続され、エミッ
タとアースとの間に定電流源（12）が接続されて、エミ
ッタホロワが構成される。npnトランジスタ（11）のエ
ミッタの出力がpnpトランジスタ（13）のベースに供給
され、トランジスタ（13）のコレクタが直接に接地さ
れ、エミッタと電源VCCとの間に負荷としてのpnpトラン
ジスタ（14）のコレクタ・エミッタと抵抗器（15）とが
直列に接続され、トランジスタ（14）のベースに適宜の
バイアス電圧Vb1が供給されて第２のエミッタホロワが
構成される。トランジスタ（13）のエミッタの出力が端
子（２）に導出される。
また、第５図においては、端子（１）からの入力信号
が差動増幅器（20）の一方のpnpトランジスタ（21）の
ベースに供給され、他方のpnpトランジスタ（22）のベ
ースにはバイアス電圧Vb2が供給される。トランジスタ
（21）のコレクタは直接に接地され、トランジスタ（2
2）のコレクタとアースとの間に抵抗器（23）が接続さ
れる。両トランジスタ（21）及び（22）の共通に接続さ
れたエミッタと電源VCCとの間に負荷としてのpnpトラン
ジスタ（24）のコレクタ・エミッタと抵抗器（25）とが
直列に接続され、トランジスタ（24）のベースにバイア
ス電圧Vb3が供給される。
が差動増幅器（20）の一方のpnpトランジスタ（21）の
ベースに供給され、他方のpnpトランジスタ（22）のベ
ースにはバイアス電圧Vb2が供給される。トランジスタ
（21）のコレクタは直接に接地され、トランジスタ（2
2）のコレクタとアースとの間に抵抗器（23）が接続さ
れる。両トランジスタ（21）及び（22）の共通に接続さ
れたエミッタと電源VCCとの間に負荷としてのpnpトラン
ジスタ（24）のコレクタ・エミッタと抵抗器（25）とが
直列に接続され、トランジスタ（24）のベースにバイア
ス電圧Vb3が供給される。
pnpトランジスタ（22）のコレクタの出力がエミッタ
ホロワ構成のpnpトランジスタ（26）のベースに供給さ
れ、トランジスタ（26）のエミッタの出力が端子（２）
に導出される。（27）は定電流源である。
ホロワ構成のpnpトランジスタ（26）のベースに供給さ
れ、トランジスタ（26）のエミッタの出力が端子（２）
に導出される。（27）は定電流源である。
ところで、上述の縦型pnpトランジスタは、例えば第
６図に示すような素子構造を有する。
６図に示すような素子構造を有する。
第６図において、ｐ型のシリコン基板（31）上に、ｎ
型の埋め込み層（32）が形成され、両者の上にｎ型のエ
ピタキシャル層（33）が積層される。この埋め込み層
（32）からエピタキシャル層（33）に亘って形成された
ｐ型の不純物領域（34）と、これに連続して基体表面ま
で形成されたｐ型の取り出し領域（35）とで、縦型pnp
トランジスタ（30）のコレクタ領域が構成される。
型の埋め込み層（32）が形成され、両者の上にｎ型のエ
ピタキシャル層（33）が積層される。この埋め込み層
（32）からエピタキシャル層（33）に亘って形成された
ｐ型の不純物領域（34）と、これに連続して基体表面ま
で形成されたｐ型の取り出し領域（35）とで、縦型pnp
トランジスタ（30）のコレクタ領域が構成される。
この取り出し領域（35）に囲まれたエピタキシャル層
（33a）上にｎ型の不純物拡散領域（36）が形成されて
ベース領域とされ、この不純物拡散領域（36）内に形成
されるｐ型の不純物拡散領域（37）がエミッタ領域とさ
れる。（38）及び（39）は電極対接用の拡散領域であっ
て、エミッタ領域（37）と共に、端子（外部電極）、E,
B及びＣがそれぞれ導出される。なお、図示は省略する
が、エピタキシャル層（33）の外側にはｐ型のシリコン
領域（31）から基体表面かれ連続するｐ型の分離領域が
設けられて、各素子間が分離される（特開昭52−98485
等参照）。
（33a）上にｎ型の不純物拡散領域（36）が形成されて
ベース領域とされ、この不純物拡散領域（36）内に形成
されるｐ型の不純物拡散領域（37）がエミッタ領域とさ
れる。（38）及び（39）は電極対接用の拡散領域であっ
て、エミッタ領域（37）と共に、端子（外部電極）、E,
B及びＣがそれぞれ導出される。なお、図示は省略する
が、エピタキシャル層（33）の外側にはｐ型のシリコン
領域（31）から基体表面かれ連続するｐ型の分離領域が
設けられて、各素子間が分離される（特開昭52−98485
等参照）。
ところが、第６図に示すような、従来の縦型pnpトラ
ンジスタ（30）では、コレクタ領域を構成するｐ型の不
純物領域（34）及び取り出し領域（35）と、ｎ型のエピ
タキシャル層（33）及びｎ型の埋め込み層（32）との間
に寄生する容量Cjは、コレクタ領域（34），（35）と埋
め込み層（32）の双方の不純物濃度が高いために、ま
た、対向する面積が大きいために、横型pnpトランジス
タに比べて格段に大きくなってしまい、周波数特性を劣
化させるという問題があった。
ンジスタ（30）では、コレクタ領域を構成するｐ型の不
純物領域（34）及び取り出し領域（35）と、ｎ型のエピ
タキシャル層（33）及びｎ型の埋め込み層（32）との間
に寄生する容量Cjは、コレクタ領域（34），（35）と埋
め込み層（32）の双方の不純物濃度が高いために、ま
た、対向する面積が大きいために、横型pnpトランジス
タに比べて格段に大きくなってしまい、周波数特性を劣
化させるという問題があった。
例えば、第４図の増幅器では、負荷としてのpnpトラ
ンジスタ（14）に対して、そのコレクタの寄生容量Cjが
並列に接続されることになるため、同図に示すような振
幅Ｖのステップ電圧が入力端子に供給された場合、トラ
ンジスタ（14）のコレクタ電流をＩとして、出力信号の
立上りには次の（１）式で示される時間trを要するとい
う問題があった。
ンジスタ（14）に対して、そのコレクタの寄生容量Cjが
並列に接続されることになるため、同図に示すような振
幅Ｖのステップ電圧が入力端子に供給された場合、トラ
ンジスタ（14）のコレクタ電流をＩとして、出力信号の
立上りには次の（１）式で示される時間trを要するとい
う問題があった。
tr＝Cj・V/I ‥‥（１） この場合、電流Ｉを大きくすることが考えられるが、
そうするとトランジスタのサイズを大きくしなければな
らず、寄生容量Cjも大きくなってしまい、立上り時間tr
の短縮は困難であった。
そうするとトランジスタのサイズを大きくしなければな
らず、寄生容量Cjも大きくなってしまい、立上り時間tr
の短縮は困難であった。
また、第５図の差動増幅器では、pnpトランジスタ（2
2）のコレクタの寄生容量Cjが負荷抵抗器（23）に並列
に接続されることになるため、抵抗器（23）を抵抗値を
R23として、差動増幅器（20）の利得が3dB以下する周波
数f3が次の（２）式で示すように、寄生容量Cjに制約さ
れるという問題があった。
2）のコレクタの寄生容量Cjが負荷抵抗器（23）に並列
に接続されることになるため、抵抗器（23）を抵抗値を
R23として、差動増幅器（20）の利得が3dB以下する周波
数f3が次の（２）式で示すように、寄生容量Cjに制約さ
れるという問題があった。
f3≒1/（２πCj・R23） ‥‥（２） この場合は、抵抗値を低減させることが考えられる
が、所要の利得を維持するために、抵抗値に反比例して
差動増幅器（20）の電流を大きくしなければならなくな
り、第４図の場合と同様に、周波数帯域の拡大は困難で
あった。
が、所要の利得を維持するために、抵抗値に反比例して
差動増幅器（20）の電流を大きくしなければならなくな
り、第４図の場合と同様に、周波数帯域の拡大は困難で
あった。
かかる点に鑑み、この発明の目的は、縦型pnpトラン
ジスタのコレクタの寄生容量の影響を除去して、周波数
特性を向上させることができる半導体回路装置を提供す
るところにある。
ジスタのコレクタの寄生容量の影響を除去して、周波数
特性を向上させることができる半導体回路装置を提供す
るところにある。
第１のこの発明は、ｐ型半導体で形成されたエミッタ
層（37）の下部にｎ型半導体で形成されたベース層（3
6）と、このベース層の下部を取り囲んだｐ型半導体で
形成されたコレクタ領域（34）から成る縦型pnpトラン
ジスタ（30E）を含む半導体回路装置において、縦型pnp
トランジスタと他の素子とを分離するために、コレクタ
領域を取り囲んでｎ型半導体で形成された埋め込み層
（32）に外部取り出し電極Ｑを設けた半導体回路装置で
ある。
層（37）の下部にｎ型半導体で形成されたベース層（3
6）と、このベース層の下部を取り囲んだｐ型半導体で
形成されたコレクタ領域（34）から成る縦型pnpトラン
ジスタ（30E）を含む半導体回路装置において、縦型pnp
トランジスタと他の素子とを分離するために、コレクタ
領域を取り囲んでｎ型半導体で形成された埋め込み層
（32）に外部取り出し電極Ｑを設けた半導体回路装置で
ある。
第２の発明は、ｐ型半導体で形成したエミッタ層の下
部にｎ型半導体でベース層を形成し、このベース層の下
部を取り囲んでｐ型半導体でコレクタ領域を形成して成
る縦型pnpトランジスタ（14E）のコレクタ電極と緩衝増
幅器（13），（16）の出力端子を接続すると共に、縦型
pnpトランジスタのコレクタ領域を取り囲んでｎ型半導
体で形成された埋め込み層から取り出した外部電極Q14
と緩衝増幅器の入力端子を接続した半導体回路装置であ
る。
部にｎ型半導体でベース層を形成し、このベース層の下
部を取り囲んでｐ型半導体でコレクタ領域を形成して成
る縦型pnpトランジスタ（14E）のコレクタ電極と緩衝増
幅器（13），（16）の出力端子を接続すると共に、縦型
pnpトランジスタのコレクタ領域を取り囲んでｎ型半導
体で形成された埋め込み層から取り出した外部電極Q14
と緩衝増幅器の入力端子を接続した半導体回路装置であ
る。
第３のこの発明は、ｐ型半導体で形成したエミッタ層
の下部にｎ型半導体でベース層を形成し、このベース層
の下部を取り囲んでｐ型半導体でコレクタ領域を形成し
て成る縦型pnpトランジスタ（22E）のコレクタ電極に負
荷抵抗器（23）を接続すると共に、縦型pnpトランジス
タのコレクタ領域を取り囲んでｎ型半導体で形成された
埋め込み層から取り出した外部電極Q22に緩衝増幅器（2
6），（28）を介してコレクタ電極の出力を供給した半
導体回路装置である。
の下部にｎ型半導体でベース層を形成し、このベース層
の下部を取り囲んでｐ型半導体でコレクタ領域を形成し
て成る縦型pnpトランジスタ（22E）のコレクタ電極に負
荷抵抗器（23）を接続すると共に、縦型pnpトランジス
タのコレクタ領域を取り囲んでｎ型半導体で形成された
埋め込み層から取り出した外部電極Q22に緩衝増幅器（2
6），（28）を介してコレクタ電極の出力を供給した半
導体回路装置である。
この発明によれば、縦型pnpトランジスタのコレクタ
の寄生容量の影響が除去されて、半導体回路装置の周波
数特性が向上する。
の寄生容量の影響が除去されて、半導体回路装置の周波
数特性が向上する。
以下、第１図を参照しながら、この発明による半導体
回路装置の一実施例について説明する。
回路装置の一実施例について説明する。
この発明の一実施例の構成を第１図に示す。この第１
図において、前出第６図に対応する部分は同一の符号を
付して重複説明を省略する。
図において、前出第６図に対応する部分は同一の符号を
付して重複説明を省略する。
第１図において、（30E）は縦型pnpトランジスタを全
体として示し、ｎ型の埋め込み層（32）がコレクタ領域
（34）に対して横方向に拡張された拡張領域（32e）を
有する。この拡張領域（32e）上にプラグイン層と通称
される低抵抗のｎ型の取り出し領域（41）が基本表面ま
で形成され、ｎ型の拡散領域（42）を介して、外部取り
出し電極（端子）Ｑが導出される。
体として示し、ｎ型の埋め込み層（32）がコレクタ領域
（34）に対して横方向に拡張された拡張領域（32e）を
有する。この拡張領域（32e）上にプラグイン層と通称
される低抵抗のｎ型の取り出し領域（41）が基本表面ま
で形成され、ｎ型の拡散領域（42）を介して、外部取り
出し電極（端子）Ｑが導出される。
（31s）は前述した分離領域であって、素子間のｎ型
のエピタキシャル層（33）を分割するように形成され
る。その余の構成は前出第６図と同様である。
のエピタキシャル層（33）を分割するように形成され
る。その余の構成は前出第６図と同様である。
第１図の実施例では、コレクタ領域（34）の寄生容量
Cj1がコレクタ端子Ｃと第４の端子Ｑの間に接続される
と共に、端子Ｑと基板（31）の間に、この基板（31）と
埋め込み層（32）との接合容量Cj2が接続されることに
なる。
Cj1がコレクタ端子Ｃと第４の端子Ｑの間に接続される
と共に、端子Ｑと基板（31）の間に、この基板（31）と
埋め込み層（32）との接合容量Cj2が接続されることに
なる。
そこで、コレクタ端子Ｃと第４の端子Ｑを同一位相、
等振幅の信号電圧で駆動すれば、寄生容量Cj1に信号電
流が流れないので、Cj1が開放されたと等価になって、
その影響が除去される。
等振幅の信号電圧で駆動すれば、寄生容量Cj1に信号電
流が流れないので、Cj1が開放されたと等価になって、
その影響が除去される。
この場合、端子Ｑの駆動源のインピーダンスを低くす
ることにより、接合容量Cj2の存在を無視することがで
きる。
ることにより、接合容量Cj2の存在を無視することがで
きる。
次に、第２図を参照しながら、この発明による半導体
回路装置の他の実施例について説明する。
回路装置の他の実施例について説明する。
この発明の他の実施例の構成を第２図に示す。この第
２図おいて、前出第４図に対応する部分には同一の符号
を付して重複説明を省略する。
２図おいて、前出第４図に対応する部分には同一の符号
を付して重複説明を省略する。
第２図において、npnトランジスタ（11）のエミッタ
と定電流源（12）との間にダイオード（16）が順方向に
介挿され、このダイオード（16）のアノードとpnpトラ
ンジスタ（14E）の第４の端子Q14とが接続される共に、
ダイオード（16）のカソードとpnpトランジスタ（13）
のベースとが接続される。その余の構成は前出第４図と
同様である。
と定電流源（12）との間にダイオード（16）が順方向に
介挿され、このダイオード（16）のアノードとpnpトラ
ンジスタ（14E）の第４の端子Q14とが接続される共に、
ダイオード（16）のカソードとpnpトランジスタ（13）
のベースとが接続される。その余の構成は前出第４図と
同様である。
第２図の実施例では、エミッタホロワ構成のnpnトラ
ンジスタ（11）により、端子Q14が低インピーダンスで
駆動されるため、接合容量Cj2の存在は、その容量値に
もよるが、例えば1GHzのような高周波領域に至るまでも
無視することができる。
ンジスタ（11）により、端子Q14が低インピーダンスで
駆動されるため、接合容量Cj2の存在は、その容量値に
もよるが、例えば1GHzのような高周波領域に至るまでも
無視することができる。
また、定電流源（12）に比べて、ダイオード（16）の
内部抵抗がきわめて小さいため、ダイオード（16）のア
ノード及びカソードの信号が等振幅となり、従って、ダ
イオード（16）のカソードの信号が供給される、コレク
タ接地のpnpトランジスタ（13）のエミッタの信号がダ
イオード（16）のアノードの信号と同位相等振幅とな
る。即ち、ダイオード（16）とトランジスタ（13）とは
利得が〔１〕の非反転緩衝増幅器として機能し、pnpト
ランジスタ（14E）のコレクタ端子Ｃと第４の端子Q14と
が同位相等振幅で駆動される。
内部抵抗がきわめて小さいため、ダイオード（16）のア
ノード及びカソードの信号が等振幅となり、従って、ダ
イオード（16）のカソードの信号が供給される、コレク
タ接地のpnpトランジスタ（13）のエミッタの信号がダ
イオード（16）のアノードの信号と同位相等振幅とな
る。即ち、ダイオード（16）とトランジスタ（13）とは
利得が〔１〕の非反転緩衝増幅器として機能し、pnpト
ランジスタ（14E）のコレクタ端子Ｃと第４の端子Q14と
が同位相等振幅で駆動される。
これにより、寄生容量Cj1の影響が除去されて、ステ
ップ電圧が入力された場合、出力電圧の立上り時間を格
段に短縮することができる。
ップ電圧が入力された場合、出力電圧の立上り時間を格
段に短縮することができる。
次に、第３図を参照しながら、この発明による半導体
回路装置の更に他の実施例について説明する。
回路装置の更に他の実施例について説明する。
この発明の更に他の実施例の構成を第３図に示す。こ
の第３図において、前出第５図に対応する部分には同一
の符号を付して重複説明を省略する。
の第３図において、前出第５図に対応する部分には同一
の符号を付して重複説明を省略する。
第３図において、pnpトランジスタ（26）のエミッタ
と定電流源（27）との間にダイオード（28）が順方向に
介挿され、このダイオード（28）のアノードとpnpトラ
ンジスタ（22E）の第４の端子Q24とが接続される。その
余の構成は前出第５図と同様である。
と定電流源（27）との間にダイオード（28）が順方向に
介挿され、このダイオード（28）のアノードとpnpトラ
ンジスタ（22E）の第４の端子Q24とが接続される。その
余の構成は前出第５図と同様である。
第３図の実施例では、ダイオード（28）を介して、エ
ミッタホロワ構成のpnpトランジスタ（26）により、端
子Q22が低インピーダンスで駆動されるため、第２図の
実施例と同様に、接合容量Cj2の存在を無視することが
できる。
ミッタホロワ構成のpnpトランジスタ（26）により、端
子Q22が低インピーダンスで駆動されるため、第２図の
実施例と同様に、接合容量Cj2の存在を無視することが
できる。
また、定電流源（27）に比べて、ダイオード（28）の
内部抵抗がきわめて小さいため、ダイオード（28）のア
ノード及びカソードの信号が等振幅となり、従って、ダ
イオード（28）のカソードにエミッタが接続される、コ
レクタ接地のpnpトランジスタ（26）のベースの信号が
ダイオード（28）のアノード信号と同位相等振幅とな
る。即ち、pnpトランジスタ（22E）のコレクタ端子Ｃと
第４の端子Q22とが同位相等振幅で駆動される。
内部抵抗がきわめて小さいため、ダイオード（28）のア
ノード及びカソードの信号が等振幅となり、従って、ダ
イオード（28）のカソードにエミッタが接続される、コ
レクタ接地のpnpトランジスタ（26）のベースの信号が
ダイオード（28）のアノード信号と同位相等振幅とな
る。即ち、pnpトランジスタ（22E）のコレクタ端子Ｃと
第４の端子Q22とが同位相等振幅で駆動される。
これにより、第２図の実施例と同様に、寄生容量Cj1
の影響が除去されて、差動増幅器の周波数帯域を格段に
拡大することができる。
の影響が除去されて、差動増幅器の周波数帯域を格段に
拡大することができる。
以上、この発明の縦型pnpトランジスタを増幅器に適
用した実施例について説明したが、上述の実施例に限ら
ず、アクティブフィルタ，サンプルホールド回路，マル
チバイブレータなどのように、高速動作が要望される各
種の回路に適用することができる。
用した実施例について説明したが、上述の実施例に限ら
ず、アクティブフィルタ，サンプルホールド回路，マル
チバイブレータなどのように、高速動作が要望される各
種の回路に適用することができる。
以上詳述のように、この発明によれば、縦型pnpトラ
ンジスタのコレクタ領域を取り囲んで形成されたｎ型半
導体の埋め込み層から外部電極を取り出し、この外部電
極とコレクタ電極とを同位相で駆動するようにしたの
で、縦型pnpトランジスタのコレクタの寄生容量の影響
が除去され、周波数特性が向上した半導体回路装置が得
られる。
ンジスタのコレクタ領域を取り囲んで形成されたｎ型半
導体の埋め込み層から外部電極を取り出し、この外部電
極とコレクタ電極とを同位相で駆動するようにしたの
で、縦型pnpトランジスタのコレクタの寄生容量の影響
が除去され、周波数特性が向上した半導体回路装置が得
られる。
第１図はこの発明による半導体回路装置の一実施例の構
成を示す断面図、第２図及び第３図はそれぞれこの発明
の他の実施例の構成を示す結線図、第４図及び第５図は
それぞれ従来の半導体回路装置の構成例を示す結線図、
第６図は他の従来例の構成を示す断面図である。 （14E），（22E），（30E）は縦型pnpトランジスタ、
（32）は埋め込み層、（34）はコレクタ領域、Cj1は寄
生容量、Q,Q14,Q22は外部取り出し電極である。
成を示す断面図、第２図及び第３図はそれぞれこの発明
の他の実施例の構成を示す結線図、第４図及び第５図は
それぞれ従来の半導体回路装置の構成例を示す結線図、
第６図は他の従来例の構成を示す断面図である。 （14E），（22E），（30E）は縦型pnpトランジスタ、
（32）は埋め込み層、（34）はコレクタ領域、Cj1は寄
生容量、Q,Q14,Q22は外部取り出し電極である。
Claims (2)
- 【請求項１】ｐ型半導体で形成されたエミッタ層の下部
にｎ型半導体で形成されたベース層と、 このベース層の下部を取り囲んだｐ型半導体で形成され
たコレクタ領域から成る縦型pnpトランジスタを含む半
導体回路装置において、 上記縦型pnpトランジスタと他の素子とを分割するため
に、上記コレクタ領域を取り囲んでｎ型半導体で形成さ
れた埋込み層に外部取り出し電極を設け、上記コレクタ
領域に接続されたコレクタ電極と上記外部取り出し電極
を同位相で駆動することを特徴とする半導体回路装置。 - 【請求項２】請求項１記載の半導体回路装置において、
上記コレクタ電極と上記外部取り出し電極を同位相、等
振幅で駆動することを特徴とする半導体回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161892A JP3038723B2 (ja) | 1989-06-23 | 1989-06-23 | 半導体回路装置 |
| KR1019900009261A KR0184520B1 (ko) | 1989-06-23 | 1990-06-22 | 반도체 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161892A JP3038723B2 (ja) | 1989-06-23 | 1989-06-23 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327567A JPH0327567A (ja) | 1991-02-05 |
| JP3038723B2 true JP3038723B2 (ja) | 2000-05-08 |
Family
ID=15743989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161892A Expired - Fee Related JP3038723B2 (ja) | 1989-06-23 | 1989-06-23 | 半導体回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3038723B2 (ja) |
| KR (1) | KR0184520B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536823A (ja) * | 1991-08-01 | 1993-02-12 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1989
- 1989-06-23 JP JP1161892A patent/JP3038723B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-22 KR KR1019900009261A patent/KR0184520B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002003A (ko) | 1991-01-31 |
| KR0184520B1 (ko) | 1999-03-20 |
| JPH0327567A (ja) | 1991-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |