JP2751650B2 - 半導体回路 - Google Patents

半導体回路

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JP2751650B2
JP2751650B2 JP3065355A JP6535591A JP2751650B2 JP 2751650 B2 JP2751650 B2 JP 2751650B2 JP 3065355 A JP3065355 A JP 3065355A JP 6535591 A JP6535591 A JP 6535591A JP 2751650 B2 JP2751650 B2 JP 2751650B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般には半導体回路に
関し、より詳しくは、この半導体回路の単位回路即ち半
導体マクロ回路が、これと一体的な他の隣接する半導体
マクロ回路、および他の外部の電気的ノイズ源から電気
的に分離された、半導体回路に関する。
【０００２】
【従来の技術】現在、多数の半導体技術が知られてい
る。一般的な技術の１つによって、導電性または極性が
反対の基板上にエピタキシャル成長させた層中に形成し
た半導体デバイスが得られる。他の一般的な技術によれ
ば、拡散層中に形成した半導体デバイスが得られる。
【０００３】特に、半導体デバイスが、高感度、高利得
の増幅器を形成するときに、外部ノイズおよび内部フィ
ードバックの問題が生じる。このような場合、わずかな
外部ノイズまたは内部フィードバックでも、入力信号を
不明瞭にし、増幅器の発振の原因となることもある。ノ
イズの経路の１つは、半導体デバイスを含む半導体のエ
ピタキシャル層または拡散層を横切り、または下部の基
板層を横切って、トランジスタまたは他の高感度のデバ
イスの入力に達する。
【０００４】従来、増幅段として使用される高感度トラ
ンジスタ、すなわち高利得（高β）トランジスタの周囲
に設けた低インピーダンス分離リングが知られている。
たとえば、トランジスタがエピタキシャル層中に形成さ
れている場合、エピタキシャル層とは極性が反対の分離
リングがエピタキシャル層の表面から基板へ拡散され、
浮動状態に置かれるかまたはある電圧に固定される。こ
の電圧は、分離リングがＰ型の場合は接地電圧であり、
分離リングがＮ型の場合は正の電源電圧である。Ｐ型分
離リングの場合は、エピタキシャル層を横切るホール・
キャリアの形態のノイズは分離リングを通ってアースに
分路される。Ｎ型分離リングの場合は、エピタキシャル
層を横切る電子キャリアの形態のノイズは分離リングを
通って電源電圧に分路される。このように、単一の分離
リングでも、中程度のノイズからトランジスタを分離す
るのに有効であることが証明されている。多数の高感度
トランジスタが同一のエピタキシャル層または拡散層中
に設けられた場合は、それぞれのトランジスタを単一分
離リングによって保護できる。
【０００５】しかし、ノイズ・ホール・キャリアまたは
ノイズ電子キャリアによっては、分離リングの下の基板
を通って、隣接の半導体デバイスに影響を与えることが
あることが判った。このノイズの問題は、ノイズ・ホー
ル・キャリアまたはノイズ電子キャリアを再結合させな
いと解決しないが、この場合は、主デバイスの動作が低
速になる。したがって、高利得の増幅器では、従来の技
術による付加的対策を講じている。入力段／プリアンプ
を含む半導体チップは、出力／ドライバ段を含む半導体
チップから離間することによって分離でき、出力／ドラ
イバ段からのノイズは半導体層を通って入力段にフィー
ドバックしない。このような技術は、フィードバックを
減少させるには有効であるが、２つの個別のチップを製
作して相互接続する必要があるために、この技術は好ま
しくない。
【０００６】
【発明が解決しようとする課題】本発明の主目的は、増
幅段等の単位回路を外部ノイズまたは内部フィードバッ
クから分離する、効果的な技術を提供することである。
【０００７】本発明の他の目的は、単一の増幅器の異な
る単位回路を分離し、しかも増幅器全体を単一の半導体
チップで製造するために使用できる、上記の種類の技術
を提供することである。
【０００８】本発明のさらに特定の目的は、ホール・キ
ャリアと電子キャリアとの再結合を待つ必要のない分離
技術を提供することにある。
【０００９】
【課題を解決するための手段】本発明に従う半導体回路
は、第１半導体層と、該第１半導体層の下側に接して形
成され、該第１半導体層の導電型と逆の導電型の第２半
導体層と、上記第１半導体層に形成された複数個の半導
体デバイスとを有し、上記複数個の半導体デバイスのそ
れぞれは上記第１半導体層を貫通する分離リングにより
囲まれており、上記それぞれ分離リングで囲まれた複数
個の半導体デバイスが複数個の単位回路を構成するよう
に上記第１半導体層の複数個の領域内にそれぞれ集団と
なって配置され、上記単位回路が形成されている領域の
境界に沿って、上記第１半導体層を貫通するＰ型導電性
分離領域及びＮ型導電性分離領域が互いに隣接して形成
され、上記第１半導体層の表面に露出する上記Ｐ型導電
性分離領域の表面に電極が形成され、該電極が基準電位
に接続され、上記第１半導体層の表面に露出する上記Ｎ
型導電性分離領域の表面に電極が形成され、該電極が正
の電位に接続され、互いに隣接する上記単位回路相互間
の境界の下側にある上記第２半導体層の表面を横切るノ
イズ・ホールが、上記Ｐ型導電性分離領域及び該Ｐ型導
電性分離領域の表面の上記電極を介して上記基準電位に
導かれ、互いに隣接する単位回路相互間の境界の下側に
ある上記第２半導体層の表面を横切るノイズ電子が、上
記Ｎ型導電性分離領域及び該Ｎ型導電性分離領域の表面
の上記電極を介して上記正の電位に導かれることを特徴
とする。そして、上記Ｐ型導電性分離領域の電極は該Ｐ
型導電性分離領域の表面に沿って延長しており、上記Ｎ
型導電性分離領域の電極は該Ｎ型導電性分離領域の表面
に沿って延長しており、上記Ｐ型導電性分離領域の電
極、上記Ｎ型導電性分離領域の電極及び上記第１半導体
層の表面を覆う絶縁物層が形成され、該絶縁物層の表面
に、上記単位回路相互間を接続する導体パターンが形成
されていることを特徴とする。そして、上記第１半導体
層はＮ型であり、上記第２半導体層はＰ型であり、上記
Ｐ型導電性分離領域は上記第１半導体層を貫通して上記
第２半導体層の表面まで達し、上記Ｎ型導電性分離領域
は上記第２半導体層に達することなく上記第１半導体層
内に部分的に形成されていることを特徴とする。そし
て、上記半導体デバイスの分離リングは、上記第１半導
体層の導電型と反対の導電型の半導体分離リングである
ことを特徴とする。そして、上記半導体デバイスの分離
リングは、絶縁物で形成された絶縁物分離リングである
ことを特徴とする。
【００１０】各マクロ・デバイス内に、第１半導体層と
は導電型式が反対である他の分離リングを、高感度トラ
ンジスタまたは他の電子部品の周囲に設け、分離を強化
することができる。
【００１１】
【実施例】同じ参照番号が同じエレメントを示す図面を
詳細に参照すると、図１は、本発明による多段増幅器１
０の部分を示す。増幅器１０は、複数の単位回路即ち、
プリアンプすなわち入力段１２、バッファ段１４、第１
利得段１６、第２利得段１８、第３利得段２０、第４利
得段２２、出力／ドライバ段２４、およびフィードバッ
ク段２６からなる。これらの単位回路１２ないし２６は
すべて１つの集積半導体チップ中に形成される。これら
の単位回路はそれぞれ、トランジスタ、ダイオード、抵
抗、キャパシタなどの、複数の半導体デバイスからな
る。しかし、本発明は、これらの単位回路のそれぞれを
構成する特定の半導体デバイスに依存するものではない
ため、単位回路１２および１４内の一部の半導体のみを
示す。
【００１２】本発明は、マクロ分離リング即ち導電性分
離領域４９、５０に関し、図示した実施例では、増幅器
１０の各段を実質的に取り巻いている。導電性分離領域
４９、５０は、段と段の間のフィードバック、特にドラ
イバ段２４により発生する内部ノイズが、半導体層を通
ってプリアンプ１２または他の段にフィードバックされ
るのを、防止する。また分離領域４９、５０は、外部ノ
イズが半導体層を通って、プリアンプ１２または増幅器
１０の他の段に達するのを防止する。本発明による分離
領域４９、５０はまた、他の種類のマクロ・デバイスを
分離するのにも使用できることに注目されたい。
【００１３】図２は、本発明によるトランジスタ３６、
トランジスタ３６を取り巻く局部分離リング３８、トラ
ンジスタ３７、トランジスタ３７を取り巻く局部分離リ
ング３９、および段１４の周囲の分離領域４９、５０を
含む、断面図である。トランジスタ３６および３７は、
Ｐ型基板４６上に成長させたＮ型エピタキシャル層４４
中に形成される。しかし、本発明はまた、拡散層技術に
も有用である。トランジスタ３６は、トランジスタのエ
ミッタを形成する拡散Ｎ＋領域４１、トランジスタのベ
ースを形成する拡散Ｐ＋領域４０、およびトランジスタ
のコレクタを形成し、Ｎ型エピタキシャル層４４の一部
であるＮ−領域４２を有する、標準のＮＰＮトランジス
タである。トランジスタ３６は、Ｎ＋型サブコレクタ４
８も含む。適当な接点６３、６５、６７を、それぞれ領
域４８、４０、４１のために、層４４の表面上に設け
る。分離リング３８はＰ＋型の導電性を有し、エピタキ
シャル層４４の表面からエピタキシャル層４４の厚み全
体を通って基板４６まで延び、トランジスタ３６を取り
巻いている。分離リング３８は、接点６０を介してアー
スに接続され、ノイズ・ホールをアースに分路し、トラ
ンジスタ３６から除去する。トランジスタ３７および局
部分離リング３９は、トランジスタ３６および局部分離
リング３８と同一に製作されている。
【００１４】各導電性分離領域４９は、基板４６と同一
の極性または導電型を有し、この実施例では、Ｐ＋型で
ある。領域４９は、エピタキシャル層４４の表面からエ
ピタキシャル層４４の厚み全体を通って基板４６に拡散
されている。領域５０は、基板４６と反対の極性を有
し、この実施例ではＮ＋型である。領域５０は、エピタ
キシャル層４４の表面から、エピタキシャル層４４中に
拡散されている。この実施例では、Ｎ＋型の領域５０は
領域５０の幅を小さくするため、エピタキシャル層４４
の中途まで部分的にしか延びていないが、必要があれば
層４４全体を通って延びてもよい。Ｐ＋領域４９は、金
属接点条片５１を介して接地され、ノイズ・ホール（も
れホール電流および注入ホール電流からの）を集め、ア
ースに分路する。これは、ＤＣおよび過渡ホール注入に
効果的である。Ｎ＋領域５０は、金属接点条片５３を介
して正の電源電圧に接続され、ノイズ電子を集め、電源
電圧に分路する。Ｐ＋領域４９およびＮ＋領域５０は互
いに隣接するため、ノイズ・キャリアはこれらが再結合
するのを待つことなく除去される。即ち、Ｐ＋領域４９
及びＮ＋領域５０は、反対極性のノイズ・キャリアを再
結合させることなくそれぞれ吸収するように互いに隣接
されている。これによりマクロ・デバイスの速度が高く
なる。
【００１５】下記の表１は、図１に示す上述のエレメン
トの濃度と寸法の好ましい範囲と、１つの特定の例を示
す。
【００１６】 表１ エレメント 好ましい濃度 寸法の範囲 寸法の例 および導電性 の範囲 Ｎエピタキシャル １０15−１０16 １．５−１０．０ ２．０μｍ 層４４ 原子／ｃｍ3 μｍ （厚み） （厚み） Ｐ基板層４６ １０−２０Ω／ｃｍ 不適用 不適用 Ｐ＋領域３８ １０17−１０18 ３−３０μｍ ５．０μｍ 原子／ｃｍ3 （幅） （幅） Ｐ＋領域４９ １０17−１０18 ４−２８μｍ ６μｍ 原子／ｃｍ3 （幅） （幅） Ｎ＋領域５０ １０17−１０18 ４−２８μｍ ６μｍ 原子／ｃｍ3 （幅） （幅） 分離 Ｎ＋領域５０− Ｐ＋領域４９間 ２−１４μｍ ３μｍ 表１に示す幅の例は、２．０μｍバイポーラ技術に適用
する。より小さな寸法にするための技術については、導
電性分離リング４９、５０は、「領域」を確保するた
め、分離リング３８に近づけて設ける。
【００１７】表１に示すように、基板４６の横方向の抵
抗率はかなり高く、１０〜２０Ω／ｃｍである。Ｐ＋領
域４９を通る縦方向の抵抗は、エピタキシャル層４４の
厚みが小さく、Ｐ＋領域４９の濃度が高いため非常に低
く、Ｎ＋領域５０を通る縦方向の抵抗は、エピタキシャ
ル層４４の厚みが小さく、Ｎ＋領域５０の濃度が高いた
め非常に低い。したがって、Ｐ型の基板４６を通って横
方向にＰ＋領域４９の下をＮ＋領域５０に向かって、ま
たは他の方向から移動するノイズ電子は、Ｎ＋領域５０
を介して電源に分路され、Ｐ型の基板４６を通ってＮ＋
領域５０またはＰ＋領域３８の下を移動するノイズ・ホ
ールは、Ｐ＋領域４９を介してアースに分路される。領
域４９および５０はそれぞれ、これら２領域に隣接する
エピタキシャル層４４を通って移動するホールおよび電
子も分路する。
【００１８】本発明によれば、領域４９、５０に実質的
に囲まれた２つの単位回路即ちマクロ・デバイスを電気
的に相互接続し、または、このような単位回路を外部の
デバイスに電気的に接続するための、２つの方法があ
る。図１に示すように、領域４９、５０に小さいギャッ
プ７０、７１を設け、半導体層と一体の金属リード６８
を、これらのギャップの１つ以上を通すことができる。
代替方法として、図１および図３に示すように、絶縁酸
化物層７２（たとえば厚さ１μｍ）を、段１２および１
４の上面、ならびに接点５１、５３、６０、６５、６
７、およびそれぞれ９２および９４に一括して示す他の
段内のすべての金属導体中に成長させ、または、その他
の方法で形成させることができる。単位回路１２と単位
回路１４を相互接続するため、適切な金属接点と位置合
わせした穴を絶縁層７２中にエッチングし、金属９６、
９８を穴中に付着させる。次に、金属リード８６を絶縁
層７２の上面に付着させて、付着金属９６と９８を接続
し、これによりリング４９、５０上にブリッジを形成す
る。好ましくは、酸化物層７２と、リード８６の上に他
の酸化物層９０を成長させ、リード８６を絶縁する。
【００１９】図４および図５は、本発明の他の実施例を
示す図である。トランジスタ１１６を含む単位回路１１
２は、導電性分離領域１４９および１５０により、トラ
ンジスタ１３６を含む単位回路即ちマクロ・デバイス１
１４から分離されている。領域１４９および１５０は、
実質的にマクロ・デバイス１１６を取り囲んでいる。マ
クロ・デバイスおよび領域１４９、１５０は、１つの半
導体チップに集積される。
【００２０】チップはＰ−型基板１４６を有し、下記の
ようにして形成する。Ｎ＋型のブランケット・サブコレ
クタ１６１を、基板上に成長させる。次に、Ｐ＋型領域
１４９の下部を、Ｎ＋層１６１中に基板に達するまで拡
散させて形成する。次に、Ｎ−エピタキシャル層１６３
をＮ＋層１６１およびＰ＋領域１４９の上に成長させ
る。次に、Ｐ＋領域１４９の残部を、前のＰ＋拡散層と
位置合わせをして、Ｎ−層中に拡散させて形成し、領域
１４９が上部のエピタキシャル層の表面から基板にまで
延びるようにする。次に、Ｎ＋領域１５０をＮ−層１６
３に拡散させて、Ｎ＋領域１５０が上部のエピタキシャ
ル層の表面から基板にまで延びるようにする。次に、領
域１４９、１５０の間および周囲にトレンチをエッチン
グし、このトレンチをガラス、ポリイミド等の絶縁体を
充てんすることにより、領域１４９、１５０の間および
周囲に絶縁領域１６５を形成する。絶縁リングすなわち
領域１６５は、バリアを形成し、領域１４９、１５０の
分路効果を増すことにより、ノイズがエピタキシャル層
を横に移動するのを防ぐのに役立つ。絶縁リングすなわ
ち領域１６７も、トレンチをエッチングした後、ガラ
ス、ポリイミド等の絶縁体を充てんすることにより、ト
ランジスタ１１６、１３６の周囲に形成する。領域１５
０の表面上の導電性条片１７１は、領域１５０を正の電
源（ＶＣＣ）に接続するのに使用し、領域１４９の表面
上の導電性条片１７３は、領域１４９をアース（ＧＮ
Ｄ）に接続するのに使用する。同じ層の他の接点１４
０、１４１、１４８等、および導電性条片（図示せず）
は、同じマクロ・デバイス内の電子部品を相互接続する
のに使用する。
【００２１】異なるマクロ・デバイス間の接続部および
マクロ・デバイスの入出力部は、下記のようにして作ら
れる。ガラスの絶縁層１７５（図４にのみ示す）を、エ
ピタキシャル層１６３および露出した接点と導体条片の
上に形成する。次に、他の導電性条片と位置合わせした
ウィンドウをガラス層１７５中にエッチングした後、ウ
ィンドウの穴に金属を充てんする。図４および図５は、
このような２つの充てん金属１８０、１８２を示す。次
に、１８４等の金属導体条片をガラス層１７５および充
てん金属の上に付着させ、所要の接続を行なう。また、
図４および図５に示すように、金属条片１８４は、分離
領域１４９、１５０にブリッジを形成し、それぞれマク
ロ・デバイス１１２、１１４内のトランジスタ１１６、
１３６を相互接続する。次に、金属条片１８４を他の絶
縁層１８８で被覆する。
【００２２】下記の表１は、図４および図５に示す上述
のエレメントの濃度と寸法の好ましい範囲と、１つの特
定の例を示す。
【００２３】 表２ エレメント 好ましい濃度 寸法の範囲 寸法の例 および導電性 の範囲 Ｎ−エピタキシャル １０15−１０16 １．５−１０ ２．０μｍ 層１６３ 原子／ｃｍ3 μｍ （厚み） （厚み） Ｎ＋ブランケット １０18−１０19 ０．５−５ １．０μｍ サブコレクタ層 原子／ｃｍ3 μｍ （厚み） （厚み） １６１ Ｐ基板層１４６ １０−２０Ω／ｃｍ 不適用 不適用 Ｐ＋領域１４９ １０16−１０17 ４−２８μｍ ５μｍ 原子／ｃｍ3 （幅） （幅） Ｎ＋領域１５０ １０16−１０17 ４−２８μｍ ６μｍ 原子／ｃｍ3 （幅） （幅） 分離 Ｎ＋領域１５０− Ｐ＋領域１４９間 １−５μｍ ３μｍ 絶縁領域１６５ １−５μｍ ２．５μｍ （幅） （幅） 絶縁領域１６７ １−５μｍ ２．５μｍ （幅） （幅） 上記に基づいて、本発明の実施例である分離された半導
体回路を開示したが、本発明の範囲から逸脱することな
く、多くの変更及び代替を行なうことが可能である。た
とえば、必要があれば、領域４９、５０または１４９、
１５０は、図１に示すようなマクロ・デバイスの周囲で
はなく、単一の半導体トランジスタ、または他のデバイ
スの周囲に形成することができる。したがって、本発明
は、説明の手段として開示したものであり、本発明を限
定するものではなく、本発明の範囲を画定するには特許
請求の範囲を参照されたい。
【００２４】
【発明の効果】以上説明したように、本発明によって、
一体の、隣接する他の半導体マクロ回路および他の外部
の電気的ノイズ源から電気的に分離された、半導体マク
ロ回路を実現することができる。
【図面の簡単な説明】
【図１】多段増幅器の段と、多数の半導体部品の一部、
および各段を取り巻く本発明の分離領域を示す概略上面
図である。
【図２】図１の線２−２についての図１の拡大部分断面
図である。
【図３】図１の線３−３についての拡大部分断面図で、
図１の分離リングの段間に電気的接続を行なう方法を示
す図である。
【図４】本発明の他の実施例による半導体回路の拡大部
分断面図である。
【図５】図４の実施例の構造を示す図である。
【符号の説明】
１０ 多段増幅器 １２ プリアンプ、入力段 １４ バッファ段 １６ 第１利得段 １８ 第２利得段 ２０ 第３利得段 ２２ 第４利得段 ２４ 出力／ドライバ段 ２６ フィードバック段 ３６ トランジスタ ３７ トランジスタ ３８ 局部分離リング ３９ 局部分離リング ４０ 拡散Ｐ＋領域 ４１ 拡散Ｎ＋領域 ４２ Ｎ−領域 ４４ Ｎ型エピタキシャル層 ４６ 基板 ４８ Ｎ＋型サブコレクタ ４９ Ｐ＋導電性分離領域 ５０ Ｎ＋導電性分離領域 ５１ 金属接点条片 ５３ 金属接点条片 ６０ 接点 ６３ 接点 ６５ 接点 ６７ 接点 ７２ 酸化物層 ８６ リード ９０ 酸化物層 ９２ 接点 ９４ 接点 ９６ 金属 ９８ 金属 １１２ マクロ・デバイス １１４ マクロ・デバイス １１６ トランジスタ １３６ トランジスタ １３７ トランジスタ １４０ 接点 １４１ 接点 １４６ 基板 １４８ 接点 １４９ Ｐ＋領域 １５０ Ｎ＋領域 １６１ Ｎ＋層 １６３ Ｎ−層 １６５ 絶縁領域 １６７ 絶縁領域 １７１ 導電性条片 １７３ 導電性条片 １７５ ガラス層 １８０ 充てん金属 １８２ 充てん金属 １８４ 導電性条片
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−157234（ＪＰ，Ａ) 特開 昭62−12147（ＪＰ，Ａ) 特開 昭57−204144（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】第１半導体層と、 該第１半導体層の下側に接して形成され、該第１半導体
    層の導電型と逆の導電型の第２半導体層と、 上記第１半導体層に形成された複数個の半導体デバイス
    とを有し、 上記複数個の半導体デバイスのそれぞれは上記第１半導
    体層を貫通する分離リングにより囲まれており、上記そ
    れぞれ分離リングで囲まれた複数個の半導体デバイスが
    複数個の単位回路を構成するように上記第１半導体層の
    複数個の領域内にそれぞれ集団となって配置され、 上記単位回路が形成されている領域の境界に沿って、上
    記第１半導体層を貫通するＰ型導電性分離領域及びＮ型
    導電性分離領域が互いに隣接して形成され、上記第１半
    導体層の表面に露出する上記Ｐ型導電性分離領域の表面
    に電極が形成され、該電極が基準電位に接続され、上記
    第１半導体層の表面に露出する上記Ｎ型導電性分離領域
    の表面に電極が形成され、該電極が正の電位に接続さ
    れ、互いに隣接する上記単位回路相互間の境界の下側に
    ある上記第２半導体層の表面を横切るノイズ・ホール
    が、上記Ｐ型導電性分離領域及び該Ｐ型導電性分離領域
    の表面の上記電極を介して上記基準電位に導かれ、互い
    に隣接する単位回路相互間の境界の下側にある上記第２
    半導体層の表面を横切るノイズ電子が、上記Ｎ型導電性
    分離領域及び該Ｎ型導電性分離領域の表面の上記電極を
    介して上記正の電位に導かれることを特徴とする半導体
    回路。
  2. 【請求項２】上記Ｐ型導電性分離領域の電極は該Ｐ型導
    電性分離領域の表面に沿って延長しており、上記Ｎ型導
    電性分離領域の電極は該Ｎ型導電性分離領域の表面に沿
    って延長しており、上記Ｐ型導電性分離領域の電極、上
    記Ｎ型導電性分離領域の電極及び上記第１半導体層の表
    面を覆う絶縁物層が形成され、該絶縁物層の表面に、上
    記単位回路相互間を接続する導体パターンが形成されて
    いることを特徴とする請求項１記載の半導体回路。
  3. 【請求項３】上記第１半導体層はＮ型であり、上記第２
    半導体層はＰ型であり、上記Ｐ型導電性分離領域は上記
    第１半導体層を貫通して上記第２半導体層の表面まで達
    し、上記Ｎ型導電性分離領域は上記第２半導体層に達す
    ることなく上記第１半導体層内に部分的に形成されてい
    ることを特徴とする請求項１又は請求項２記載の半導体
    回路。
  4. 【請求項４】上記半導体デバイスの分離リングは、上記
    第１半導体層の導電型と反対の導電型の半導体分離リン
    グであることを特徴とする請求項１、請求項２又は請求
    項３記載の半導体回路。
  5. 【請求項５】上記半導体デバイスの分離リングは、絶縁
    物で形成された絶縁物分離リングであることを特徴とす
    る請求項１、請求項２又は請求項３記載の半導体回路。
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