JPS5984541A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5984541A
JPS5984541A JP19470982A JP19470982A JPS5984541A JP S5984541 A JPS5984541 A JP S5984541A JP 19470982 A JP19470982 A JP 19470982A JP 19470982 A JP19470982 A JP 19470982A JP S5984541 A JPS5984541 A JP S5984541A
Authority
JP
Japan
Prior art keywords
collector
transistors
type
layers
island region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19470982A
Other languages
English (en)
Inventor
Keisuke Takada
啓祐 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP19470982A priority Critical patent/JPS5984541A/ja
Publication of JPS5984541A publication Critical patent/JPS5984541A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置における素子間のクロストーク防止
技術に関する。
バイポーラ形リニアIC(半導体集積回路装置)におい
ては、通常、p型8i(シリコン)半導体基板の上にn
型Si半導体層をエピタキシャル成長させ、このエピタ
キシャルn型層をその表面からp型基板にかけて部分拡
散したアイソレーションp型層をつくり、このp型層に
より他領域から電気的に離隔された島領域内にnpn)
ランジスタ等の素子を形成していた。
ところで複数のnpnトランジスタのコレクタを共通と
する回路においては、これら複数のトランジスタを同一
の島領域内に形成するのが普通である。例えばイコラ・
イザーアンプ回路においては、第1図、第2図に示すよ
うに、p型Si基板1上でアイソレーションp型層2に
より囲まれた島領域エピタキシャルn型層内3の一方に
入力段のnpn)ランジスタQ、のベースp型層4とエ
ミッタn型層取出形成し、他方に出力段のnpn)+ ランジスタQ、のベースp型層6とエミッタn型層7を
形成し、これら2つのnpnトランジスタQ、、Q、直
下に共通のコレクンとなるnil埋込層8を連続した形
で形成し、島領域の中央部から一つのコレクタ取出しn
+型層9を通じてコレクタ電極Cを取出すようにしてい
る。
このような回路において、アンプの利得が高い(増幅率
が大きい)場合に、共通のコレクタn+型埋込層8があ
るため例えば共通のコレクタと両方のトランジスタのベ
ースとの間の抵抗R* −Rtに流れる電流の不均衡に
よってコレクタ電圧の変動を生じ出力段から入力段へ、
他のブロックの回路から入力段への信号電流のもれこみ
、いわゆる「クロストーク」を生じて他の領域のトラン
ジスタ等に悪影響をおこすことが問題となっていた。
しかしながら複数の素子を別々の島領域内に入れようと
すれば素子の占有面積が増し、チップ寸法が増加する結
果になった。
本発明は上記した問題にかんがみてなされたものであり
、その目的とするところは、回路間のクロストークを防
ぎ、しかも素子の占有面積を増加させない半導体装置の
構造を提供することにある。
以下本発明を実施例にそって詳述する。
第3図は一つの半導体島領域であるエピタキシャルn型
層内にコレクタを共通とするコレクタ■ccの入力段及
び出力段のトランレフ20重、Qりを形成する場合の一
つの実施例を示す。同図においては第2図で示した半導
体装置と共通の構成部分は同一の括示記号で示している
。従来例(第2図)では2つのトランジスタQ、、Q、
の下部に共通の連続したn++埋込層8を形成1−たが
、本発明ではトランジスタQ1 、Qt毎にn++埋込
層8a、8bを区切る構造とすることにより抵抗Ro分
を増加させた。これにより、トランジスタ動作時には第
4図で示すように2つのトランジスタQ、、Q、のコレ
クタ抵抗Rt  、Rtに対して並列に抵抗R6が入る
ことでコレクタ電圧の変動が他の;・ランジスタに伝わ
って悪影響を及ぼすのを防止できる。従来例ではこのR
8かないためのR,、R,をこれに並列な配線L(第4
図に点線で示す)で短絡した形になり、出力段から入力
段へのクロストークを生じることは前述した通りである
。なおコレクタ取出し部としては各n++埋込層3a、
3bに近接するよう[Cn”(コレクタn 型層)9a
 、9bを設け、これらn 型層9a 、9bに同時に
オーミックコンタクトするコレクタ電極Cを設けるよう
にする。
以上実施例で述べたように、本発明は共通の島領域内に
コレクタを共通とする入力・出力npnトランジスタが
形成された場合に、各トランジスタごとにn++埋込層
を形成し、それら、を゛相互に離隔した構造を有するも
のであり、2つのnpnトランジスタのコレクタ・コレ
クタ間の寄生抵抗(RO)を大きくすることによりクロ
ストークを低減したものである。このような構造とする
ことで同一の島領域にnpn)ランジスクを他の素子と
共存させることができ、これらをアイソレーション層で
分離させることにくらべれば素子の占有面積をはるかに
低減でき、チップ寸法を小さくするという効果が得られ
る。
本発明は主としてバイポーラ・リニアICに適用し特に
ゲインの高い増幅回路の場合に有効である。
【図面の簡単な説明】
第1図は一つの島領域に2つのnpn)ランジスタを形
成した半導体装置の例を示す平面図、第2図は第1図に
おけるA−A’切断断面図である。 第3図は本発明の一実施例を示す半導体装置の断面図で
ある。 第4図は第3図の半導体装置に等価の回路図である。 1・・・P’−WS i基板、2・・・アイソレーショ
ン層型層、3・・・エピタキシャルn層(島領域)、4
・・・p!ベベー、5・・・n+現現定ミック6・・・
p型ベース、7・・・n+型型心ミック8・・・n++
埋込層、9・・・n++コレクタ取出し部。 第  1  図 第  2  図 第  3 図 第  4  図

Claims (1)

    【特許請求の範囲】
  1. 1、半導体基体表面に他領域と電気的に隔離された基体
    と異なる導電型の半導体島領域を有し、一つの半導体島
    領域内にコレクタを共通とする入力・出力トランジスタ
    が形成された半導体装置において、前記トランジスタの
    コレクタ部となる高濃度埋込層が相互に離隔されている
    ことを特徴とする半導体装置。
JP19470982A 1982-11-08 1982-11-08 半導体装置 Pending JPS5984541A (ja)

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JP19470982A JPS5984541A (ja) 1982-11-08 1982-11-08 半導体装置

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JP19470982A JPS5984541A (ja) 1982-11-08 1982-11-08 半導体装置

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JPS5984541A true JPS5984541A (ja) 1984-05-16

Family

ID=16328944

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JP19470982A Pending JPS5984541A (ja) 1982-11-08 1982-11-08 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61218159A (ja) * 1985-03-25 1986-09-27 Hitachi Ltd 半導体集積回路装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5414477A (en) * 1977-07-04 1979-02-02 Kurashiki Boseki Kk Method of manufacturing partially stuck soft polyurethane foam product

Patent Citations (1)

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