JPH025532A - pnp型の縦型孤立コレクタトランジスタ - Google Patents
pnp型の縦型孤立コレクタトランジスタInfo
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- JPH025532A JPH025532A JP1022754A JP2275489A JPH025532A JP H025532 A JPH025532 A JP H025532A JP 1022754 A JP1022754 A JP 1022754A JP 2275489 A JP2275489 A JP 2275489A JP H025532 A JPH025532 A JP H025532A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、寄生接合成分の影響を抑えるためのデバイス
を組み込んでいる、p n p型の縦形孤立コレクタト
ランジスタであって、該トランジスタが、半導体材料の
基板であって、低濃度の第1の型のドーパントを有する
ものと、該基板上に延在する第1の底部ウェル層であっ
て、低濃度の第2の型のドーパントを有するものと、該
第1の底部ウェル層の上に横たわっている中間領域であ
って、第1の型のドーパントの濃度がより高いものと、
該第2の型のドーパントを注入されているエピタキシャ
ル層であって、該基板及び該領域を覆ってトランジスタ
の表面を形成しているものと、該トランジスタのそれぞ
れのエミッタ領域、ベース領域及びコレクタ領域であっ
て、構造的に分離されていると共に、該エピタキシャル
層内に形成されているものと、対向して配置されている
孤立ゾーンであって、その深さが該基板にまで延出して
いると共に、前記領域に、該エピタキシャル層内で横方
向に縁をつける効果があるものと、を具備し、前記コレ
クタ領域が深さ方向に延出して前記中間層に入り込んで
いるトランジスタに関する。
を組み込んでいる、p n p型の縦形孤立コレクタト
ランジスタであって、該トランジスタが、半導体材料の
基板であって、低濃度の第1の型のドーパントを有する
ものと、該基板上に延在する第1の底部ウェル層であっ
て、低濃度の第2の型のドーパントを有するものと、該
第1の底部ウェル層の上に横たわっている中間領域であ
って、第1の型のドーパントの濃度がより高いものと、
該第2の型のドーパントを注入されているエピタキシャ
ル層であって、該基板及び該領域を覆ってトランジスタ
の表面を形成しているものと、該トランジスタのそれぞ
れのエミッタ領域、ベース領域及びコレクタ領域であっ
て、構造的に分離されていると共に、該エピタキシャル
層内に形成されているものと、対向して配置されている
孤立ゾーンであって、その深さが該基板にまで延出して
いると共に、前記領域に、該エピタキシャル層内で横方
向に縁をつける効果があるものと、を具備し、前記コレ
クタ領域が深さ方向に延出して前記中間層に入り込んで
いるトランジスタに関する。
間知のように、縦形孤立コレククpnpトランジスタは
、非常に多(の回路構成であって比較的高い供給電圧で
の動作用として特に意図されているものにおいて広く使
用されている。
、非常に多(の回路構成であって比較的高い供給電圧で
の動作用として特に意図されているものにおいて広く使
用されている。
しかしながら、そのようなトランジスタの性能及びそれ
らの特徴的な良好な周波数応答性は、トランジスタ又は
シリコン制御整流器(SCR)の物理的な構造に起因す
る、能動的寄生接合成分の存在によって影響を受ける。
らの特徴的な良好な周波数応答性は、トランジスタ又は
シリコン制御整流器(SCR)の物理的な構造に起因す
る、能動的寄生接合成分の存在によって影響を受ける。
上述した縦形孤立コレクタpnp)ランジスクの構造に
関しては、エピタキシャル層に通ずるベースと、縦形p
npのコレクタ領域によって形成されるエミッタと、孤
立ゾーン内に形成されるコレクタとを有するpnp型の
トランジスタからなる寄生成分が、その中に存在すると
いうことが知られている。
関しては、エピタキシャル層に通ずるベースと、縦形p
npのコレクタ領域によって形成されるエミッタと、孤
立ゾーン内に形成されるコレクタとを有するpnp型の
トランジスタからなる寄生成分が、その中に存在すると
いうことが知られている。
その寄生成分がもたらす効果の一つは、望ましくない漏
れ電流を基板に伝達するということである。
れ電流を基板に伝達するということである。
寄生トランジスタの存在を除去するための従来の第1の
アプローチは、エピタキシャル層を、縦形1)nl))
ランジスタのコレクタと同じ電位にバイアスすることに
よってベース−エミッタ接合を短糸各するということで
あった。
アプローチは、エピタキシャル層を、縦形1)nl))
ランジスタのコレクタと同じ電位にバイアスすることに
よってベース−エミッタ接合を短糸各するということで
あった。
この目的のために、エピタキシャル層のドーパントと同
じ型ではあるが、より高い濃度のドーパントを注入され
ている小さいアイランドが、コレクタ領域と孤立ゾーン
の内の1つとの間に形成された。このアイランドは、エ
ピタキシャル層と接触する領域を作り出す効果があり、
もって、エピタキシャル層と、トランジスタの外部コレ
クタ端子ピンとの内部接続が可能になる。
じ型ではあるが、より高い濃度のドーパントを注入され
ている小さいアイランドが、コレクタ領域と孤立ゾーン
の内の1つとの間に形成された。このアイランドは、エ
ピタキシャル層と接触する領域を作り出す効果があり、
もって、エピタキシャル層と、トランジスタの外部コレ
クタ端子ピンとの内部接続が可能になる。
しかしながら、縦形孤立コレクタpnp)ランジスタに
は、4個の重畳したエミツタ層と、頂部ウェルエピタキ
シャル層と、中間層と、底部ウェル層とからなるpnp
n型の第2の寄生半導体デバイスが存在する。そのデバ
イスは、寄生型のシリコン制御整流器であり、それがも
たらす効果は、トランジスタの特性を悪化させることで
ある。
は、4個の重畳したエミツタ層と、頂部ウェルエピタキ
シャル層と、中間層と、底部ウェル層とからなるpnp
n型の第2の寄生半導体デバイスが存在する。そのデバ
イスは、寄生型のシリコン制御整流器であり、それがも
たらす効果は、トランジスタの特性を悪化させることで
ある。
従来の技術に基づく、ベース−エミッタ接合を短絡させ
ることによって第1の寄生トランジスタの影響を抑える
試みにおいては、コレクタ電流と縦形pnp)ランジス
タのコレクタ領域の内部抵抗との積が、寄生トランジス
タのベースとエミッタとの間の電圧降下に等しいと、上
記のシリコン制御整流器はターンオンする。
ることによって第1の寄生トランジスタの影響を抑える
試みにおいては、コレクタ電流と縦形pnp)ランジス
タのコレクタ領域の内部抵抗との積が、寄生トランジス
タのベースとエミッタとの間の電圧降下に等しいと、上
記のシリコン制御整流器はターンオンする。
更に、抵抗値は、半導体上の地点間であってもかなり変
化するので、寄生整流器をトリガするコレクタ電流の値
が決定され得ないという問題に遭遇する。
化するので、寄生整流器をトリガするコレクタ電流の値
が決定され得ないという問題に遭遇する。
本発明の目的は、縦形孤立コレクタpnp!・ランジス
タであって、その中に巣くって上述したトラブルを生じ
得る寄生成分の影響を最小にするような構造的及び性能
的な特徴を有するものを提供することである。
タであって、その中に巣くって上述したトラブルを生じ
得る寄生成分の影響を最小にするような構造的及び性能
的な特徴を有するものを提供することである。
上記目的は、前記デバイスが、アイランドであって、前
記コレクタ領域と同様に注入されていると共に、該コレ
クタ領域と孤立ゾーンとの間の前記エピタキシャルj内
に形成され、且つ深さ方向に延出して前記中間領域に入
り込んでいるものを備えていることを特徴とするトラン
ジスタによって達成される。
記コレクタ領域と同様に注入されていると共に、該コレ
クタ領域と孤立ゾーンとの間の前記エピタキシャルj内
に形成され、且つ深さ方向に延出して前記中間領域に入
り込んでいるものを備えていることを特徴とするトラン
ジスタによって達成される。
以下、添付図面を参照して本発明の実施例について説明
する。
する。
図面を参照するに、参照符号1は、本発明に係る縦形孤
立コ1/クタpnpトランジスタを全体的且つ椰略的j
、こ示している。
立コ1/クタpnpトランジスタを全体的且つ椰略的j
、こ示している。
トランジスタ1は半導体材料の基板2を備えており、こ
の基板は、所定の濃度の第1の型、具体的にはp型のド
ーパントを有している。基板2上にはイオン注入によっ
て底部ウェル埋込層3が形成されており、この埋込層3
は1、所定の濃度の第2の型、具体的にはn型のドーパ
ントを有している。
の基板は、所定の濃度の第1の型、具体的にはp型のド
ーパントを有している。基板2上にはイオン注入によっ
て底部ウェル埋込層3が形成されており、この埋込層3
は1、所定の濃度の第2の型、具体的にはn型のドーパ
ントを有している。
p型の不純物を注入することによって、中間領域4が埋
込層3の頂部に形成されており、この中間領域は、基板
と同様ではあるが、p+として3Th別される、より高
い濃度のドーパントを注入されている。更に、nウェル
埋込層3は、基板2を部分的に覆っており、そして、そ
の埋込層3の、対向している側端部には、中間領域4と
同じ型のドーパントを有する孤立ゾーン5及び6がそれ
ぞれ形成されている。これらのシー:15及び6ば、中
間領域4と同時に行われ、且つ同じマスクを使用する注
入によって形成される。
込層3の頂部に形成されており、この中間領域は、基板
と同様ではあるが、p+として3Th別される、より高
い濃度のドーパントを注入されている。更に、nウェル
埋込層3は、基板2を部分的に覆っており、そして、そ
の埋込層3の、対向している側端部には、中間領域4と
同じ型のドーパントを有する孤立ゾーン5及び6がそれ
ぞれ形成されている。これらのシー:15及び6ば、中
間領域4と同時に行われ、且つ同じマスクを使用する注
入によって形成される。
低濃度のn型ドーパントを有するエピタキシャル層7は
、中間領域4及び埋込層3と同様に基板2の頂部に成長
させられる。
、中間領域4及び埋込層3と同様に基板2の頂部に成長
させられる。
エピタキシャル層7は、上方に延出してトランジスタ1
の表面8を形成している。また、p生型のドーパントを
有する環状のアイランドがエピタキシャルF#フ内に拡
肢によって形成されており、このアイランドしよ、下方
に延出して中間領域4に入り込んでいる。このアイラン
ドIOは、トランジスタlのコレクタ領域をもたらすた
めのものである。コレクタ領域即らアイランド10上に
は、トランジスタ1の外部コレクタ端子Cとの接続用の
金属コンタクト層11がある。
の表面8を形成している。また、p生型のドーパントを
有する環状のアイランドがエピタキシャルF#フ内に拡
肢によって形成されており、このアイランドしよ、下方
に延出して中間領域4に入り込んでいる。このアイラン
ドIOは、トランジスタlのコレクタ領域をもたらすた
めのものである。コレクタ領域即らアイランド10上に
は、トランジスタ1の外部コレクタ端子Cとの接続用の
金属コンタクト層11がある。
中間領域4上のアイランド10の内部には、エピタキシ
ャル層部9が閉じ込められており、このエピタキシャル
層部の中には、頂部nウェル領域24が選択性濃縮によ
って形成されている。頂部nウェル領域24の内部には
、イオン注入により、p型のドーパントを有するエミッ
タ領域12と、n生型のドーパントを有するベー・大領
域13が、それぞれ形成されている。これらの領域12
及び13は、共に、トランジスタ1の外部エミッタ端子
E及び外部ベース端子Bとの接続用のそれぞれの電極で
頂部を覆われている。
ャル層部9が閉じ込められており、このエピタキシャル
層部の中には、頂部nウェル領域24が選択性濃縮によ
って形成されている。頂部nウェル領域24の内部には
、イオン注入により、p型のドーパントを有するエミッ
タ領域12と、n生型のドーパントを有するベー・大領
域13が、それぞれ形成されている。これらの領域12
及び13は、共に、トランジスタ1の外部エミッタ端子
E及び外部ベース端子Bとの接続用のそれぞれの電極で
頂部を覆われている。
また、p生型のドーパントを有する周辺部孤立ゾーン1
8及び19が更に設けられており、それらは、前述の孤
立ゾーン5及び6の頂部上のエピタキシャル層7の中に
形成されていると共に、下方に延出して孤立ゾーン5及
び6にそれぞれ入り込んでおり、この結果、トランジス
タ1ば、同rシ半導体基板2上に形成される他の電子デ
バイスから孤立させられることになる。
8及び19が更に設けられており、それらは、前述の孤
立ゾーン5及び6の頂部上のエピタキシャル層7の中に
形成されていると共に、下方に延出して孤立ゾーン5及
び6にそれぞれ入り込んでおり、この結果、トランジス
タ1ば、同rシ半導体基板2上に形成される他の電子デ
バイスから孤立させられることになる。
本発明によると、コレクタ領域10の横であって、この
コレクタ領域と周辺部孤立ゾーン19との間に、p生型
のドーパントを有する更に別のアイランド16が、エピ
タキシャル層7の中に形成されている。そのアイランド
16は、下方に延出し、下に横たわっている中間領域4
に入り込んでいる。
コレクタ領域と周辺部孤立ゾーン19との間に、p生型
のドーパントを有する更に別のアイランド16が、エピ
タキシャル層7の中に形成されている。そのアイランド
16は、下方に延出し、下に横たわっている中間領域4
に入り込んでいる。
また、n生型のドーパントを有するコンタクトアイラン
ド17が形成されており、このコンタクトアイランドは
、エピタキシャル屓7内の上記アイランド16の横に形
成されている。
ド17が形成されており、このコンタクトアイランドは
、エピタキシャル屓7内の上記アイランド16の横に形
成されている。
アイランド16及び17上にはそれぞれの電極23及び
24が設けられており、これらの電極は、導電性材料で
作られている結線21によって電気的に内部接続されて
いる。
24が設けられており、これらの電極は、導電性材料で
作られている結線21によって電気的に内部接続されて
いる。
アイランド16は、孤立ゾーン19とコレクタ領域即ち
アイランドlOとの間に包含されているエピタキシャル
層7を中間領域4に短絡させるべく機能する。
アイランドlOとの間に包含されているエピタキシャル
層7を中間領域4に短絡させるべく機能する。
次に、第2図に示されている実施例を参照して、トラン
ジスタ1の構造を有する、寄生型のシリコン制御整流器
(SCR)20の構造について説明する。
ジスタ1の構造を有する、寄生型のシリコン制御整流器
(SCR)20の構造について説明する。
整流器20は、トランジスタ1を備えた等価回路として
第2図に図式的に示されており、エミッタ端子Eに接続
されているエミッタE2とベース端子Bに接続されてい
るベースB2とを有するpnp型のトランジスタT2が
、トランジスタ1に相当する。
第2図に図式的に示されており、エミッタ端子Eに接続
されているエミッタE2とベース端子Bに接続されてい
るベースB2とを有するpnp型のトランジスタT2が
、トランジスタ1に相当する。
そのトランジスタT2は、npn型の別のトランジスタ
T3にも接続されており、このトランジスタT3は、ト
ランジスタT2のコレクタC2に接続されているベース
B3と、ベースB2に接続されているコレクタC3とを
有し、且つ抵抗器RAを介して内部接続されているエミ
ッタE3とベースB3とを有している。
T3にも接続されており、このトランジスタT3は、ト
ランジスタT2のコレクタC2に接続されているベース
B3と、ベースB2に接続されているコレクタC3とを
有し、且つ抵抗器RAを介して内部接続されているエミ
ッタE3とベースB3とを有している。
トランジスタT2のエミッターベース接合E2−B2は
、トランジスタ1のエミッタ領域12とエピタキシャル
層7との間のpn接合に相当する一方、ベース−コレク
タ接合B2−C2は、エピタキシャル層7と中間領域4
との間のnp接合に相当する。
、トランジスタ1のエミッタ領域12とエピタキシャル
層7との間のpn接合に相当する一方、ベース−コレク
タ接合B2−C2は、エピタキシャル層7と中間領域4
との間のnp接合に相当する。
同様に、トランジスタT3のベース−コレクタ接合C3
−83は、エピタキシャル層7と中間領域4との間のn
p接合に相当する一方、ベース−エミッタ接合B3−E
3は、中間領域4とnウェル埋込層3との間のpn接合
に相当する。
−83は、エピタキシャル層7と中間領域4との間のn
p接合に相当する一方、ベース−エミッタ接合B3−E
3は、中間領域4とnウェル埋込層3との間のpn接合
に相当する。
更に、抵抗器RCが、トランジスタT3のコレクタ端子
CとベースB3との間に接続されている。
CとベースB3との間に接続されている。
この抵抗は、トランジスタ1のコレクタ領域即ちアイラ
ンド10の内部抵抗に相当する。
ンド10の内部抵抗に相当する。
前述した抵抗器RAは、コレクタ領域即ちアイランド1
0と関連した、p+を注入されているアイランド16の
内部抵抗を表している。アイランド16は、ベースB3
が形成される中間領域4に入り込んでいるので、抵抗器
RAの一端は、ベースB3に直接的に接続されている。
0と関連した、p+を注入されているアイランド16の
内部抵抗を表している。アイランド16は、ベースB3
が形成される中間領域4に入り込んでいるので、抵抗器
RAの一端は、ベースB3に直接的に接続されている。
電極22.23及びそれらの間の結線21を介し、且つ
、エピタキシャル層7を介する、アイランド17から埋
込層3であってエミッタE3が形成されるものに確立さ
れている電気的な連続性により、抵抗器RAの他端はエ
ミッタE3に接続されている。
、エピタキシャル層7を介する、アイランド17から埋
込層3であってエミッタE3が形成されるものに確立さ
れている電気的な連続性により、抵抗器RAの他端はエ
ミッタE3に接続されている。
第3図に示されている実施例を参照するに、そこにはp
np型のトランジスタT4が示されており、このトラン
ジスタは、トランジスタ1に存在し、寄生成分を構成し
ている。そのトランジスタT4は、コレクタ領域即ちア
イランド10とエピタキシャルJii7との間のpn接
合によって形成されるエミッタE4−ベースB4接合を
有する一方、ベースB4−コレクタC4接合が、エピタ
キシャル層7と孤立ゾーン19との間のnpfi合によ
って形成されている。トランジスタのベースB4は、エ
ピタキシャル層7に通じている。
np型のトランジスタT4が示されており、このトラン
ジスタは、トランジスタ1に存在し、寄生成分を構成し
ている。そのトランジスタT4は、コレクタ領域即ちア
イランド10とエピタキシャルJii7との間のpn接
合によって形成されるエミッタE4−ベースB4接合を
有する一方、ベースB4−コレクタC4接合が、エピタ
キシャル層7と孤立ゾーン19との間のnpfi合によ
って形成されている。トランジスタのベースB4は、エ
ピタキシャル層7に通じている。
以上の説明から次のことが理解されるであろう。
即ち、本発明のp+アイランド16は、構造的には独立
したアイランドではあるが、コレクタ領域即ちアイラン
ド10に接続されている。何故ならば、それらは共に、
同じドーパントを注入されている中間領域4に入り込ん
でいるからである。
したアイランドではあるが、コレクタ領域即ちアイラン
ド10に接続されている。何故ならば、それらは共に、
同じドーパントを注入されている中間領域4に入り込ん
でいるからである。
アイランド16との接触と、結線21を介したアイラン
ド16のエピタキシャル層への接続とを介して、コレク
タ領域即ちアイランド10は、エピタキシャル層7に接
続されることになる。
ド16のエピタキシャル層への接続とを介して、コレク
タ領域即ちアイランド10は、エピタキシャル層7に接
続されることになる。
エピタキシャルI’if7の、孤立ゾーン19とトラン
ジスタ1のコレクタCとの間に包含されている部分は短
絡されており、これにより、寄生トランジスタT4は、
ベースB4とエミッタE4との間の電位の降下が抑えら
れることによって遮断されることになる 更に、アイランド16は、所謂ケルビンコンタクトをも
たらし、この結果、トランジスタ1のコレクタ電流の流
れが遮断される。換言すると、コンタクトアイランド1
6は、コレクタ電流の流れを妨害しつつ、所定の電位値
の賦課を可能にする。
ジスタ1のコレクタCとの間に包含されている部分は短
絡されており、これにより、寄生トランジスタT4は、
ベースB4とエミッタE4との間の電位の降下が抑えら
れることによって遮断されることになる 更に、アイランド16は、所謂ケルビンコンタクトをも
たらし、この結果、トランジスタ1のコレクタ電流の流
れが遮断される。換言すると、コンタクトアイランド1
6は、コレクタ電流の流れを妨害しつつ、所定の電位値
の賦課を可能にする。
この結果、そして特に高電圧が印加される場合、トラン
ジスタT3のベースとエミッタとの間のケルビンコンタ
クト即らアイランド16に本質的に備わっている抵抗器
RAの御蔭で、トランジスタT2及びT3で形成されて
いるT17N器20がトリガされるのが防止されるとい
う付加的な効果が得られる。更に、このことは、コマ/
フタ領域即ちアイランド10のみが、そ、:を流れるコ
レクタ電流の!/ヘルに適合したサイズに作られること
を必要とするだけである一方、ケルビンコンタクトのサ
イズは、それがかなり高い固有抵抗を有している限りに
おいては、最小限に押さえられ得るので、トランジスタ
1のサイズが実質的乙、二不変のままである(I−いう
、−とを、第1の利点と17で、もたらす。
ジスタT3のベースとエミッタとの間のケルビンコンタ
クト即らアイランド16に本質的に備わっている抵抗器
RAの御蔭で、トランジスタT2及びT3で形成されて
いるT17N器20がトリガされるのが防止されるとい
う付加的な効果が得られる。更に、このことは、コマ/
フタ領域即ちアイランド10のみが、そ、:を流れるコ
レクタ電流の!/ヘルに適合したサイズに作られること
を必要とするだけである一方、ケルビンコンタクトのサ
イズは、それがかなり高い固有抵抗を有している限りに
おいては、最小限に押さえられ得るので、トランジスタ
1のサイズが実質的乙、二不変のままである(I−いう
、−とを、第1の利点と17で、もたらす。
別の利点は、本発明のトランジスタは、p+アイランド
が製造号イクルにおj、3るマスキング及び拡散の最終
段階の間に形成されるので、その製造に対して余分な一
1ストが掛からないということである。
が製造号イクルにおj、3るマスキング及び拡散の最終
段階の間に形成されるので、その製造に対して余分な一
1ストが掛からないということである。
以上のよ・うに、本発明に係る縦形孤立コレクタpnp
)ランジスタは、その性能が非常に向上させられており
、7しかも、それを製造することが非常tこ容易である
ので、この型のトランジスタの多様性及び高性能に対す
る要求を十分に満たすことができる。
)ランジスタは、その性能が非常に向上させられており
、7しかも、それを製造することが非常tこ容易である
ので、この型のトランジスタの多様性及び高性能に対す
る要求を十分に満たすことができる。
第1図は、本発明に係るトラン・ブスタの物理的な構造
を概略的に示す垂直断面図、。 第2図は、第1図のト・ランジスタ及びそのトランジス
タに存在する能動的寄生成分の等価回路を概略的に示す
図、及び 第3図は、第1図の!・ランジスクに存在する更に別の
寄生成分を示す図である。 1・・・トランジスタ 2・・・基板 3・・・埋込層 4・・・中間領域 7・・・エビクキシャル層 ))・・・表面 10・・・ア・イランド(コレクタ領域)12・ ・
・エミッタ領域 13 ・ ・ ・ −・ −ス 領支戊16・・
・アイランド 18・・・周辺部孤立ゾーン 1つ・・・周辺部孤立ゾーン 代理人 弁理士 三 好 秀 和
を概略的に示す垂直断面図、。 第2図は、第1図のト・ランジスタ及びそのトランジス
タに存在する能動的寄生成分の等価回路を概略的に示す
図、及び 第3図は、第1図の!・ランジスクに存在する更に別の
寄生成分を示す図である。 1・・・トランジスタ 2・・・基板 3・・・埋込層 4・・・中間領域 7・・・エビクキシャル層 ))・・・表面 10・・・ア・イランド(コレクタ領域)12・ ・
・エミッタ領域 13 ・ ・ ・ −・ −ス 領支戊16・・
・アイランド 18・・・周辺部孤立ゾーン 1つ・・・周辺部孤立ゾーン 代理人 弁理士 三 好 秀 和
Claims (1)
- 【特許請求の範囲】 1、寄生接合成分の影響を抑えるためのデバイスを組み
込んでいる、pnp型の縦形孤立コレクタトランジスタ
(1)であって、該トランジスタが、半導体材料の基板
(2)であって、低濃度の第1の型のドーパントを有す
るものと、 該基板(2)上に延在する第1の底部ウェル層(3)で
あって、低濃度の第2の型のドーパントを有するものと
、 該第1の底部ウェル層(3)の上に横たわっている中間
領域(4)であって、第1の型のドーパントの濃度がよ
り高いものと、 該第2の型のドーパントを注入されているエピタキシャ
ル層(7)であって、該基板(2)及び該領域(4)を
覆ってトランジスタ(1)の表面(8)を形成している
ものと、 該トランジスタ(1)のそれぞれのエミッタ領域、ベー
ス領域及びコレクタ領域(12、13、10)であって
、構造的に分離されていると共に、該エピタキシャル層
(7)内に形成されているものと、対向して配置されて
いる孤立ゾーン(18、19)であって、その深さが該
基板(2)にまで延出していると共に、前記領域(12
、13、10)に、該エピタキシャル層(7)内で横方
向に縁をつける効果があるものと、 を具備し、前記コレクタ領域(10)が深さ方向に延出
して前記中間層(4)に入り込んでいるものにおいて、 前記デバイスが、アイランド(16)であって、前記コ
レクタ領域(10)と同様に注入されていると共に、該
コレクタ領域(10)と孤立ゾーン(19)との間の前
記エピタキシャル層(7)内に形成され、且つ深さ方向
に延出して前記中間領域(4)に入り込んでいるものを
備えていることを特徴とするトランジスタ。 2、前記アイランド(16)が、前記エピタキシャル層
(7)に電気的に接続されている請求項1に記載のトラ
ンジスタ。 3、前記アイランド(16)に金属コンタクト(22)
が設けられており、且つ、前記エピタキシャル層(7)
には前記第2の型のドーパントの濃度がより高い第2の
コンタクトアイランド(17)が形成されており、該第
2のアイランド(17)にはコンタクト(23)が設け
られており、それらのコンタクト(22、23)は導体
(21)によって電気的に内部接続されている請求項1
又は2に記載のトランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT8819306A IT1215792B (it) | 1988-02-04 | 1988-02-04 | Transistore di tipo pnp verticale a collettore isolato con dispositivo per eliminare l'effetto di componenti parassiti di giunzione. |
IT19306-A/88 | 1988-02-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH025532A true JPH025532A (ja) | 1990-01-10 |
JP2700180B2 JP2700180B2 (ja) | 1998-01-19 |
Family
ID=11156588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1022754A Expired - Fee Related JP2700180B2 (ja) | 1988-02-04 | 1989-02-02 | pnp型の縦型孤立コレクタトランジスタ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4979008A (ja) |
EP (1) | EP0327859B1 (ja) |
JP (1) | JP2700180B2 (ja) |
DE (1) | DE68921353T2 (ja) |
IT (1) | IT1215792B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5153697A (en) * | 1989-02-10 | 1992-10-06 | Texas Instruments Incorporated | Integrated circuit that combines multi-epitaxial power transistors with logic/analog devices, and a process to produce same |
US5119157A (en) * | 1989-03-24 | 1992-06-02 | International Business Machines Corporation | Semiconductor device with self-aligned contact to buried subcollector |
JPH0812865B2 (ja) * | 1989-06-06 | 1996-02-07 | 株式会社東芝 | バイポーラトランジスタとその製造方法 |
JP2835116B2 (ja) * | 1989-09-29 | 1998-12-14 | 株式会社東芝 | 電力用icおよびその製造方法 |
US5237198A (en) * | 1989-12-16 | 1993-08-17 | Samsung Electronics Co., Ltd. | Lateral PNP transistor using a latch voltage of NPN transistor |
EP0451423A1 (en) * | 1990-04-10 | 1991-10-16 | International Business Machines Corporation | Vertical isolated-collector PNP transistor structure |
JP2825169B2 (ja) * | 1990-09-17 | 1998-11-18 | キヤノン株式会社 | 半導体装置 |
US5179432A (en) * | 1991-08-15 | 1993-01-12 | Micrel, Inc. | Integrated PNP power bipolar transistor with low injection into substrate |
US5578862A (en) * | 1992-12-30 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with layer for isolating elements in substrate |
US5929506A (en) * | 1996-12-06 | 1999-07-27 | Texas Instrument Incorporated | Isolated vertical PNP transistor and methods for making same in a digital BiCMOS process |
DE19917155C1 (de) * | 1999-04-16 | 2000-06-21 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
US7572707B2 (en) * | 2007-05-25 | 2009-08-11 | Micrel, Inc. | Method of manufacturing NPN device |
Citations (2)
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---|---|---|---|---|
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JPS59145569A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | マルチコレクタ縦型pnpトランジスタ |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5730359A (en) * | 1980-07-30 | 1982-02-18 | Nec Corp | Semiconductor device |
JPS57162365A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
JPS6170758A (ja) * | 1984-09-06 | 1986-04-11 | シーメンス、アクチエンゲゼルシヤフト | トランジスタ構造 |
JPH0654777B2 (ja) * | 1985-02-12 | 1994-07-20 | キヤノン株式会社 | ラテラルトランジスタを有する回路 |
US4684970A (en) * | 1985-07-29 | 1987-08-04 | Rca Corporation | High current lateral transistor structure |
IT1220185B (it) * | 1987-10-21 | 1990-06-06 | Sgs Microelettronica Spa | Sistema antisaturazione per transistore pnp verticale a collettore isolato e struttura integrata di quest'ultimo |
-
1988
- 1988-02-04 IT IT8819306A patent/IT1215792B/it active
-
1989
- 1989-01-18 US US07/298,651 patent/US4979008A/en not_active Expired - Lifetime
- 1989-01-20 DE DE68921353T patent/DE68921353T2/de not_active Expired - Fee Related
- 1989-01-20 EP EP89100945A patent/EP0327859B1/en not_active Expired - Lifetime
- 1989-02-02 JP JP1022754A patent/JP2700180B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5416190A (en) * | 1977-07-06 | 1979-02-06 | Matsushita Electronics Corp | Vertical type pnp transistor for semiconductor integrated circuits |
JPS59145569A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | マルチコレクタ縦型pnpトランジスタ |
Also Published As
Publication number | Publication date |
---|---|
JP2700180B2 (ja) | 1998-01-19 |
US4979008A (en) | 1990-12-18 |
DE68921353T2 (de) | 1995-08-17 |
EP0327859B1 (en) | 1995-03-01 |
EP0327859A3 (en) | 1990-06-13 |
EP0327859A2 (en) | 1989-08-16 |
DE68921353D1 (de) | 1995-04-06 |
IT1215792B (it) | 1990-02-22 |
IT8819306A0 (it) | 1988-02-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |