JPS63161658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63161658A JPS63161658A JP61310875A JP31087586A JPS63161658A JP S63161658 A JPS63161658 A JP S63161658A JP 61310875 A JP61310875 A JP 61310875A JP 31087586 A JP31087586 A JP 31087586A JP S63161658 A JPS63161658 A JP S63161658A
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- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000605 extraction Methods 0.000 claims description 21
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- 238000000926 separation method Methods 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
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- 108091006146 Channels Proteins 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にバイポーラ素
子と０ＭＯ８素子とが同一半導体基板上に形成された半
導体集積回路装置に関する。
子と０ＭＯ８素子とが同一半導体基板上に形成された半
導体集積回路装置に関する。
近年、バイポーラアナログ回路とＭＯＳ論理回路とを同
一半導体基板上に形成する技術が開発されている。一般
的にバイポーラアナログ回路は雑音特性が重要であり、
またＭＯＳ論理回路の中でもＣＭＯＳ論理回路の場合は
ラッチアップ現象が重要な課題となっている。
一半導体基板上に形成する技術が開発されている。一般
的にバイポーラアナログ回路は雑音特性が重要であり、
またＭＯＳ論理回路の中でもＣＭＯＳ論理回路の場合は
ラッチアップ現象が重要な課題となっている。
従来のこの種の半導体集積回路装置の一例を第４図に示
す。
す。
この例は、Ｐ形半導体基板ｌにＮ＋型型埋領領域２設け
、その上に第１及び第２のＮ−型エピタキシャル島領域
３，３ａを設け、これらＮ−型エピタキシャル島領域３
，３ａを絶縁分離するＰ型絶縁分離領域５ｂを設け、第
２のＮ−型エピタキシャル島領域３ａ内にＰ−型ウェル
領域４を設け、第１のＮ−型エピタキシャル島領域３に
ベース領域２１．エミッタ領域２２及びコレクタ領域２
３を設けたバイポーラトランジスタを含むノ（イボーラ
素子領域２０を形成し、第２のＮ−型エピタキシャル島
領域３ａにゲート電極１１ａ、ソース領域１２ａ及びド
レイン領域１３ａを設けたＰ型ＭＯ３トランジスタ領域
１０ａとＮ＋型のチャネルカット領域１４ａとを形成し
、Ｐ−型ウェル領域４にゲート電極１１．ソース領域１
２及びドレイン領域１３を設けたＮ型Ｍ ＯＳ トラン
ジスタ領域１０とＰ型のチャネルカット領域１４とを形
成した構成となっていた。
、その上に第１及び第２のＮ−型エピタキシャル島領域
３，３ａを設け、これらＮ−型エピタキシャル島領域３
，３ａを絶縁分離するＰ型絶縁分離領域５ｂを設け、第
２のＮ−型エピタキシャル島領域３ａ内にＰ−型ウェル
領域４を設け、第１のＮ−型エピタキシャル島領域３に
ベース領域２１．エミッタ領域２２及びコレクタ領域２
３を設けたバイポーラトランジスタを含むノ（イボーラ
素子領域２０を形成し、第２のＮ−型エピタキシャル島
領域３ａにゲート電極１１ａ、ソース領域１２ａ及びド
レイン領域１３ａを設けたＰ型ＭＯ３トランジスタ領域
１０ａとＮ＋型のチャネルカット領域１４ａとを形成し
、Ｐ−型ウェル領域４にゲート電極１１．ソース領域１
２及びドレイン領域１３を設けたＮ型Ｍ ＯＳ トラン
ジスタ領域１０とＰ型のチャネルカット領域１４とを形
成した構成となっていた。
上述した従来の半導体集積回路装置は、第１のＮ−型エ
ピタキシャル島領域３にバイポーラ素子領域２０を、第
２のＮ−型エピタキシャル島領域３ａにＰ型ＭＯ３トラ
ンジスタ領域１０ａを、第２のＮ−型エピタキシャル島
領域３ａに更にｐ−型ウェル領域を設けこの内にＮ型Ｍ
ＯＳトランジスタ領域ｌＯを形成した構成となっている
ので、第４図の一点鎖線で示したように、ソース卯域１
２ａをエミッタとし、第２のＮ−型エピタキシャル島領
域３ａをベースとし、Ｐ−型ウェル領域４をコレクタと
するＰＮＰ型の寄生トランジスタＴ１と、ドレイン領域
１２をエミッタとし、ｐ−型ウェル領域４をベースとし
、第２のＮ−型エピタキシャル島領域３ａをコレクタと
する一ＮＰＮ型の寄生トランジスタＴ２とが形成される
。
ピタキシャル島領域３にバイポーラ素子領域２０を、第
２のＮ−型エピタキシャル島領域３ａにＰ型ＭＯ３トラ
ンジスタ領域１０ａを、第２のＮ−型エピタキシャル島
領域３ａに更にｐ−型ウェル領域を設けこの内にＮ型Ｍ
ＯＳトランジスタ領域ｌＯを形成した構成となっている
ので、第４図の一点鎖線で示したように、ソース卯域１
２ａをエミッタとし、第２のＮ−型エピタキシャル島領
域３ａをベースとし、Ｐ−型ウェル領域４をコレクタと
するＰＮＰ型の寄生トランジスタＴ１と、ドレイン領域
１２をエミッタとし、ｐ−型ウェル領域４をベースとし
、第２のＮ−型エピタキシャル島領域３ａをコレクタと
する一ＮＰＮ型の寄生トランジスタＴ２とが形成される
。
従って、外部端子または内部回路端子につながるドレイ
ン領域１３から雑音電流が混入した場合、寄生トランジ
スタ′ｒ２がオン状態となり、電源電極１５から寄生ト
ランジスタＴ１のエミッタとベース間の抵抗Ｒ，を通っ
て接地電極１６に電流が流れる。すると抵抗Ｒ１の両端
の電圧が寄生トランジスタＴ１のベース電圧より高くな
り寄生トランジスタＴ！がオン状態になる。このとき寄
生トランジスタＴ１を介して寄生トランジスタＴ２のベ
ースに電流が流れ、寄生トランジスタＴ２をより深くオ
ン状態にするという寄生トランジスタＴ１．Ｔ２から成
る正帰還ループが形成され、サーイリスタのオン状態と
同様のラッチアップ現象が発生し異常電流が流れるとい
う重大な欠点があった。
ン領域１３から雑音電流が混入した場合、寄生トランジ
スタ′ｒ２がオン状態となり、電源電極１５から寄生ト
ランジスタＴ１のエミッタとベース間の抵抗Ｒ，を通っ
て接地電極１６に電流が流れる。すると抵抗Ｒ１の両端
の電圧が寄生トランジスタＴ１のベース電圧より高くな
り寄生トランジスタＴ！がオン状態になる。このとき寄
生トランジスタＴ１を介して寄生トランジスタＴ２のベ
ースに電流が流れ、寄生トランジスタＴ２をより深くオ
ン状態にするという寄生トランジスタＴ１．Ｔ２から成
る正帰還ループが形成され、サーイリスタのオン状態と
同様のラッチアップ現象が発生し異常電流が流れるとい
う重大な欠点があった。
さらにバイポーラ素子とＭＯＳトランジスタとの接地電
位の変動が特性上問題となる。例えば、バイポーラ素子
においては、ＮＰＮトランジスタを飽和状態で使用する
場合、サブＰＮＰトランジスタでＰ型半導体基板１をコ
レクタとして使用する場合など、回路設計上数１０ｍＡ
の大電流がＰ型半導体基板１に流れることがある。その
時ＭＯ８１−ランジスタは数■の電源電圧で使用するの
で、Ｐ型半導体基板１を流れた電流がＭＯＳトランジス
タ領域下のＰ型半導体基板１に異なった電位分布を生じ
Ｐ型ＭＯ３トランジスタのバックゲート電圧を変動させ
てスレシュホールド電圧を変動させるという欠点があっ
た。
位の変動が特性上問題となる。例えば、バイポーラ素子
においては、ＮＰＮトランジスタを飽和状態で使用する
場合、サブＰＮＰトランジスタでＰ型半導体基板１をコ
レクタとして使用する場合など、回路設計上数１０ｍＡ
の大電流がＰ型半導体基板１に流れることがある。その
時ＭＯ８１−ランジスタは数■の電源電圧で使用するの
で、Ｐ型半導体基板１を流れた電流がＭＯＳトランジス
タ領域下のＰ型半導体基板１に異なった電位分布を生じ
Ｐ型ＭＯ３トランジスタのバックゲート電圧を変動させ
てスレシュホールド電圧を変動させるという欠点があっ
た。
一方、ＭＯ８Ｉ−ランジスタがオン、オフ動作をすると
、Ｐ型半導体基板１へ寄生トランジスタＴ、による基板
電流が流れるので、それが雑音電流となってバイポーラ
回路の特性に大きな悪影響を及ぼすという欠点があった
。
、Ｐ型半導体基板１へ寄生トランジスタＴ、による基板
電流が流れるので、それが雑音電流となってバイポーラ
回路の特性に大きな悪影響を及ぼすという欠点があった
。
本発明の目的は、ラッチアップ現象を除去することがで
き、バイポーラ素子及びＭＯＳトランジスタ間相互の悪
影響を除去することができる半導体集積回路装置を提供
することにある。
き、バイポーラ素子及びＭＯＳトランジスタ間相互の悪
影響を除去することができる半導体集積回路装置を提供
することにある。
本願第１の発明の半導体集積回路装置は、一導電型の半
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第１及び第２のエピタキシャル島領域と、これ
ら第１及び第２のエピタキシャル島領域を互いに絶縁分
離し第１の取出し電極が設けられた一導電型の絶縁分離
領域と、前記第１のエピタキシャル島領域に形成された
バイポーラトランジスタを含むバイポーラ素子領域と、
前記第２のエピタキシャル島領域に形成された一導電型
のＭＯＳトランジスタ領域と、前記第２のエピタキシャ
ル島領域に設けられな一導電型のウェル領域と、このウ
ェル領域に形成された逆導電型のＭ ＯＳ ＋−ランジ
スタ領域と、この逆導電 型のＭＯＳトランジスタ領域
と前記一導電型のＭＯＳトランジスタ領域との間の前記
第２のエピタキシャル島領域に形成され前記絶縁分Ｎ領
域に接続し第２の取出し電極が設けられた一導電型の分
離領域とを有している。
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第１及び第２のエピタキシャル島領域と、これ
ら第１及び第２のエピタキシャル島領域を互いに絶縁分
離し第１の取出し電極が設けられた一導電型の絶縁分離
領域と、前記第１のエピタキシャル島領域に形成された
バイポーラトランジスタを含むバイポーラ素子領域と、
前記第２のエピタキシャル島領域に形成された一導電型
のＭＯＳトランジスタ領域と、前記第２のエピタキシャ
ル島領域に設けられな一導電型のウェル領域と、このウ
ェル領域に形成された逆導電型のＭ ＯＳ ＋−ランジ
スタ領域と、この逆導電 型のＭＯＳトランジスタ領域
と前記一導電型のＭＯＳトランジスタ領域との間の前記
第２のエピタキシャル島領域に形成され前記絶縁分Ｎ領
域に接続し第２の取出し電極が設けられた一導電型の分
離領域とを有している。
本願第２の発明の半導体集積回路装置は、一導電型の半
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第１及び第２のエピタキシャル島領域と、これ
ら第１及び第２のエピタキシャル島領域を互いに絶縁分
離し第１の取出し電極が設けられた一導電型の第１の絶
縁分離領域と、前記第１のエピタキシャル島領域に形成
されたバイポーラトランジスタを含むバイポーラ素子領
域と、前記第２のエピタキシャル島領域に形成された一
導電型のＭＯＳトランジスタ領域と、前記第２のエピタ
キシャル島領域に設けられた一導電型のウェル領域と、
このウェル領域に形成された逆導電型のＭＯＳトランジ
スタ領域と、この逆導電型のＭＯＳトランジスタ領域と
前記一導電型のＭＯＳトランジスタ領域との間の前記第
２のエピタキシャル島領域に形成されこれらＭＯＳトラ
ンジスタ領域を互いに絶縁分離しかつ前記第１の絶縁分
離領域に接続し第２の取出し電極が設けられた一導電型
の第２の絶縁分離領域と、前記逆導電型のＭＯＳトラン
ジスタ領域が形成されている側の第２のエピタキシャル
島領域に設けられた第３の取出し電極とを有している。
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第１及び第２のエピタキシャル島領域と、これ
ら第１及び第２のエピタキシャル島領域を互いに絶縁分
離し第１の取出し電極が設けられた一導電型の第１の絶
縁分離領域と、前記第１のエピタキシャル島領域に形成
されたバイポーラトランジスタを含むバイポーラ素子領
域と、前記第２のエピタキシャル島領域に形成された一
導電型のＭＯＳトランジスタ領域と、前記第２のエピタ
キシャル島領域に設けられた一導電型のウェル領域と、
このウェル領域に形成された逆導電型のＭＯＳトランジ
スタ領域と、この逆導電型のＭＯＳトランジスタ領域と
前記一導電型のＭＯＳトランジスタ領域との間の前記第
２のエピタキシャル島領域に形成されこれらＭＯＳトラ
ンジスタ領域を互いに絶縁分離しかつ前記第１の絶縁分
離領域に接続し第２の取出し電極が設けられた一導電型
の第２の絶縁分離領域と、前記逆導電型のＭＯＳトラン
ジスタ領域が形成されている側の第２のエピタキシャル
島領域に設けられた第３の取出し電極とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本願第１の発明の一実施例を示す断面図である
。
。
［゛型半導体基板１の一生表面には複数のＮ＋型型埋領
領域２形成され、その上に第１及び第２のＮ−型エピタ
キシャル島領域３．３ａが設けられている。
領域２形成され、その上に第１及び第２のＮ−型エピタ
キシャル島領域３．３ａが設けられている。
第１及び第２のＮ−型エピタキシャル島領域３．３ａは
、Ｐ型絶縁分離領域５により互いに絶縁分離され、この
Ｐ型絶縁分離領域５には取出し領域６を介して取出し電
極７が設けられている。
、Ｐ型絶縁分離領域５により互いに絶縁分離され、この
Ｐ型絶縁分離領域５には取出し領域６を介して取出し電
極７が設けられている。
第１のＮ−型エピタキシャル島領域３７１こは、ベース
領域２１．エミッタ領域２２及びコレクタ領域２３を有
するバイポーラトランジスタを含むバイポーラ素子領域
２０が形成されている。
領域２１．エミッタ領域２２及びコレクタ領域２３を有
するバイポーラトランジスタを含むバイポーラ素子領域
２０が形成されている。
第２のＮ−型エピタキシャル島領域３ａには、ゲート電
極１１ａ、ソース領域１２ａ及びドレイン領域１３ａを
有するＰ型ＭＯＳトランジスタ領域１０ａと、更に第２
のＮ−型エピタキシャル島領域３ａ内に設けられたＰ−
型ウェル領域４にゲート電極１１．ソース電極１２及び
ドレイン領域１３を有するＮ型ＭＯＳトランジスタ領域
１０とが形成されている。これらのＮ型、Ｐ型ＭＯＳト
ランジスタ領域１０．１０ａの周囲にはチャネルカット
領域１４．１４ａが設けられている。
極１１ａ、ソース領域１２ａ及びドレイン領域１３ａを
有するＰ型ＭＯＳトランジスタ領域１０ａと、更に第２
のＮ−型エピタキシャル島領域３ａ内に設けられたＰ−
型ウェル領域４にゲート電極１１．ソース電極１２及び
ドレイン領域１３を有するＮ型ＭＯＳトランジスタ領域
１０とが形成されている。これらのＮ型、Ｐ型ＭＯＳト
ランジスタ領域１０．１０ａの周囲にはチャネルカット
領域１４．１４ａが設けられている。
Ｐ型ＭＯＳトランジスタ領域１０ａとＮ型ＭＯＳトラン
ジスタ領域１０との間の第２のＮ−型エピタキシャル島
領域３ａには、Ｐ型絶縁分離領域らと接続し取出し電極
９を有するＰ型の分離領域８が形成されている。
ジスタ領域１０との間の第２のＮ−型エピタキシャル島
領域３ａには、Ｐ型絶縁分離領域らと接続し取出し電極
９を有するＰ型の分離領域８が形成されている。
第２図は第１図に示された実施例の絶縁膜３０下を見た
平面図である。第１図はＡ−Ａ’矢視図面に相当する。
平面図である。第１図はＡ−Ａ’矢視図面に相当する。
取出し電極９を半導体基板１と同じ接地電位点に接続す
ることにより、第４図に示す寄生トランジスタＴ 、の
エミッタとなるソース領域１２ａから注入された正孔の
多くは分離領域８に流れ寄生トランジスタ′ｒ１のコレ
クタとなるＰ−型ウエル領ｊ！！４までは殆んどが到達
しないのでラッ、チアツブ現象を防止することができる
。
ることにより、第４図に示す寄生トランジスタＴ 、の
エミッタとなるソース領域１２ａから注入された正孔の
多くは分離領域８に流れ寄生トランジスタ′ｒ１のコレ
クタとなるＰ−型ウエル領ｊ！！４までは殆んどが到達
しないのでラッ、チアツブ現象を防止することができる
。
また、取出し電極７をバイポーラ素子の接地電位点等に
接続することにより、バイポーラ素子とＮ型、Ｐ型ＭＯ
Ｓトランジスタ領域、１０ａとの間の相互悪影響を除去
することができる。
接続することにより、バイポーラ素子とＮ型、Ｐ型ＭＯ
Ｓトランジスタ領域、１０ａとの間の相互悪影響を除去
することができる。
第３図は木頭第２の発明の一実施例を示す断面図である
。
。
この実施例が第１図に示された本願筒１の発明の実施例
と相違する点は、Ｐ型の分離領域８の代りに取出し電極
７ａと接続するＰ型絶縁分離領域５ａを設けてＰ型ＭＯ
３トランジスタ領域１０ａとＮｇ１ＭＯ５トランジスタ
領域１０及びＰ−型ウェル領域４とを絶縁分離した点と
、絶縁分離されたＮ−型エピタキシャル島領域３ｃに取
出し電極１８を接続した点である。
と相違する点は、Ｐ型の分離領域８の代りに取出し電極
７ａと接続するＰ型絶縁分離領域５ａを設けてＰ型ＭＯ
３トランジスタ領域１０ａとＮｇ１ＭＯ５トランジスタ
領域１０及びＰ−型ウェル領域４とを絶縁分離した点と
、絶縁分離されたＮ−型エピタキシャル島領域３ｃに取
出し電極１８を接続した点である。
取出し電極７ａをＰ型半導体基板１と同じ接地電位点と
接続することにより、寄生トランジスタＴ、、Ｔ２は互
いに絶縁分離されラッチアップ現象はより確実に防止す
ることができる。また、さらにＰ型絶縁分離領域５ａが
Ｐ型半導体基板ｌと接続されている為、Ｐ型、Ｎ型ＭＯ
Ｓトランジスタ領域１０ａ、１０下のＰ型半導体基板１
の電位の変動を充分おさえられるので、電気的特性の相
互間の悪影響を防止することができる。
接続することにより、寄生トランジスタＴ、、Ｔ２は互
いに絶縁分離されラッチアップ現象はより確実に防止す
ることができる。また、さらにＰ型絶縁分離領域５ａが
Ｐ型半導体基板ｌと接続されている為、Ｐ型、Ｎ型ＭＯ
Ｓトランジスタ領域１０ａ、１０下のＰ型半導体基板１
の電位の変動を充分おさえられるので、電気的特性の相
互間の悪影響を防止することができる。
また、他と分離されたＮ−型エピタキシャル島領域３ｃ
の電位を取出し電極１８によりＰ型、Ｎ型ＭＯＳトラン
ジスタの電源電圧より高くすればラッチアップ現象は完
全に防止することができる。
の電位を取出し電極１８によりＰ型、Ｎ型ＭＯＳトラン
ジスタの電源電圧より高くすればラッチアップ現象は完
全に防止することができる。
以上説明したように本発明は、バイポーラ素子領域とＭ
ＯＳトランジスタとの間に取出し電極を有する絶縁分離
領域を設け、Ｐ型ＭＯ３トランジスタ領域とＮ型ＭＯＳ
トランジスタ領域との間に取出し電極を有し前記絶縁分
離領域と接続する分離領域又は絶縁分離領域を設け、ま
たエピタキシャル島領域に取出し電極を設けることによ
り、ラッチアップ現象を除去することができ、かつバイ
ポーラ素子及びＭＯＳトランジスタ間相互の悪影響を除
去することができる効果がある。
ＯＳトランジスタとの間に取出し電極を有する絶縁分離
領域を設け、Ｐ型ＭＯ３トランジスタ領域とＮ型ＭＯＳ
トランジスタ領域との間に取出し電極を有し前記絶縁分
離領域と接続する分離領域又は絶縁分離領域を設け、ま
たエピタキシャル島領域に取出し電極を設けることによ
り、ラッチアップ現象を除去することができ、かつバイ
ポーラ素子及びＭＯＳトランジスタ間相互の悪影響を除
去することができる効果がある。
第１図は本願筒１の発明の一実施例を示す断面図、第２
図は第１図に示された実施例の絶縁膜下を見た平面図、
第３図は本願筒２の発明の一実施例を示す断面図、第４
図は従来の半導体集積回路装置の一例を示す断面図であ
る。 １・・・Ｐ型半導体基板、２・・・Ｎ＋型型埋領領域３
．３ａ〜３Ｃ・・・Ｎ−型エピタキシャル島領域１．４
・・・Ｐ−型ウェル領域、５．５ａ、５ｂ・・・Ｐ型絶
縁分離領域、６，６ａ・・・取出し領域、７，７ａ・・
・取出し電極、８・・・分離領域、９・・・取出し電極
、１０・・・Ｎ型Ｍ ＯＳ トランジスタ領域、１０ａ
・・・Ｉ）型ＭＯＳトランジスタ領域、１１．ｌｌａ・
・・ゲート電極、１２．１２ａ・・・ソース領域、１３
゜１３ａ・・−ドレイン領域、１４．１４ａ・・・チャ
ネルカット領域、１５・・・電源電極、１６・・・接地
電極、１７・・・取出し領域、１８・・・取出し電極、
２０・・・バイポーラ素子領域、２１・・・ベース領域
、２２・・・エミッタ領域、２３・・・コレクタ領域。
図は第１図に示された実施例の絶縁膜下を見た平面図、
第３図は本願筒２の発明の一実施例を示す断面図、第４
図は従来の半導体集積回路装置の一例を示す断面図であ
る。 １・・・Ｐ型半導体基板、２・・・Ｎ＋型型埋領領域３
．３ａ〜３Ｃ・・・Ｎ−型エピタキシャル島領域１．４
・・・Ｐ−型ウェル領域、５．５ａ、５ｂ・・・Ｐ型絶
縁分離領域、６，６ａ・・・取出し領域、７，７ａ・・
・取出し電極、８・・・分離領域、９・・・取出し電極
、１０・・・Ｎ型Ｍ ＯＳ トランジスタ領域、１０ａ
・・・Ｉ）型ＭＯＳトランジスタ領域、１１．ｌｌａ・
・・ゲート電極、１２．１２ａ・・・ソース領域、１３
゜１３ａ・・−ドレイン領域、１４．１４ａ・・・チャ
ネルカット領域、１５・・・電源電極、１６・・・接地
電極、１７・・・取出し領域、１８・・・取出し電極、
２０・・・バイポーラ素子領域、２１・・・ベース領域
、２２・・・エミッタ領域、２３・・・コレクタ領域。
Claims (2)
- （１）一導電型の半導体基板と、この半導体基板の一主
表面に設けられた逆導電型の第１及び第２のエピタキシ
ャル島領域と、これら第１及び第２のエピタキシャル島
領域を互いに絶縁分離し第１の取出し電極が設けられた
一導電型の絶縁分離領域と、前記第１のエピタキシャル
島領域に形成されたバイポーラトランジスタを含むバイ
ポーラ素子領域と、前記第２のエピタキシャル島領域に
形成された一導電型のＭＯＳトランジスタ領域と、前記
第２のエピタキシャル島領域に設けられた一導電型のウ
ェル領域と、このウェル領域に形成された逆導電型のＭ
ＯＳトランジスタ領域と、この逆導電型のＭＯＳトラン
ジスタ領域と前記一導電型のＭＯＳトランジスタ領域と
の間の前記第２のエピタキシャル島領域に形成され前記
絶縁分離領域に接続し第２の取出し電極が設けられた一
導電型の分離領域とを有することを特徴とする半導体集
積回路装置。 - （２）一導電型の半導体基板と、この半導体基板の一主
表面に設けられた逆導電型の第１及び第２のエピタキシ
ャル島領域と、これら第１及び第２のエピタキシャル島
領域を互いに絶縁分離し第１の取出し電極が設けられた
一導電型の第１の絶縁分離領域と、前記第１のエピタキ
シャル島領域に形成されたバイポーラトランジスタを含
むバイポーラ素子領域と、前記第２のエピタキシャル島
領域に形成された一導電型のＭＯＳトランジスタ領域と
、前記第２のエピタキシャル島領域に設けられた一導電
型のウェル領域と、このウェル領域に形成された逆導電
型のＭＯＳトランジスタ領域と、この逆導電型のＭＯＳ
トランジスタ領域と前記一導電型のＭＯＳトランジスタ
領域との間の前記第２のエピタキシャル島領域に形成さ
れこれらＭＯＳトランジスタ領域を互いに絶縁分離しか
つ前記第１の絶縁分離領域に接続し第２の取出し電極が
設けられた一導電型の第２の絶縁分離領域と、前記逆導
電型のＭＯＳトランジスタ領域が形成されている側の第
２のエピタキシャル島領域に設けられた第３の取出し電
極とを有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61310875A JPS63161658A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61310875A JPS63161658A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161658A true JPS63161658A (ja) | 1988-07-05 |
Family
ID=18010436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61310875A Pending JPS63161658A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Ｂｉ―ＣＭＯＳ集積回路 |
| JPH03153070A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-12-25 JP JP61310875A patent/JPS63161658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Ｂｉ―ＣＭＯＳ集積回路 |
| JPH03153070A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
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