JPH0373567A - 半導体集積回路の入力保護装置 - Google Patents
半導体集積回路の入力保護装置Info
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- JPH0373567A JPH0373567A JP21033589A JP21033589A JPH0373567A JP H0373567 A JPH0373567 A JP H0373567A JP 21033589 A JP21033589 A JP 21033589A JP 21033589 A JP21033589 A JP 21033589A JP H0373567 A JPH0373567 A JP H0373567A
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- input
- gate
- gate electrode
- aluminum film
- nmos transistor
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- 230000001012 protector Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 11
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力保護装置に関し、特にＭ
ＯＳデバイスを用いた半導体集積回路の入力保護装置に
関する。
ＯＳデバイスを用いた半導体集積回路の入力保護装置に
関する。
従来この種の入力保護装置はｎＭＯ３）ランジスタの降
伏現象を利用して過大な入力電圧をクランプする動作を
目的としたもので基本的にはソース領域、ゲート電極を
接地し、ドレイン領域に入力パッド及び内部回路の入力
ゲートを接続する構成になっており、更に保護抵抗とし
て入力パッドとトレイン領域の間、或いはゲート電極と
ＧＮＤ配線との間に抵抗を挿入した構造のものがある。
伏現象を利用して過大な入力電圧をクランプする動作を
目的としたもので基本的にはソース領域、ゲート電極を
接地し、ドレイン領域に入力パッド及び内部回路の入力
ゲートを接続する構成になっており、更に保護抵抗とし
て入力パッドとトレイン領域の間、或いはゲート電極と
ＧＮＤ配線との間に抵抗を挿入した構造のものがある。
第４図にこのような入力保護装置を示す、ｎＭＯＳトラ
ンジスタのゲート電極５、ソース領域〈Ｎ＋拡散層２〉
はアルミニウム膜からなるＧＮＤ配線９に接続され、ド
レイン領域（Ｎ＋拡散層４）はアルミニウム膜６で入力
パッド（図示しない）及び内部回路の入力ゲート（図示
しない〉に接続されている。
ンジスタのゲート電極５、ソース領域〈Ｎ＋拡散層２〉
はアルミニウム膜からなるＧＮＤ配線９に接続され、ド
レイン領域（Ｎ＋拡散層４）はアルミニウム膜６で入力
パッド（図示しない）及び内部回路の入力ゲート（図示
しない〉に接続されている。
上述した従来の入力保護装置は降伏電圧を越える正電圧
が印加された時にｎＭＯ３）ランジスタがアバランシェ
ブレークダウンを起こしＮＰＮ寄生バイポーラトランジ
スタを介してＧＮＤ端子に電流を流しているが、ブレー
クダウン動作中はドレインのＰＮ接合部に電界が集中し
特にチャネルとの境界部で加速された電子がゲート酸化
膜中に注入されることにより微小漏れ電流の原因となっ
ている。
が印加された時にｎＭＯ３）ランジスタがアバランシェ
ブレークダウンを起こしＮＰＮ寄生バイポーラトランジ
スタを介してＧＮＤ端子に電流を流しているが、ブレー
クダウン動作中はドレインのＰＮ接合部に電界が集中し
特にチャネルとの境界部で加速された電子がゲート酸化
膜中に注入されることにより微小漏れ電流の原因となっ
ている。
本発明は、Ｐウェル或いはＰ型基板中に形成されたｎ
Ｍ ＯＳ トランジスタを有し前記ｎＭＯ３）ランジス
タのソース領域及びゲート電極はそれぞれＧＮＤ配線に
直接又は抵抗を介して接続され、ドレイン領域は入力パ
ッド及び内部回路の入力ゲートに接続して構成される半
導体集積回路の入力保護装置において、前記ｎＭＯ３）
ランジスタの電極ゲートの上部には層間膜を介してゲー
ト電極の少くとも一部をおおう範囲に導電層が存在し、
該導電層は前記入力パッドと接続されているというもの
である。
Ｍ ＯＳ トランジスタを有し前記ｎＭＯ３）ランジス
タのソース領域及びゲート電極はそれぞれＧＮＤ配線に
直接又は抵抗を介して接続され、ドレイン領域は入力パ
ッド及び内部回路の入力ゲートに接続して構成される半
導体集積回路の入力保護装置において、前記ｎＭＯ３）
ランジスタの電極ゲートの上部には層間膜を介してゲー
ト電極の少くとも一部をおおう範囲に導電層が存在し、
該導電層は前記入力パッドと接続されているというもの
である。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示すパターンレイア
ウト図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部
で切断した半導体チップの断面図である。
ウト図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部
で切断した半導体チップの断面図である。
Ｐウェル１内に形成されたｎＭＯ３）ランジスタのソー
ス領域のＮ＋拡散層２はコンタクトホール３０１によっ
てＧＮＤ配線９に接続され、ゲート電極５はポリシリコ
ン抵抗８を介してＧＮＤ配線９に接続されドレイン領域
のＮ１拡散層４はコンタクトホール３−２によってアル
ミニウム膜６ａに接続されている。アルミニウム膜６ａ
は入力パッド及び入力ゲートに接続しておりｎＭＯ３ｈ
ランジスタのゲート電ｆ！５の上部をおおっている。ゲ
ート電極との間にカップリング容量Ｃが形成される。
ス領域のＮ＋拡散層２はコンタクトホール３０１によっ
てＧＮＤ配線９に接続され、ゲート電極５はポリシリコ
ン抵抗８を介してＧＮＤ配線９に接続されドレイン領域
のＮ１拡散層４はコンタクトホール３−２によってアル
ミニウム膜６ａに接続されている。アルミニウム膜６ａ
は入力パッド及び入力ゲートに接続しておりｎＭＯ３ｈ
ランジスタのゲート電ｆ！５の上部をおおっている。ゲ
ート電極との間にカップリング容量Ｃが形成される。
第２図は第１の実施例の等価回路図である。
通常の動作時はｎ Ｍ ＯＳ トランジスタＭｎはオフ
しているが、入力に降伏電圧以上の正電圧が印加された
場合はアルミニウム膜６ａとゲートポリシリコン（５〉
の間のカップリング容量Ｃによりゲートの電位が上がり
、カップリング容量ＣとゲートＧＮＤ間抵抗Ｒの積によ
って決まる時間の間ｎ Ｍ ＯＳ ）ランジスタＭｎが
オンする。チャネルができることにより、ドレインのＰ
Ｎ接合での電界集中が緩和され静電耐圧が向上する。
しているが、入力に降伏電圧以上の正電圧が印加された
場合はアルミニウム膜６ａとゲートポリシリコン（５〉
の間のカップリング容量Ｃによりゲートの電位が上がり
、カップリング容量ＣとゲートＧＮＤ間抵抗Ｒの積によ
って決まる時間の間ｎ Ｍ ＯＳ ）ランジスタＭｎが
オンする。チャネルができることにより、ドレインのＰ
Ｎ接合での電界集中が緩和され静電耐圧が向上する。
第６図は本発明の第２の実施例を示すパターンレイアウ
ト図である。
ト図である。
ｎＭＯ３ｈランジスタのゲート電極５にはある程度の面
積のあるポリシリコン層９が接続され、その上部もゲー
ト電極５上と同様にアルミニウム膜６ｂがおおっている
。
積のあるポリシリコン層９が接続され、その上部もゲー
ト電極５上と同様にアルミニウム膜６ｂがおおっている
。
この実施例では、入力端子とゲート電極との間のカップ
リング容量をいっそう大きくでき、静電圧印加時にゲー
トの電位を上げてｎＭＯ８）ランジスタをオンにする時
間をより大きくできる。
リング容量をいっそう大きくでき、静電圧印加時にゲー
トの電位を上げてｎＭＯ８）ランジスタをオンにする時
間をより大きくできる。
以上説明したように本発明は、入力パッドと内部回路の
入力ゲートとの間に挿入されるゲート電極の上部は入力
パッドに接続した導電層で覆うことにより、入力端子に
正電圧が印加されたときにゲート電極の電位を上げてｎ
ＭＯＳトランジスタを導通させドレインのＰＮ接合での
電界集中を緩和し静電耐圧を向上できる効果がある。
入力ゲートとの間に挿入されるゲート電極の上部は入力
パッドに接続した導電層で覆うことにより、入力端子に
正電圧が印加されたときにゲート電極の電位を上げてｎ
ＭＯＳトランジスタを導通させドレインのＰＮ接合での
電界集中を緩和し静電耐圧を向上できる効果がある。
第１図（ａ）は本発明の第１の実施例を示すパターンレ
イアウト図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相
当部で切断した半導体チップの断面図、第２図は第１の
実施例の等価回路図、第３図は第２の実施例を示すパタ
ーンレイアウト図、第４図（ａ）は従来例を示すパター
ンレイアウト図、第４図（ｂ）は第４図（ａ＞のＡ−Ａ
線相当部で切断した半導体チップの断面図である。 １・・・Ｐウェル、２・・・Ｎ＋拡散層（ソース領域）
、３．３−１．３−２・・・コンタクトホール、４・・
・Ｎ＋拡散層（ドレイン領域）、５・・・ゲート電極、
６．６ａ、６ｂ・・・アルミニウム膜、７・・・Ｐ＋拡
散層〈ウェルコンタクト）、８・・・ポリシリコン抵抗
、９・・・容量用ポリシリコン膜、１０・・・ＧＮＤ配
線、１１・・・Ｎ型半導体基板、１２・・・入力パッド
、１３・・・入力ゲート。
イアウト図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相
当部で切断した半導体チップの断面図、第２図は第１の
実施例の等価回路図、第３図は第２の実施例を示すパタ
ーンレイアウト図、第４図（ａ）は従来例を示すパター
ンレイアウト図、第４図（ｂ）は第４図（ａ＞のＡ−Ａ
線相当部で切断した半導体チップの断面図である。 １・・・Ｐウェル、２・・・Ｎ＋拡散層（ソース領域）
、３．３−１．３−２・・・コンタクトホール、４・・
・Ｎ＋拡散層（ドレイン領域）、５・・・ゲート電極、
６．６ａ、６ｂ・・・アルミニウム膜、７・・・Ｐ＋拡
散層〈ウェルコンタクト）、８・・・ポリシリコン抵抗
、９・・・容量用ポリシリコン膜、１０・・・ＧＮＤ配
線、１１・・・Ｎ型半導体基板、１２・・・入力パッド
、１３・・・入力ゲート。
Claims (1)
- Ｐウェル或いはＰ型基板中に形成されたｎＭＯＳトラ
ンジスタを有し前記ｎＭＯＳトランジスタのソース領域
及びゲート電極はそれぞれＧＮＤ配線に直接又は抵抗を
介して接続され、ドレイン領域は入力パッド及び内部回
路の入力ゲートに接続して構成される半導体集積回路の
入力保護装置において、前記ｎＭＯＳトランジスタの電
極ゲートの上部には層間膜を介してゲート電極の少くと
も一部をおおう範囲に導電層が存在し、該導電層は前記
入力パッドと接続されていることを特徴とする半導体集
積回路の入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210335A JP2555890B2 (ja) | 1989-08-14 | 1989-08-14 | 半導体集積回路の入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210335A JP2555890B2 (ja) | 1989-08-14 | 1989-08-14 | 半導体集積回路の入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373567A true JPH0373567A (ja) | 1991-03-28 |
| JP2555890B2 JP2555890B2 (ja) | 1996-11-20 |
Family
ID=16587710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210335A Expired - Lifetime JP2555890B2 (ja) | 1989-08-14 | 1989-08-14 | 半導体集積回路の入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555890B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768201B1 (en) | 2003-02-17 | 2004-07-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2014058028A1 (ja) * | 2012-10-12 | 2014-04-17 | 富士電機株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690555A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1989
- 1989-08-14 JP JP1210335A patent/JP2555890B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690555A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768201B1 (en) | 2003-02-17 | 2004-07-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2014058028A1 (ja) * | 2012-10-12 | 2014-04-17 | 富士電機株式会社 | 半導体装置 |
| JPWO2014058028A1 (ja) * | 2012-10-12 | 2016-09-05 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555890B2 (ja) | 1996-11-20 |
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