JPS61264754A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61264754A JPS61264754A JP60106508A JP10650885A JPS61264754A JP S61264754 A JPS61264754 A JP S61264754A JP 60106508 A JP60106508 A JP 60106508A JP 10650885 A JP10650885 A JP 10650885A JP S61264754 A JPS61264754 A JP S61264754A
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- 230000015556 catabolic process Effects 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、0M08回路を用いた半導体集積回路装置
に関する。
に関する。
第5図は従来の0M08回路を示す断面図であり、図中
1はn形基板、2はこの基板1上に形成されたp形つェ
ル、3はこのウェル2上に形成されたn形拡散層、4は
基板1上に形成されたp形拡散層、5はこれらp形拡散
層4、基板l、ウェル2およびn形拡散層3によって形
成されるサイリ“スタ、6はp形波散層4をソース・ド
レインとするpチャネルトランジスタ(MOS FE
T)、7はn形拡散層3をソース・ドレインとするnチ
ャネルトランジスタ(MOS FET)である。
1はn形基板、2はこの基板1上に形成されたp形つェ
ル、3はこのウェル2上に形成されたn形拡散層、4は
基板1上に形成されたp形拡散層、5はこれらp形拡散
層4、基板l、ウェル2およびn形拡散層3によって形
成されるサイリ“スタ、6はp形波散層4をソース・ド
レインとするpチャネルトランジスタ(MOS FE
T)、7はn形拡散層3をソース・ドレインとするnチ
ャネルトランジスタ(MOS FET)である。
一般に0M08回路では、図示のようにpチャネルトラ
ンジスタは電源Vccに接続され、nチャネルトランジ
スタはGNDに接続される(接地される)。このためV
ceからGNDにかけてpnpnのサイリスタ5が形成
される。このようなサイリスク構造は、たとえ基板を・
p形にしてnウェルにpチャネルトランジスタを形成し
ても存在し、cM。
ンジスタは電源Vccに接続され、nチャネルトランジ
スタはGNDに接続される(接地される)。このためV
ceからGNDにかけてpnpnのサイリスタ5が形成
される。このようなサイリスク構造は、たとえ基板を・
p形にしてnウェルにpチャネルトランジスタを形成し
ても存在し、cM。
S回路には必ず存在するものである。
従来の0M08回路はこのように構成されているので、
電源Vec−GND間に正のサージ電圧が印加されると
、基板1とウェル2間が降伏し、サイリスタ5がターン
オンする。このため、電源V e c −GND間に電
流が流れ続け、ラッチアップ現象が発生する。この状態
になると電源を切らないかぎり電流が流れ続けるため、
熱的にあるいは過大電流によって回路を破壊に至らしめ
ることがある。
電源Vec−GND間に正のサージ電圧が印加されると
、基板1とウェル2間が降伏し、サイリスタ5がターン
オンする。このため、電源V e c −GND間に電
流が流れ続け、ラッチアップ現象が発生する。この状態
になると電源を切らないかぎり電流が流れ続けるため、
熱的にあるいは過大電流によって回路を破壊に至らしめ
ることがある。
この発明は、このような問題点を解決するためになされ
たもので、ラッチアップの発生を防止する保護回路を備
えた0M08回路からなる半導体集積回路装置を得るこ
とを目的とする。
たもので、ラッチアップの発生を防止する保護回路を備
えた0M08回路からなる半導体集積回路装置を得るこ
とを目的とする。
この発明に係る保護回路は、電源Vat−GND間にバ
イポーラトランジスタのコレクタとエミッタを接続し、
そのコレクタとベース間に所定の電圧以上で降伏するダ
イオード、ベースとエミッタ間に抵抗をそれぞれ接続し
たものである。抵抗は、上記ダイオードの降伏電流をバ
イポーラトランジスタのベース電流として供給できるだ
けの抵抗値を持った高抵抗とする。
イポーラトランジスタのコレクタとエミッタを接続し、
そのコレクタとベース間に所定の電圧以上で降伏するダ
イオード、ベースとエミッタ間に抵抗をそれぞれ接続し
たものである。抵抗は、上記ダイオードの降伏電流をバ
イポーラトランジスタのベース電流として供給できるだ
けの抵抗値を持った高抵抗とする。
この発明においては、電源にサージが入るとダイオード
が降伏し、その降伏電流によってバイポーラトランジス
タがオンするため、サージはこのバイポーラトランジス
タによってバイパスされ、0M08回路にラッチアップ
が発生することはなくなる。
が降伏し、その降伏電流によってバイポーラトランジス
タがオンするため、サージはこのバイポーラトランジス
タによってバイパスされ、0M08回路にラッチアップ
が発生することはなくなる。
第1図はこの発明の一実施例を示す回路図である。同図
において、6,7は第5図の従来回路におけると同様の
CMOSトランジスタを構成するpチャネルトランジス
タおよびnチャネルトランジスタである。8はnpn形
バイポーラトランジスタであり、そのコレクタは電源V
ccに、エミッタはGNDにそれぞれ接続されている。
において、6,7は第5図の従来回路におけると同様の
CMOSトランジスタを構成するpチャネルトランジス
タおよびnチャネルトランジスタである。8はnpn形
バイポーラトランジスタであり、そのコレクタは電源V
ccに、エミッタはGNDにそれぞれ接続されている。
9はどのバイポーラトランジスタのコレクタ・ベース間
に接続されたツェナーダイオードでsb、その降伏電圧
はnpn形トランジスタ8のコレクタ拳エミッタ間の降
伏電圧BVe鳶oよシ低い電圧が設定される。lOは上
記バイポーラトランジスタのベース・エミッタ間に接続
した抵抗であり、後述するように定電圧ダイオード9の
降伏電流がバイポーラトランジスタのベース電流として
供給されるように十分に高い抵抗値が設定しである。
に接続されたツェナーダイオードでsb、その降伏電圧
はnpn形トランジスタ8のコレクタ拳エミッタ間の降
伏電圧BVe鳶oよシ低い電圧が設定される。lOは上
記バイポーラトランジスタのベース・エミッタ間に接続
した抵抗であり、後述するように定電圧ダイオード9の
降伏電流がバイポーラトランジスタのベース電流として
供給されるように十分に高い抵抗値が設定しである。
このような回路は、具体的には第2図に示すように構成
することができる。すなわち、同図において、20Fi
n形シリコン基板、21はp形つェル、22は高濃度n
形拡散層、23は高濃度p形拡散層、24はシリコン酸
化膜からなるゲート絶縁膜、25はポリシリコンからな
るゲート電極である。すべてのp形拡散層23は基板2
oにボロンω)を注入することにより同時に形成される
。同様に全n形拡散層22Fi、ヒ素(As )を注入
することにより1回の拡散工程で形成される。このとき
、ボロンとヒ素の拡散係数の違いにょシ、他の拡散条件
を同じにした場合、ボロンを注入したp形拡散層23は
Asを注入したn形拡散層22よシも深くなる。このた
め、pチャネルトランジスタ6のソース・ドレイン拡散
と同時に形成したp形拡散層23中に、nチャネルトラ
ンジスタ7のソース・ドレイン拡散と同時にn形拡散層
22を形成すると、後者が前者に完全に含まれた構造が
得られる。このようにして形成されたダイオード9の降
伏電圧は、不純物濃度の関係で、pチャネルトランジス
タ6およびnチャネルトランジスタ7からなる0M08
回路の降伏電圧よりも低くすることができる。同様にn
pn形トランジスタ8は、基板20中に形成されたn形
拡散層22と基板20、p形波散層23およびこのp形
波散層23中に形成されたn形拡散層22から形成され
る。
することができる。すなわち、同図において、20Fi
n形シリコン基板、21はp形つェル、22は高濃度n
形拡散層、23は高濃度p形拡散層、24はシリコン酸
化膜からなるゲート絶縁膜、25はポリシリコンからな
るゲート電極である。すべてのp形拡散層23は基板2
oにボロンω)を注入することにより同時に形成される
。同様に全n形拡散層22Fi、ヒ素(As )を注入
することにより1回の拡散工程で形成される。このとき
、ボロンとヒ素の拡散係数の違いにょシ、他の拡散条件
を同じにした場合、ボロンを注入したp形拡散層23は
Asを注入したn形拡散層22よシも深くなる。このた
め、pチャネルトランジスタ6のソース・ドレイン拡散
と同時に形成したp形拡散層23中に、nチャネルトラ
ンジスタ7のソース・ドレイン拡散と同時にn形拡散層
22を形成すると、後者が前者に完全に含まれた構造が
得られる。このようにして形成されたダイオード9の降
伏電圧は、不純物濃度の関係で、pチャネルトランジス
タ6およびnチャネルトランジスタ7からなる0M08
回路の降伏電圧よりも低くすることができる。同様にn
pn形トランジスタ8は、基板20中に形成されたn形
拡散層22と基板20、p形波散層23およびこのp形
波散層23中に形成されたn形拡散層22から形成され
る。
また抵抗10はp形波散層23からなる。
上記構成において、ツェナーダイオード9は例えば電源
電圧の1割増し程度の十分に低い電圧で降伏する素子を
用いるため、電源に入った正のサージは必ずツェナーダ
イオード9を降伏させ、抵抗10を通って電流が流れる
。ツェナーダイオードは降伏状態ではその両端にかかる
電圧はほぼ一定であるため、サージ電圧からツェナー降
伏電圧を引いた電圧が抵抗10およびトランジスタ8の
ベース轡エミッタ間に印加される。この電圧はサージ電
圧の大きさを考えると、トランジスタのペース・エミッ
タ間のオン電圧0.8v以上あゐことは確実であシ、し
たがってトランジスタ8はオンする。トランジスタ8は
バイポーラ形であるため、MOS形に比べ電流駆動能力
にすぐれている。このため、電源に入ったサージはトラ
ンジスタ8を通じて流れ、CMOSの内部ゲートをラッ
チアップ発生から防止する。なお、このバイポーラトラ
ンジスタ8は比較的小さな面積で良く、半導体基板面積
の増大は少ない。
電圧の1割増し程度の十分に低い電圧で降伏する素子を
用いるため、電源に入った正のサージは必ずツェナーダ
イオード9を降伏させ、抵抗10を通って電流が流れる
。ツェナーダイオードは降伏状態ではその両端にかかる
電圧はほぼ一定であるため、サージ電圧からツェナー降
伏電圧を引いた電圧が抵抗10およびトランジスタ8の
ベース轡エミッタ間に印加される。この電圧はサージ電
圧の大きさを考えると、トランジスタのペース・エミッ
タ間のオン電圧0.8v以上あゐことは確実であシ、し
たがってトランジスタ8はオンする。トランジスタ8は
バイポーラ形であるため、MOS形に比べ電流駆動能力
にすぐれている。このため、電源に入ったサージはトラ
ンジスタ8を通じて流れ、CMOSの内部ゲートをラッ
チアップ発生から防止する。なお、このバイポーラトラ
ンジスタ8は比較的小さな面積で良く、半導体基板面積
の増大は少ない。
また、サージがなくなるとダイオード9はオフするから
バイポーラトランジスタ8もオフし、正常な電源電圧を
0M08回路に供給することができる。
バイポーラトランジスタ8もオフし、正常な電源電圧を
0M08回路に供給することができる。
以上、バイポーラトランジスタを1個使用した例につい
て説明したが、ダーリントン接続された2個以上のバイ
ポーラトランジスタを用いても良い。この場合には、ト
ランジスタの電流駆動能力はよシ大きくなるため、サー
ジを吸収する時間が短くなシ、さらに保護特性が良くな
る。第3図に、2個のnpn形バイポーラトランジスタ
81.82を用いた場合の回路を示す。第4図はその具
体的な構成例を示す断面図である。いずれ4cMos回
路本体を構成するpチャネルトランジスタおよびnチャ
ネルトランジスタ7の部分は省略して保護回路部分のみ
示しであるが、省略部分は第1図および第2図と同様で
ある。
て説明したが、ダーリントン接続された2個以上のバイ
ポーラトランジスタを用いても良い。この場合には、ト
ランジスタの電流駆動能力はよシ大きくなるため、サー
ジを吸収する時間が短くなシ、さらに保護特性が良くな
る。第3図に、2個のnpn形バイポーラトランジスタ
81.82を用いた場合の回路を示す。第4図はその具
体的な構成例を示す断面図である。いずれ4cMos回
路本体を構成するpチャネルトランジスタおよびnチャ
ネルトランジスタ7の部分は省略して保護回路部分のみ
示しであるが、省略部分は第1図および第2図と同様で
ある。
また、上述した実施例では抵抗10を、基板20に当該
基板と反対導電形の不純物を注入してなる拡散層で構成
したが、MOSトランジスタのゲート電極と同じポリシ
リコン等を用いてもよい。
基板と反対導電形の不純物を注入してなる拡散層で構成
したが、MOSトランジスタのゲート電極と同じポリシ
リコン等を用いてもよい。
以上説明したように、この発明によれば、CMOS回路
の電源にバイポーラトランジスタ、ダイオードおよび抵
抗からなる保護回路を付加したため、0M08回路のラ
ッチアップを防止することができる。
の電源にバイポーラトランジスタ、ダイオードおよび抵
抗からなる保護回路を付加したため、0M08回路のラ
ッチアップを防止することができる。
第1図はこの発明の一実施例を示す回路図、第2図はそ
の具体的な構成例を示す断面図、第3図はこの発明の他
の実施例を示す回路図、第4図はその具体的な構成例を
示す断面図、第5図は従来例を示す断面図である。 6・・・・pチャネルトランジスタ、7・・Φ−nチャ
ネルトランジスタ、8.・81.82−@・・npn形
バイポーラトランジスタ、9−・・・ツェナーダイオー
ド、lO・・・Φ抵抗、20・・・・態形シリコン基板
、21・―・・p形つェル、22・・・・態形拡散層、
23・・・・p形拡散層、24・・・・ゲート絶縁膜、
25・・・・ゲート電極。
の具体的な構成例を示す断面図、第3図はこの発明の他
の実施例を示す回路図、第4図はその具体的な構成例を
示す断面図、第5図は従来例を示す断面図である。 6・・・・pチャネルトランジスタ、7・・Φ−nチャ
ネルトランジスタ、8.・81.82−@・・npn形
バイポーラトランジスタ、9−・・・ツェナーダイオー
ド、lO・・・Φ抵抗、20・・・・態形シリコン基板
、21・―・・p形つェル、22・・・・態形拡散層、
23・・・・p形拡散層、24・・・・ゲート絶縁膜、
25・・・・ゲート電極。
Claims (5)
- (1)半導体基板上にp形MOSFETとn形MOSF
ETとによつて構成されたCMOS形論理ゲートを有す
る半導体集積回路装置において、コレクタを電源に接続
しエミッタを接地したnpn形バイポーラトランジスタ
を有し、このnpn形バイポーラトランジスタのベース
とエミッタ間に高抵抗を接続しかつベースとコレクタ間
に降伏電圧が前記CMOS形論理ゲートおよびnpn形
バイポーラトランジスタの降伏電圧よりも小なるダイオ
ードを接続したことを特徴とする半導体集積回路装置。 - (2)ダイオードが、p形MOSFETのソースドレイ
ン拡散工程と同一の拡散工程で形成されたp形拡散層と
、このp形拡散層中にn形MOSFETのソースドレイ
ン拡散工程と同一の拡散工程で形成されたn形拡散層と
からなることを特徴とする特許請求の範囲第1項記載の
半導体集積回路装置。 - (3)トランジスタが、ダーリントン接続された2個以
上のnpn形バイポーラトランジスタであることを特徴
とする特許請求の範囲第1項記載の半導体集積回路装置
。 - (4)高抵抗が、半導体基板と反対の導電形を有する拡
散層からなることを特徴とする特許請求の範囲第1項記
載の半導体集積回路装置。 - (5)高抵抗が、MOSFETのゲート電極と同一の材
質からなることを特徴とする特許請求の範囲第1項記載
の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60106508A JPS61264754A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60106508A JPS61264754A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61264754A true JPS61264754A (ja) | 1986-11-22 |
Family
ID=14435366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60106508A Pending JPS61264754A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61264754A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5341005A (en) * | 1991-09-12 | 1994-08-23 | Sgs-Thomson Microelectronics S.R.L. | Structure for protecting an integrated circuit from electrostatic discharges |
JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
JP2010232572A (ja) * | 2009-03-30 | 2010-10-14 | New Japan Radio Co Ltd | 半導体静電保護装置 |
JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
-
1985
- 1985-05-17 JP JP60106508A patent/JPS61264754A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5341005A (en) * | 1991-09-12 | 1994-08-23 | Sgs-Thomson Microelectronics S.R.L. | Structure for protecting an integrated circuit from electrostatic discharges |
JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
JP2010232572A (ja) * | 2009-03-30 | 2010-10-14 | New Japan Radio Co Ltd | 半導体静電保護装置 |
JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
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