JP2741797B2 - Ｃｍｏｓ半導体集積回路装置 - Google Patents
Ｃｍｏｓ半導体集積回路装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ構造の半導体
集積回路装置に関する。
集積回路装置に関する。
【０００２】
【従来の技術】図４は従来のＣＭＯＳ半導体集積回路装
置の出力回路を示す断面説明図である。同図に示すよう
に、所定の導電型の半導体基板（図示せず）上にＮ型半
導体領域１とＰ型半導体領域２とが形成される。このＮ
型半導体領域１の表面に高濃度なＰ型の不純物を含んだ
Ｐ型拡散領域３ａ，３ｂが選択的に形成される。これら
のＰ型拡散領域３ａ，３ｂ間のＮ型半導体領域１上に絶
縁膜（図示せず）を介してゲート電極５が形成される。
そして、これらの構成要素１，３ａ，３ｂ及び５により
ＰＭＯＳトランジスタＱ１が形成される。
置の出力回路を示す断面説明図である。同図に示すよう
に、所定の導電型の半導体基板（図示せず）上にＮ型半
導体領域１とＰ型半導体領域２とが形成される。このＮ
型半導体領域１の表面に高濃度なＰ型の不純物を含んだ
Ｐ型拡散領域３ａ，３ｂが選択的に形成される。これら
のＰ型拡散領域３ａ，３ｂ間のＮ型半導体領域１上に絶
縁膜（図示せず）を介してゲート電極５が形成される。
そして、これらの構成要素１，３ａ，３ｂ及び５により
ＰＭＯＳトランジスタＱ１が形成される。
【０００３】一方、Ｐ型半導体領域２の表面に高濃度な
Ｎ型の不純物を含んだＮ型拡散領域５ａ，５ｂが選択的
に形成される。これらのＰ型拡散領域５ａ，５ｂ間のＰ
型半導体領域２上に絶縁膜（図示せず）を介してゲート
電極６が形成される。そして、これらの構成要素２，５
ａ，５ｂ及び６によりＮＭＯＳトランジスタＱ２が形成
される。
Ｎ型の不純物を含んだＮ型拡散領域５ａ，５ｂが選択的
に形成される。これらのＰ型拡散領域５ａ，５ｂ間のＰ
型半導体領域２上に絶縁膜（図示せず）を介してゲート
電極６が形成される。そして、これらの構成要素２，５
ａ，５ｂ及び６によりＮＭＯＳトランジスタＱ２が形成
される。
【０００４】Ｎ型半導体領域１の表面に高濃度なＮ型の
不純物を含んだＮ型拡散領域７がＰＭＯＳトランジスタ
Ｑ１の周囲をリング状に囲んで形成され、Ｐ型半導体領
域２の表面に高濃度なＰ型の不純物を含んだＰ型拡散領
域８がＮＭＯＳトランジスタＱ２の周囲をリング状に囲
んで形成される。また、Ｎ型半導体領域１の周囲を囲む
ように、Ｎ型半導体領域１とＰ型半導体領域２との界面
における表面上に高濃度なＰ型の不純物を含んだＰ型拡
散領域９が形成される。
不純物を含んだＮ型拡散領域７がＰＭＯＳトランジスタ
Ｑ１の周囲をリング状に囲んで形成され、Ｐ型半導体領
域２の表面に高濃度なＰ型の不純物を含んだＰ型拡散領
域８がＮＭＯＳトランジスタＱ２の周囲をリング状に囲
んで形成される。また、Ｎ型半導体領域１の周囲を囲む
ように、Ｎ型半導体領域１とＰ型半導体領域２との界面
における表面上に高濃度なＰ型の不純物を含んだＰ型拡
散領域９が形成される。
【０００５】そして、ＰＭＯＳトランジスタＱ１のドレ
イン領域であるＰ型拡散領域３ｂとＮＭＯＳトランジス
タＱ２のドレイン領域であるＮ型拡散領域５ａとが出力
線１０を介して電気的に接続される。また、Ｐ型拡散領
域３ａ及びＮ型拡散領域７が電源ＶCCに電気的に接続さ
れ、Ｎ型拡散領域５ｂ，Ｐ型拡散領域８及びＰ型拡散領
域９が接地される。
イン領域であるＰ型拡散領域３ｂとＮＭＯＳトランジス
タＱ２のドレイン領域であるＮ型拡散領域５ａとが出力
線１０を介して電気的に接続される。また、Ｐ型拡散領
域３ａ及びＮ型拡散領域７が電源ＶCCに電気的に接続さ
れ、Ｎ型拡散領域５ｂ，Ｐ型拡散領域８及びＰ型拡散領
域９が接地される。
【０００６】このような構成において、ゲート電極４及
び６双方に同一の入力信号を与える。入力信号がＨ（Ｖ
CC）のとき、ＰＭＯＳトランジスタＱ１がオフし、ＮＭ
ＯＳトランジスタＱ２がオンすることにより、出力線１
０の電位はＬ（接地レベル）となる。一方、入力信号が
Ｌのとき、ＰＭＯＳトランジスタＱ１がオンし、ＮＭＯ
ＳトランジスタＱ２がオフすることにより、出力線１０
の電位はＨとなる。すなわち、ゲート電極４及び６を共
通入力部とし、出力線１０を出力部としたＣＭＯＳイン
バータ回路が実現する。
び６双方に同一の入力信号を与える。入力信号がＨ（Ｖ
CC）のとき、ＰＭＯＳトランジスタＱ１がオフし、ＮＭ
ＯＳトランジスタＱ２がオンすることにより、出力線１
０の電位はＬ（接地レベル）となる。一方、入力信号が
Ｌのとき、ＰＭＯＳトランジスタＱ１がオンし、ＮＭＯ
ＳトランジスタＱ２がオフすることにより、出力線１０
の電位はＨとなる。すなわち、ゲート電極４及び６を共
通入力部とし、出力線１０を出力部としたＣＭＯＳイン
バータ回路が実現する。
【０００７】図５は図４で示したＣＭＯＳ半導体集積回
路装置における寄生素子による回路構成を示す等価回路
図である。同図において、Ｔ１が、ＰＭＯＳトランジス
タＱ１のソース領域であるＰ拡散領域３ａをエミッタ、
Ｎ型半導体領域１をベース、Ｐ型半導体領域２をコレク
タとしたＰＮＰ寄生バイポーラトランジスタである。一
方、Ｔ２は、ＮＭＯＳトランジスタＱ２のソース領域で
あるＮ拡散領域５ｂをエミッタ、Ｐ型半導体領域２をベ
ース、Ｎ型半導体領域１をコレクタとしたＮＰＮ寄生バ
イポーラトランジスタである。
路装置における寄生素子による回路構成を示す等価回路
図である。同図において、Ｔ１が、ＰＭＯＳトランジス
タＱ１のソース領域であるＰ拡散領域３ａをエミッタ、
Ｎ型半導体領域１をベース、Ｐ型半導体領域２をコレク
タとしたＰＮＰ寄生バイポーラトランジスタである。一
方、Ｔ２は、ＮＭＯＳトランジスタＱ２のソース領域で
あるＮ拡散領域５ｂをエミッタ、Ｐ型半導体領域２をベ
ース、Ｎ型半導体領域１をコレクタとしたＮＰＮ寄生バ
イポーラトランジスタである。
【０００８】これらの寄生バイポーラトランジスタＴ
１，Ｔ２において、バイポーラトランジスタＴ１のエミ
ッタとベースとの間、バイポーラトランジスタＴ１のコ
レクタとバイポーラトランジスタＴ２のベースとの間及
びバイポーラトランジスタＴ２のベースとエミッタとの
間にはそれぞれ寄生抵抗Ｒ１，Ｒ２及びＲ３が介挿され
る。
１，Ｔ２において、バイポーラトランジスタＴ１のエミ
ッタとベースとの間、バイポーラトランジスタＴ１のコ
レクタとバイポーラトランジスタＴ２のベースとの間及
びバイポーラトランジスタＴ２のベースとエミッタとの
間にはそれぞれ寄生抵抗Ｒ１，Ｒ２及びＲ３が介挿され
る。
【０００９】通常、図４に示すように、寄生ＰＮＰバイ
ポーラトランジスタＴ１のベース，エミッタは同電位に
設定されているため動作状態にならない。しかしなが
ら、寄生ＰＮＰバイポーラトランジスタＴ１のベース，
コレクタ間がブレークダウンする等により、トリガ電流
が寄生抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトラ
ンジスタＴ２に十分なベース電流が供給されるため、寄
生ＮＰＮバイポーラトランジスタＴ２が動作状態とな
る。これに伴い、寄生ＰＮＰバイポーラトランジスタＴ
１のベース，エミッタ間に電位差が生じ、寄生ＰＮＰバ
イポーラトランジスタＴ１にベース電流が流れると寄生
バイポーラトランジスタＴ１も動作する。その結果、寄
生バイポーラトランジスタＴ１及びＴ２に正帰還が加わ
るため、寄生バイポーラトランジスタＴ１及びＴ２から
なるサイリスタが動作状態となりラッチアップ現象が生
じる。
ポーラトランジスタＴ１のベース，エミッタは同電位に
設定されているため動作状態にならない。しかしなが
ら、寄生ＰＮＰバイポーラトランジスタＴ１のベース，
コレクタ間がブレークダウンする等により、トリガ電流
が寄生抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトラ
ンジスタＴ２に十分なベース電流が供給されるため、寄
生ＮＰＮバイポーラトランジスタＴ２が動作状態とな
る。これに伴い、寄生ＰＮＰバイポーラトランジスタＴ
１のベース，エミッタ間に電位差が生じ、寄生ＰＮＰバ
イポーラトランジスタＴ１にベース電流が流れると寄生
バイポーラトランジスタＴ１も動作する。その結果、寄
生バイポーラトランジスタＴ１及びＴ２に正帰還が加わ
るため、寄生バイポーラトランジスタＴ１及びＴ２から
なるサイリスタが動作状態となりラッチアップ現象が生
じる。
【００１０】このようなラッチアップ現象が生じないよ
うに、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジス
タＱ２とを十分に距離をおいて形成することにより寄生
抵抗Ｒ２の増大及び寄生バイポーラトランジスタＴ１，
Ｔ２のベース幅の拡張を図ったり、ＰＭＯＳトランジス
タＱ１，ＮＭＯＳトランジスタＱ２の周囲にガードリン
グ（Ｎ型拡散領域７及びＰ型拡散領域９），Ｐ型拡散領
域８をそれぞれ設け、このガードリングの存在により、
トリガ電流の大部分を吸い出したりしている。
うに、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジス
タＱ２とを十分に距離をおいて形成することにより寄生
抵抗Ｒ２の増大及び寄生バイポーラトランジスタＴ１，
Ｔ２のベース幅の拡張を図ったり、ＰＭＯＳトランジス
タＱ１，ＮＭＯＳトランジスタＱ２の周囲にガードリン
グ（Ｎ型拡散領域７及びＰ型拡散領域９），Ｐ型拡散領
域８をそれぞれ設け、このガードリングの存在により、
トリガ電流の大部分を吸い出したりしている。
【００１１】
【発明が解決しようとする課題】従来のＣＭＯＳ半導体
集積回路装置は以上のように構成されており、ラッチア
ップ現象の抑制のため、その構造上に様々な工夫がなさ
れている。しかしながら、上記した構造によっても完全
にラッチアップを生じなくするには至らなかった。
集積回路装置は以上のように構成されており、ラッチア
ップ現象の抑制のため、その構造上に様々な工夫がなさ
れている。しかしながら、上記した構造によっても完全
にラッチアップを生じなくするには至らなかった。
【００１２】また、ラッチアップ抑制の有効な手段とし
て、大電流を検出する等によりラッチアップ現象の発生
を検知すると、ラッチアップ現象にかかわる電源電圧を
カットする回路を組み込む手段が挙げられるが、そのた
めに特別な回路を付加する分回路構成が複雑になるとい
う問題点があった。
て、大電流を検出する等によりラッチアップ現象の発生
を検知すると、ラッチアップ現象にかかわる電源電圧を
カットする回路を組み込む手段が挙げられるが、そのた
めに特別な回路を付加する分回路構成が複雑になるとい
う問題点があった。
【００１３】この発明は上記問題点を解決するためにな
されたもので、特別な回路を付加することなくラッチア
ップ耐性の優れた構造のＣＭＯＳ半導体集積回路装置を
得ることを目的とする。
されたもので、特別な回路を付加することなくラッチア
ップ耐性の優れた構造のＣＭＯＳ半導体集積回路装置を
得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明にかかる請求項
１記載のＣＭＯＳ半導体集積回路装置は、半導体基板の
表面にトランジスタ形成領域とこのトランジスタ形成領
域の全周を囲う周辺領域とを有するＮ型半導体領域と、
前記半導体基板の表面にトランジスタ形成領域とこのト
ランジスタ形成領域の周囲を囲う周辺領域とを有し、前
記Ｎ型半導体領域と近接するＰ型半導体領域と、前記Ｎ
型半導体領域のトランジスタ形成領域に形成されたＰＭ
ＯＳトランジスタと、前記Ｐ型半導体領域のトランジス
タ形成領域に形成され、高電源電位ノードと低電源電位
ノードとの間に上記ＰＭＯＳトランジスタと直列接続さ
れてＣＭＯＳインバータ回路からなる出力回路を構成す
るＮＭＯＳトランジスタと、前記Ｎ型半導体領域の周辺
領域に、前記Ｎ型半導体領域のトランジスタ領域の周囲
をリング状に囲んで形成され、前記高電源電位ノードに
電気的に接続されるＮ型拡散領域と、前記Ｎ型半導体領
域の周辺領域に、前記Ｎ型半導体領域のトランジスタ領
域と前記Ｐ型半導体領域のトランジスタ形成領域との間
に位置し、且つ、前記Ｎ型拡散領域と前記Ｎ型半導体領
域のトランジスタ領域との間に位置して形成され、前記
低電源電位ノードに電気的に接続されるＰ型拡散領域と
を備えている。
１記載のＣＭＯＳ半導体集積回路装置は、半導体基板の
表面にトランジスタ形成領域とこのトランジスタ形成領
域の全周を囲う周辺領域とを有するＮ型半導体領域と、
前記半導体基板の表面にトランジスタ形成領域とこのト
ランジスタ形成領域の周囲を囲う周辺領域とを有し、前
記Ｎ型半導体領域と近接するＰ型半導体領域と、前記Ｎ
型半導体領域のトランジスタ形成領域に形成されたＰＭ
ＯＳトランジスタと、前記Ｐ型半導体領域のトランジス
タ形成領域に形成され、高電源電位ノードと低電源電位
ノードとの間に上記ＰＭＯＳトランジスタと直列接続さ
れてＣＭＯＳインバータ回路からなる出力回路を構成す
るＮＭＯＳトランジスタと、前記Ｎ型半導体領域の周辺
領域に、前記Ｎ型半導体領域のトランジスタ領域の周囲
をリング状に囲んで形成され、前記高電源電位ノードに
電気的に接続されるＮ型拡散領域と、前記Ｎ型半導体領
域の周辺領域に、前記Ｎ型半導体領域のトランジスタ領
域と前記Ｐ型半導体領域のトランジスタ形成領域との間
に位置し、且つ、前記Ｎ型拡散領域と前記Ｎ型半導体領
域のトランジスタ領域との間に位置して形成され、前記
低電源電位ノードに電気的に接続されるＰ型拡散領域と
を備えている。
【００１５】この発明にかかる請求項２記載のＣＭＯＳ
半導体集積回路装置は、半導体基板の表面にトランジス
タ形成領域とこのトランジスタ形成領域の全周を囲う周
辺領域とを有するＮ型半導体領域と、前記半導体基板の
表面にトランジスタ形成領域とこのトランジスタ形成領
域の周囲を囲う周辺領域とを有し、前記Ｎ型半導体領域
と近接するＰ型半導体領域と、前記Ｎ型半導体領域のト
ランジスタ形成領域に形成されたＰＭＯＳトランジスタ
と、前記Ｐ型半導体領域のトランジスタ形成領域に形成
され、高電源電位ノードと低電源電位ノードとの間に上
記ＰＭＯＳトランジスタと直列接続されてＣＭＯＳイン
バータ回路からなる出力回路を構成するＮＭＯＳトラン
ジスタと、前記Ｎ型半導体領域の周辺領域に、前記Ｎ型
半導体領域のトランジスタ領域の周囲をリング状に囲ん
で形成され、前記高電源電位ノードに電気的に接続され
るＮ型拡散領域と、前記Ｎ型半導体領域の周辺領域に、
前記Ｎ型拡散領域と前記Ｎ型半導体領域のトランジスタ
領域との間に位置し、前記Ｎ型半導体領域のトランジス
タ領域の周囲をリング状に囲んで形成され、前記低電源
電位ノードに電気的に接続されるＰ型拡散領域とを備え
て構成される。
半導体集積回路装置は、半導体基板の表面にトランジス
タ形成領域とこのトランジスタ形成領域の全周を囲う周
辺領域とを有するＮ型半導体領域と、前記半導体基板の
表面にトランジスタ形成領域とこのトランジスタ形成領
域の周囲を囲う周辺領域とを有し、前記Ｎ型半導体領域
と近接するＰ型半導体領域と、前記Ｎ型半導体領域のト
ランジスタ形成領域に形成されたＰＭＯＳトランジスタ
と、前記Ｐ型半導体領域のトランジスタ形成領域に形成
され、高電源電位ノードと低電源電位ノードとの間に上
記ＰＭＯＳトランジスタと直列接続されてＣＭＯＳイン
バータ回路からなる出力回路を構成するＮＭＯＳトラン
ジスタと、前記Ｎ型半導体領域の周辺領域に、前記Ｎ型
半導体領域のトランジスタ領域の周囲をリング状に囲ん
で形成され、前記高電源電位ノードに電気的に接続され
るＮ型拡散領域と、前記Ｎ型半導体領域の周辺領域に、
前記Ｎ型拡散領域と前記Ｎ型半導体領域のトランジスタ
領域との間に位置し、前記Ｎ型半導体領域のトランジス
タ領域の周囲をリング状に囲んで形成され、前記低電源
電位ノードに電気的に接続されるＰ型拡散領域とを備え
て構成される。
【００１６】
【作用】請求項１及び請求項２記載の本願発明におい
て、ＰＭＯＳトランジスタのソース領域、Ｎ型半導体領
域及びＰ型半導体領域により第１の寄生ＰＮＰバイポー
ラトランジスタが形成され、ＰＭＯＳトランジスタのソ
ース領域、Ｎ型半導体領域及びＰ型拡散領域からなる第
２の寄生ＰＮＰバイポーラトランジスタが形成される。
て、ＰＭＯＳトランジスタのソース領域、Ｎ型半導体領
域及びＰ型半導体領域により第１の寄生ＰＮＰバイポー
ラトランジスタが形成され、ＰＭＯＳトランジスタのソ
ース領域、Ｎ型半導体領域及びＰ型拡散領域からなる第
２の寄生ＰＮＰバイポーラトランジスタが形成される。
【００１７】Ｐ型拡散領域は、Ｎ型半導体領域のトラン
ジスタ領域とＰ型半導体領域のトランジスタ形成領域と
の間に位置するため、第２の寄生バイポーラトランジス
タは、第１の寄生ＰＮＰバイポーラトランジスタよりベ
ース幅が狭いため、その電流増幅率は第１の寄生ＰＮＰ
バイポーラトランジスタよりも大きい。
ジスタ領域とＰ型半導体領域のトランジスタ形成領域と
の間に位置するため、第２の寄生バイポーラトランジス
タは、第１の寄生ＰＮＰバイポーラトランジスタよりベ
ース幅が狭いため、その電流増幅率は第１の寄生ＰＮＰ
バイポーラトランジスタよりも大きい。
【００１８】したがって、ベースとエミッタを共有して
いる第１及び第２の寄生ＰＮＰバイポーラトランジスタ
は、同時に動作状態となるが、ＰＭＯＳトランジスタの
ソース領域から供給される電流の大半は第２の寄生ＰＮ
Ｐバイポーラトランジスタを介して最低電位側に流れ
る。
いる第１及び第２の寄生ＰＮＰバイポーラトランジスタ
は、同時に動作状態となるが、ＰＭＯＳトランジスタの
ソース領域から供給される電流の大半は第２の寄生ＰＮ
Ｐバイポーラトランジスタを介して最低電位側に流れ
る。
【００１９】
【実施例】図１はこの発明の第１の実施例であるＣＭＯ
Ｓ半導体集積回路装置の出力回路の構成を示す断面説明
図及びその等価回路図である。同図に示すように、Ｎ型
半導体領域１の表面において、ＰＭＯＳトランジスタＱ
１のドレイン領域であるＰ型拡散領域３ｂとガードリン
グであるＮ型拡散領域７との間にＰ型拡散領域２０を設
けている。そして、このＰ型拡散領域２０は、接地レベ
ルに固定されている。
Ｓ半導体集積回路装置の出力回路の構成を示す断面説明
図及びその等価回路図である。同図に示すように、Ｎ型
半導体領域１の表面において、ＰＭＯＳトランジスタＱ
１のドレイン領域であるＰ型拡散領域３ｂとガードリン
グであるＮ型拡散領域７との間にＰ型拡散領域２０を設
けている。そして、このＰ型拡散領域２０は、接地レベ
ルに固定されている。
【００２０】したがって、図２の等価回路図に示すよう
に、ＰＭＯＳトランジスタＱ１のソース領域であるＰ拡
散領域３ａをエミッタ、Ｎ型半導体領域１をベース、Ｐ
型半導体領域２をコレクタとした寄生ＰＮＰバイポーラ
トランジスタＴ１に加えＰ拡散領域３ａをエミッタ、Ｎ
型半導体領域１をベース、Ｐ型拡散領域２０をコレクタ
とした寄生ＰＮＰバイポーラトランジスタＴ３がさらに
形成され、これらの寄生ＰＮＰバイポーラトランジスタ
Ｔ１，Ｔ３により、寄生マルチコレクタＰＮＰバイポー
ラトランジスタＴ１３が形成される。
に、ＰＭＯＳトランジスタＱ１のソース領域であるＰ拡
散領域３ａをエミッタ、Ｎ型半導体領域１をベース、Ｐ
型半導体領域２をコレクタとした寄生ＰＮＰバイポーラ
トランジスタＴ１に加えＰ拡散領域３ａをエミッタ、Ｎ
型半導体領域１をベース、Ｐ型拡散領域２０をコレクタ
とした寄生ＰＮＰバイポーラトランジスタＴ３がさらに
形成され、これらの寄生ＰＮＰバイポーラトランジスタ
Ｔ１，Ｔ３により、寄生マルチコレクタＰＮＰバイポー
ラトランジスタＴ１３が形成される。
【００２１】このとき、Ｐ型拡散領域２０はＰ型半導体
領域２に比べ、Ｐ型拡散領域３ａからの距離が短いた
め、寄生ＰＮＰバイポーラトランジスタＴ３のベース幅
は、寄生ＰＮＰバイポーラトランジスタＴ１のベース幅
よりも狭い。したがって、寄生ＰＮＰバイポーラトラン
ジスタＴ３の電流増幅率ｈFEは寄生ＰＮＰバイポーラト
ランジスタＴ１の電流増幅率ｈFEよりも大きい。
領域２に比べ、Ｐ型拡散領域３ａからの距離が短いた
め、寄生ＰＮＰバイポーラトランジスタＴ３のベース幅
は、寄生ＰＮＰバイポーラトランジスタＴ１のベース幅
よりも狭い。したがって、寄生ＰＮＰバイポーラトラン
ジスタＴ３の電流増幅率ｈFEは寄生ＰＮＰバイポーラト
ランジスタＴ１の電流増幅率ｈFEよりも大きい。
【００２２】なお、他の構成は図４及び図５で示した従
来例と同様であるため説明は省略する。
来例と同様であるため説明は省略する。
【００２３】このような構成において、寄生ＰＮＰバイ
ポーラトランジスタＴ１あるいはＴ３のベース，コレク
タ間でブレークダウンする等により、トリガ電流が寄生
抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトランジス
タＴ２に十分なベース電流が供給されるため、寄生ＮＰ
ＮバイポーラトランジスタＴ２が動作状態となる。これ
に伴い、寄生マルチコレクタＰＮＰバイポーラトランジ
スタＴ１３のベース，エミッタ間に電位差が生じ、寄生
マルチコレクタＰＮＰバイポーラトランジスタＴ１３に
ベース電流が流れる。
ポーラトランジスタＴ１あるいはＴ３のベース，コレク
タ間でブレークダウンする等により、トリガ電流が寄生
抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトランジス
タＴ２に十分なベース電流が供給されるため、寄生ＮＰ
ＮバイポーラトランジスタＴ２が動作状態となる。これ
に伴い、寄生マルチコレクタＰＮＰバイポーラトランジ
スタＴ１３のベース，エミッタ間に電位差が生じ、寄生
マルチコレクタＰＮＰバイポーラトランジスタＴ１３に
ベース電流が流れる。
【００２４】このとき、寄生ＰＮＰバイポーラトランジ
スタＴ３の方が寄生ＰＮＰバイポーラトランジスタＴ１
より電流増幅率ｈFEが大きいため、ＰＭＯＳトランジス
タＱ１のソース領域３ａを介して供給される電源ＶCCか
らの電荷の大半は、寄生バイポーラトランジスタＴ３を
介して接地レベルに放出されるため、寄生ＮＰＮバイポ
ーラトランジスタＴ２にベース電流が供給されず、寄生
ＮＰＮバイポーラトランジスタＴ２は動作しなくなる。
したがって、寄生バイポーラトランジスタＴ１及びＴ２
に生帰還は加わらないため、寄生バイポーラトランジス
タＴ１及びＴ２からなるサイリスタが動作状態となら
ず、ラッチアップ現象が生じない。
スタＴ３の方が寄生ＰＮＰバイポーラトランジスタＴ１
より電流増幅率ｈFEが大きいため、ＰＭＯＳトランジス
タＱ１のソース領域３ａを介して供給される電源ＶCCか
らの電荷の大半は、寄生バイポーラトランジスタＴ３を
介して接地レベルに放出されるため、寄生ＮＰＮバイポ
ーラトランジスタＴ２にベース電流が供給されず、寄生
ＮＰＮバイポーラトランジスタＴ２は動作しなくなる。
したがって、寄生バイポーラトランジスタＴ１及びＴ２
に生帰還は加わらないため、寄生バイポーラトランジス
タＴ１及びＴ２からなるサイリスタが動作状態となら
ず、ラッチアップ現象が生じない。
【００２５】このように、従来のラッチアップを抑止す
る構造に加え、Ｎ型半導体領域１の表面に、接地レベル
に電位固定されたＰ型拡散領域２０を設け、寄生ＰＮＰ
バイポーラトランジスタＴ１とベース，エミッタを共有
し、かつ寄生ＰＮＰバイポーラトランジスタＴ１よりも
電流増幅率ｈFEの大きい寄生ＰＮＰバイポーラトランジ
スタＴ３を設けることにより、ラッチアップを抑止効果
をより一層向上させることができる。
る構造に加え、Ｎ型半導体領域１の表面に、接地レベル
に電位固定されたＰ型拡散領域２０を設け、寄生ＰＮＰ
バイポーラトランジスタＴ１とベース，エミッタを共有
し、かつ寄生ＰＮＰバイポーラトランジスタＴ１よりも
電流増幅率ｈFEの大きい寄生ＰＮＰバイポーラトランジ
スタＴ３を設けることにより、ラッチアップを抑止効果
をより一層向上させることができる。
【００２６】図３はこの発明の第２の実施例であるＣＭ
ＯＳ半導体集積回路装置の構成を示す断面説明図であ
る。同図に示すように、ＰＭＯＳトランジスタＱ１の周
囲を覆うようにリング状にＰ型拡散領域２０を設けてい
る。他の構成は図１で示した第１の実施例と同様であ
る。
ＯＳ半導体集積回路装置の構成を示す断面説明図であ
る。同図に示すように、ＰＭＯＳトランジスタＱ１の周
囲を覆うようにリング状にＰ型拡散領域２０を設けてい
る。他の構成は図１で示した第１の実施例と同様であ
る。
【００２７】第２の実施例の構成も、Ｐ拡散領域３ａを
エミッタ、Ｎ型半導体領域１をベース、Ｐ型拡散領域２
０をコレクタとした寄生ＰＮＰバイポーラトランジスタ
Ｔ３のベース幅は寄生ＰＮＰバイポーラトランジスタＴ
１のベース幅より狭く、その電流増幅率ｈFEは寄生ＰＮ
ＰバイポーラトランジスタＴ１よりも大きくなるため、
第１の実施例と同様にラッチアップ抑止効果を奏する。
エミッタ、Ｎ型半導体領域１をベース、Ｐ型拡散領域２
０をコレクタとした寄生ＰＮＰバイポーラトランジスタ
Ｔ３のベース幅は寄生ＰＮＰバイポーラトランジスタＴ
１のベース幅より狭く、その電流増幅率ｈFEは寄生ＰＮ
ＰバイポーラトランジスタＴ１よりも大きくなるため、
第１の実施例と同様にラッチアップ抑止効果を奏する。
【００２８】加えて、第２の実施例はリング状にＰ型拡
散領域２０を形成しているため、寄生ＰＮＰバイポーラ
トランジスタＴ１と、Ｎ型半導体領域１の周囲に形成さ
れるすべての半導体領域における寄生ＮＰＮバイポーラ
トランジスタとによるラッチアップ現象を抑止できる効
果をも奏する。
散領域２０を形成しているため、寄生ＰＮＰバイポーラ
トランジスタＴ１と、Ｎ型半導体領域１の周囲に形成さ
れるすべての半導体領域における寄生ＮＰＮバイポーラ
トランジスタとによるラッチアップ現象を抑止できる効
果をも奏する。
【００２９】なお、第１及び第２の実施例では、すべて
ガードリング８及び９を形成した例を示したが、ガード
リング８あるいはガードリング９を有さず、単にガード
リング７内に上記したＰ型半導体領域２０を形成する構
成でも、効果の度合いは薄れるがラッチアップ抑止効果
はある。
ガードリング８及び９を形成した例を示したが、ガード
リング８あるいはガードリング９を有さず、単にガード
リング７内に上記したＰ型半導体領域２０を形成する構
成でも、効果の度合いは薄れるがラッチアップ抑止効果
はある。
【００３０】
【発明の効果】以上説明したように、この発明によれば
第１の寄生ＰＮＰバイポーラトランジスタとベース，エ
ミッタを共有する第２のＰＮＰ寄生バイポーラトランジ
スタは、第１の寄生ＰＮＰバイポーラトランジスタより
ベース幅が小さいため、その電流増幅率は第１の寄生Ｐ
ＮＰバイポーラトランジスタよりも大きい。
第１の寄生ＰＮＰバイポーラトランジスタとベース，エ
ミッタを共有する第２のＰＮＰ寄生バイポーラトランジ
スタは、第１の寄生ＰＮＰバイポーラトランジスタより
ベース幅が小さいため、その電流増幅率は第１の寄生Ｐ
ＮＰバイポーラトランジスタよりも大きい。
【００３１】したがって、第１及び第２の寄生ＰＮＰバ
イポーラトランジスタは、同時に動作状態となるが、Ｐ
ＭＯＳトランジスタソース領域から供給される電流の大
半は第２の寄生ＰＮＰバイポーラトランジスタを介して
最低電位側に流れるため、第１及び第２の寄生ＰＮＰバ
イポーラトランジスタが動作状態になっても、寄生ＮＰ
Ｎバイポーラトランジスタにベース電流が供給されずラ
ッチアップ現象が生じない。
イポーラトランジスタは、同時に動作状態となるが、Ｐ
ＭＯＳトランジスタソース領域から供給される電流の大
半は第２の寄生ＰＮＰバイポーラトランジスタを介して
最低電位側に流れるため、第１及び第２の寄生ＰＮＰバ
イポーラトランジスタが動作状態になっても、寄生ＮＰ
Ｎバイポーラトランジスタにベース電流が供給されずラ
ッチアップ現象が生じない。
【００３２】その結果、特別な回路を付加することなく
ラッチアップ耐性の優れた構造のＣＭＯＳ半導体集積回
路装置を得ることができる。
ラッチアップ耐性の優れた構造のＣＭＯＳ半導体集積回
路装置を得ることができる。
【図１】この発明の第１の実施例であるＣＭＯＳ半導体
集積回路装置の構成を示す断面説明図である。
集積回路装置の構成を示す断面説明図である。
【図２】 第１の実施例のＣＭＯＳ半導体集積回路装置
の寄生素子構成を示す等価回路図である。
の寄生素子構成を示す等価回路図である。
【図３】 この発明の第２の実施例であるＣＭＯＳ半導
体集積回路装置の構成を示す断面説明図である。
体集積回路装置の構成を示す断面説明図である。
【図４】 従来のＣＭＯＳ半導体集積回路装置の構成を
示す断面説明図である。
示す断面説明図である。
【図５】 図４で示したＣＭＯＳ半導体集積回路装置の
寄生素子構成を示す等価回路図である。
寄生素子構成を示す等価回路図である。
【符号の説明】 １，４ａ，４ｂ，７ Ｎ型半導体領域、 ２ Ｐ型半導
体領域、３ａ，３ｂＰ型拡散領域、８，９，２０ Ｐ型
拡散領域、Ｑ１ ＰＭＯＳトランジスタ、Ｑ２ ＮＭＯ
Ｓトランジスタ、Ｔ１，Ｔ３ 寄生ＰＮＰバイポーラト
ランジスタ、Ｔ２ 寄生ＮＰＮバイポーラトランジス
タ。
体領域、３ａ，３ｂＰ型拡散領域、８，９，２０ Ｐ型
拡散領域、Ｑ１ ＰＭＯＳトランジスタ、Ｑ２ ＮＭＯ
Ｓトランジスタ、Ｔ１，Ｔ３ 寄生ＰＮＰバイポーラト
ランジスタ、Ｔ２ 寄生ＮＰＮバイポーラトランジス
タ。
Claims (2)
- 【請求項１】 半導体基板の表面にトランジスタ形成領
域とこのトランジスタ形成領域の全周を囲う周辺領域と
を有するＮ型半導体領域と、 前記半導体基板の表面にトランジスタ形成領域とこのト
ランジスタ形成領域の周囲を囲う周辺領域とを有し、前
記Ｎ型半導体領域と近接するＰ型半導体領域と、 前記Ｎ型半導体領域のトランジスタ形成領域に形成され
たＰＭＯＳトランジスタと、 前記Ｐ型半導体領域のトランジスタ形成領域に形成さ
れ、高電源電位ノードと低電源電位ノードとの間に上記
ＰＭＯＳトランジスタと直列接続されてＣＭＯＳインバ
ータ回路からなる出力回路を構成するＮＭＯＳトランジ
スタと、 前記Ｎ型半導体領域の周辺領域に、前記Ｎ型半導体領域
のトランジスタ領域の周囲をリング状に囲んで形成さ
れ、前記高電源電位ノードに電気的に接続されるＮ型拡
散領域と、 前記Ｎ型半導体領域の周辺領域に、前記Ｎ型半導体領域
のトランジスタ領域と前記Ｐ型半導体領域のトランジス
タ形成領域との間に位置し、且つ、前記Ｎ型拡散領域と
前記Ｎ型半導体領域のトランジスタ領域との間に位置し
て形成され、前記低電源電位ノードに電気的に接続され
るＰ型拡散領域とを備えたＣＭＯＳ半導体集積回路装
置。 - 【請求項２】 半導体基板の表面にトランジスタ形成領
域とこのトランジスタ形成領域の全周を囲う周辺領域と
を有するＮ型半導体領域と、 前記半導体基板の表面にトランジスタ形成領域とこのト
ランジスタ形成領域の周囲を囲う周辺領域とを有し、前
記Ｎ型半導体領域と近接するＰ型半導体領域と、 前記Ｎ型半導体領域のトランジスタ形成領域に形成され
たＰＭＯＳトランジスタと、 前記Ｐ型半導体領域のトランジスタ形成領域に形成さ
れ、高電源電位ノードと低電源電位ノードとの間に上記
ＰＭＯＳトランジスタと直列接続されてＣＭＯＳインバ
ータ回路からなる出力回路を構成するＮＭＯＳトランジ
スタと、 前記Ｎ型半導体領域の周辺領域に、前記Ｎ型半導体領域
のトランジスタ領域の周囲をリング状に囲んで形成さ
れ、前記高電源電位ノードに電気的に接続されるＮ型拡
散領域と、 前記Ｎ型半導体領域の周辺領域に、前記Ｎ型拡散領域と
前記Ｎ型半導体領域のトランジスタ領域との間に位置
し、前記Ｎ型半導体領域のトランジスタ領域の周囲をリ
ング状に囲んで形成され、前記低電源電位ノードに電気
的に接続されるＰ型拡散領域とを備えたＣＭＯＳ半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054914A JP2741797B2 (ja) | 1991-03-19 | 1991-03-19 | Ｃｍｏｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054914A JP2741797B2 (ja) | 1991-03-19 | 1991-03-19 | Ｃｍｏｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312968A JPH04312968A (ja) | 1992-11-04 |
| JP2741797B2 true JP2741797B2 (ja) | 1998-04-22 |
Family
ID=12983874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054914A Expired - Fee Related JP2741797B2 (ja) | 1991-03-19 | 1991-03-19 | Ｃｍｏｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741797B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4387119B2 (ja) | 2003-03-27 | 2009-12-16 | 三菱電機株式会社 | 半導体装置 |
| JP2008131021A (ja) * | 2006-11-27 | 2008-06-05 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| JP4950692B2 (ja) * | 2007-02-17 | 2012-06-13 | セイコーインスツル株式会社 | 半導体装置 |
| JP5072043B2 (ja) * | 2009-03-24 | 2012-11-14 | 三菱電機株式会社 | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS62169469A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 半導体集積回路装置 |
-
1991
- 1991-03-19 JP JP3054914A patent/JP2741797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04312968A (ja) | 1992-11-04 |
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