JP5072043B2 - 半導体装置 - Google Patents
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Description
図1は、パワーデバイス及びパワーデバイス駆動装置の構成を説明するための概略構成図である。パワースイッチングデバイスであるNチャネル絶縁ゲート型バイポーラトランジスタ(IGBT)Q1,Q2は、主電源である高電圧HVをスイッチングする。ノードN30には負荷が接続されている。フリーホイールダイオードD1,D2は、ノードN30に接続された負荷による逆起電圧からIGBT Q1,Q2を保護する。
図9は、図5に対応させて、本発明の実施の形態2に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域55及び電極56が形成されている。電極56は高圧側浮遊供給絶対電圧VBに接続されている。p+型不純物領域55の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域55はp型ウェル29よりも浅く形成されている。
図10は、図5に対応させて、本発明の実施の形態3に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域57及び電極58が形成されている。電極58は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域57の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域57はp型ウェル29よりも浅く形成されている。
図11は、図5に対応させて、本発明の実施の形態4に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域59及び電極60が形成されている。電極60は高圧側浮遊供給絶対電圧VBに接続されている。p+型不純物領域59は、p+型ドレイン領域15Dとn+型不純物領域51との間に形成されている。
図13は、図9に対応させて、本発明の実施の形態5に係る半導体装置の構造を示す断面図である。p+型不純物領域55を貫通してn型不純物領域28の上面内にトレンチ63が形成されており、トレンチ63の内部は、シリコン酸化膜61及びポリシリコン62によって充填されている。また、トレンチ63の壁面を規定している部分のn型不純物領域28内には、p+型不純物領域64が形成されている。p+型不純物領域64は、p+型不純物領域55及び電極56に接している。
図14は、図5に対応させて、本発明の実施の形態6に係る半導体装置の構造を示す断面図である。p+型不純物領域33に接してn+型不純物領域66が形成されており、n+型不純物領域32に接してp+型不純物領域65が形成されている。p+型不純物領域33及びn+型不純物領域66は、p型ウェル29内に形成されている。p+型不純物領域33及びn+型不純物領域66は電極68に接しており、電極68は高圧側浮遊オフセット電圧VSに接続されている。n+型不純物領域32及びp+型不純物領域65は電極67に接しており、電極67は高圧側浮遊供給絶対電圧VBに接続されている。
図15は、図5に対応させて、本発明の実施の形態7に係る半導体装置の構造を示す断面図である。NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p+型不純物領域71が形成されている。p+型不純物領域71とNMOS14との間には、p+型不純物領域71に接してn+型不純物領域72が形成されている。p+型不純物領域71とPMOS15との間には、p+型不純物領域71に接してn+型不純物領域70が形成されている。
上記実施の形態1〜7に係る半導体装置について、意図的に制御された再結合中心となるエネルギー準位を導入し、この準位を利用して蓄積キャリアを再結合で消滅させる。例えば、電子線照射及びアニール、白金拡散、又は金拡散によって、p-型シリコン基板21の深さ方向全域に渡って結晶欠陥を形成し、この結晶欠陥をキャリアのライフタイムキラーとして利用する。
上記実施の形態8では、電子線照射及びアニール、白金拡散、又は金拡散によって結晶欠陥を形成したが、この方法ではp-型シリコン基板21の深さ方向全域に渡って結晶欠陥が形成されるため、NMOS14やPMOS15のリーク電流が増大する可能性がある。また、電子線照射は、高耐圧MOS11、NMOS14、及びPMOS15のゲート酸化膜内にプラスの電荷を誘導するため、ゲート・ソース間のしきい値電圧特性が変動するおそれがある。
図16は、図5に対応させて、本発明の実施の形態10に係る半導体装置の構造を示す断面図である。上記実施の形態1〜9では高圧側駆動部101の構造に関して説明したが、図16に示すように、上記実施の形態1〜9に係る発明を低圧側駆動部102に適用することも可能である。
Claims (15)
- 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第1の不純物領域の前記主面内に形成され、前記第2の端子に接続された、前記第1導電型の第3の不純物領域と
を備える、半導体装置。 - 前記第1の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第1導電型の分離領域をさらに備え、
前記第3の不純物領域は、前記分離領域と前記第2の不純物領域との間で、前記第2の不純物領域を取り囲んで形成されている、請求項1に記載の半導体装置。 - 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第1の不純物領域の前記主面内に形成され、前記第1又は第2の端子に接続された、前記第1導電型の第3の不純物領域と、
前記第3の不純物領域を貫通して前記第1の不純物領域の前記主面内に形成されたトレンチと、
前記トレンチの壁面を規定している部分の前記第1の不純物領域内に形成され、前記第1又は第2の端子に接続された、前記第1導電型の第4の不純物領域と
を備える、半導体装置。 - 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第2の不純物領域の前記主面内に形成され、前記第1の端子に接続された、前記第1導電型の第3の不純物領域と、
前記第3の不純物領域に接して前記第2の不純物領域の前記主面内に形成され、前記第1の端子に接続された、前記第2導電型の第4の不純物領域と
を備える、半導体装置。 - 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第1の不純物領域の前記主面内に形成され、前記第2の端子に接続された、前記第2導電型の第3の不純物領域と、
前記第3の不純物領域に接して前記第1の不純物領域の前記主面内に形成され、前記第2の端子に接続された、前記第1導電型の第4の不純物領域と
を備える、半導体装置。 - 前記第1の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第1導電型の分離領域をさらに備え、
前記第3及び第4の不純物領域は、前記分離領域と前記第2の不純物領域との間で、前記第2の不純物領域を取り囲んで形成されている、請求項3〜請求項5のいずれか一つに記載の半導体装置。 - 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第1の不純物領域の前記主面内に形成された、前記第1導電型の第3の不純物領域と、
前記第3の不純物領域を貫通して前記第1の不純物領域の前記主面内に形成されたトレンチと、
前記トレンチの壁面を規定している部分の前記第1の不純物領域内に形成された、前記第1導電型の第4の不純物領域と、
前記第3の不純物領域に接して前記第1の不純物領域の前記主面内に形成された、前記第2導電型の第5の不純物領域と、
前記第3〜第5の不純物領域に接して前記第1の不純物領域の前記主面上に形成されたフローティング電極と
を備える、半導体装置。 - 前記第1の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第1導電型の分離領域をさらに備え、
前記第3〜第5の不純物領域は、前記分離領域と前記第2の不純物領域との間で、前記第2の不純物領域を取り囲んで形成されている、請求項7に記載の半導体装置。 - 前記第5の不純物領域とは反対側で前記第3の不純物領域に接して前記第1の不純物領域の前記主面内に形成された、前記第2導電型の第6の不純物領域をさらに備える、請求項7に記載の半導体装置。
- 前記第1の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第1導電型の分離領域をさらに備え、
前記第3〜第6の不純物領域は、前記分離領域と前記第2の不純物領域との間で、前記第2の不純物領域を取り囲んで形成されている、請求項9に記載の半導体装置。 - 前記トレンチは、前記第2の不純物領域よりも深く形成されている、請求項3,請求項7〜請求項10のいずれか一つに記載の半導体装置。
- 前記トレンチの形成深さは20μm以下である、請求項3,請求項7〜請求項10のいずれか一つに記載の半導体装置。
- 前記半導体基板内に形成されたライフタイムキラーをさらに備える、請求項1〜請求項12のいずれか一つに記載の半導体装置。
- 前記ライフタイムキラーは、電子線照射及びアニール、白金拡散、又は金拡散によって形成されている、請求項13に記載の半導体装置。
- 前記ライフタイムキラーは、ヘリウム照射及びアニール、又はプロトン照射及びアニールによって形成されている、請求項13に記載の半導体装置。
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