CN111933640B - 高压集成电路及其制造方法 - Google Patents

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Abstract

公开了一种高压集成电路，包括：衬底；N型埋层，位于所述衬底上；外延层，位于所述衬底和所述N型埋层上；以及位于所述外延层中的高压LDMOS器件，高压岛及CMOS器件，其中，所述高压LDMOS器件，高压岛及CMOS器件之间由深槽隔离结构隔开。本发明中的高压集成电路，采用深槽隔离工艺进行横向隔离，从而减小栅锁效应，缓解感性负载工作时的负压问题。

Description

高压集成电路及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种用于栅极驱动电路的高压集成电路及其制造方法。
背景技术
BCD(Bipolar-CMOS-DMOS技术)按照业内标准，一般分为高压BCD，高密度BCD，和高功率BCD。其中高压BCD技术我们一般就称为HVIC(高压集成电路)，是指耐压在100V以上的BCD技术，目前广泛应用在AC-DC电源，LED驱动，高压栅驱动(马达驱动)等领域，一般应用要求功率器件的耐压达到500V到800V。
HVIC在高压栅驱动应用时，主要是用来驱动电机，典型的是半桥驱动，芯片中包括低侧驱动电路、高侧驱动电路，其中高侧驱动电路需要通过电平位移技术来实现高侧的浮空驱动。电平位移电路中一般采用LDMOS器件和高压隔离岛来实现，LDMOS的漏端通常需要高压跨线(HVI)到高侧驱动电路，这样就会有高压跨线的问题。为了解决这个问题，目前高压栅驱动主要发展的三代技术，分别是第一代常规结构、第二代自隔离结构、以及第三代Divided-RESURF技术，目前这三种技术在不同的厂家都得到应用。
但是以上三种技术还都是以体硅普通的横向PN结隔离为基础，实际应用中会有较多的可靠性问题。如图2所示，包括PN结隔离的较大栅锁问题，感性负载工作时存在的负压问题以及PN结隔离电容带来的问题等。
发明内容
鉴于上述问题，本发明的目的在于提供一种用于栅极驱动的高压集成电路及其制作方法，采用深槽隔离工艺进行横向隔离，从而减小栅锁效应，缓解感性负载工作时的负压问题。
根据本发明的一方面，提供一种高压集成电路，包括：衬底；N型埋层，位于所述衬底上；外延层，位于所述衬底和所述N型埋层上；以及位于所述外延层中的高压LDMOS器件，高压岛及CMOS器件，其中，所述高压LDMOS器件，高压岛及CMOS器件之间由所述深槽隔离结构隔开。
优选地，所述深槽隔离结构贯穿所述外延层和所述N型埋层，所述深槽隔离结构延伸至所述衬底中。
优选地，所述深槽隔离结构包括介质层和位于所述介质层中的空腔。
优选地，所述深槽隔离结构的深度范围包括10～30um，所述深槽隔离结构的宽度范围包括1.0～3.0um。
优选地，所述深槽隔离结构的深宽比包括5：1～20：1。
优选地，所述深槽隔离结构中的所述空腔的顶部距离所述外延层的表面的距离包括0.5～1.5um。
优选地，还包括P型埋层，位于所述衬底中，并且围绕所述深槽隔离结构的底部。
优选地，所述衬底为P型衬底，所述外延层为P型外延层。
优选地，所述P型外延层的厚度包括5～7um。
优选地，还包括：高压N型阱，位于所述外延层中；多个场氧化层，位于所述外延层和所述高压N型阱中；多个低压N型阱和多个低压P型阱，位于所述外延层和所述高压N型阱中。
优选地，还包括：多个栅极结构，位于所述高压N型阱上。
优选地，所述栅极结构包括栅氧化层和多晶硅层。
优选地，所述多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm2。
优选地，还包括：多个欧姆接触区，位于所述低压N型阱和所述低压P型阱中；绝缘层，位于所述多个栅极结构和所述多个欧姆接触区上；多个金属电极，贯穿所述绝缘层并分别与所述欧姆接触区或所述栅极结构接接触。
优选地，还包括：位于所述外延层中的中压HVCMOS器件、双极型器件、二极管器件，所述中压HVCMOS器件、所述双极型器件和所述二极管器件由所述深槽隔离结构隔开。
优选地，所述高压集成电路用于栅极驱动。
根据本发明的另一方面，提供一种高压集成电路的制造方法，包括：在衬底上通过光刻注入形成N型埋层；在所述衬底和所述N型埋层上形成外延层；形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层延伸至所述衬底中；在所述外延层中形成高压N型阱；在所述外延层和所述高压N型阱中形成多个场氧化层；在所述外延层和所述高压N型阱中形成多个低压N型阱和多个低压P型阱；以及在所述高压N型阱上形成多个栅极结构。
优选地，形成多个深槽隔离结构的步骤包括：形成贯穿所述外延层和所述N型埋层，底部延伸至所述衬底中的多个深槽孔；在所述深槽孔中填充介质层形成深槽隔离结构。
优选地，采用低压化学气相沉积或次常压化学气相沉积方法在所述深槽孔中填充介质层。
优选地，在所述深槽孔中填充介质层的步骤之前，还包括：通过所述深槽孔在所述深槽孔底部的衬底中通过离子注入形成P型埋层。
优选地，在所述深槽孔中填充介质层的步骤中，所述介质层的中间部分形成空腔。
优选地，所述空腔的顶部距离所述外延层的表面的距离为0.5～1.5um。
优选地，所述深槽孔的深度范围包括10～30um，所述深槽孔的宽度范围包括1.0～3.0um。
优选地，所述深槽孔的深宽比包括5：1～20：1。
优选地，所述衬底为P型衬底，所述外延层为P型外延层。
优选地，所述P型外延层的厚度包括5～7um。
优选地，所述栅极结构包括栅氧化层和多晶硅层。
优选地，所述多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm2。
优选地，在形成多个栅极结构的步骤之后，还包括：在所述低压N型阱和所述低压P型阱中形成多个欧姆接触区；在所述多个栅极结构和所述多个欧姆接触区上形成绝缘层；形成贯穿所述绝缘层的多个金属电极，所述金属电极分别与所述欧姆接触区或所述栅极结构接接触。
优选地，所述高压集成电路中包括高压LDMOS器件，高压岛及CMOS器件，所述高压LDMOS器件，高压岛及CMOS器件之间由所述深槽隔离结构隔开。
优选地，所述高压集成电路中还包括中压HVCMOS器件、双极型器件和二极管器件，所述中压HVCMOS器件、所述双极型器件和所述二极管器件由所述深槽隔离结构隔开。
优选地，所述高压集成电路用于栅极驱动。
本发明提供的用于栅极驱动的高压集成电路，采用深槽隔离工艺进行横向隔离，从而减小栅锁效应，缓解感性负载工作时的负压问题，以及减小PN结隔离的电容所带来的问题，提高了器件的可靠性。
本发明提供的高压集成电路，采用深槽隔离工艺，可以大大减少电路中的隔离规则(隔离尺寸)，尤其是减少在高压器件中的横向规则(PN结隔离尺寸)。
本发明提供的高压集成电路的制造方法，实现全套BCD器件只需要较少的光刻，外延层厚度只有5.0～7.0um，因而降低了工艺复杂性和工艺成本。
本发明提供的高压集成电路及其制造方法，采用深槽隔离工艺，可以有效的节省芯片的隔离面积，从而节约芯片成本。尤其是对于中高压器件(>40V)，只需要1.0～3.0um的隔离槽(氧化层填充)即可满足相应的隔离耐压要求。
本发明提供的高压集成电路及其制造方法，具有器件种类齐全，器件性能好，工艺可靠性高，工艺性价比高等优点。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了现有技术的高压栅驱动中的栅锁问题；
图2示出了本发明实施例的DTI缓解高压栅驱动中的栅锁问题的结构图；
图3示出了本发明实施例的高压集成电路的结构图；
图4示出了本发明实施例的高压集成电路制造方法的流程图；
图5a至图5i示出了本发明实施例的高压集成电路制造方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了现有技术的高压栅驱动中的栅锁问题。在现有的高压集成电路中，以体硅普通的横向PN结隔离为基础，容易出现栅锁问题，参考图1，图中的栅锁路径208示出了现有的高压集成电路中的栅锁问题。图2示出了本发明实施例的DTI(Deep TrenchIsolation，深槽隔离)缓解高压栅驱动中的栅锁问题的结构图。参考图2，采用深槽隔离结构209进行横向隔离，可以拉大电流路径，有效的阻断栅锁问题出现的条件，缓解栅锁问题。
图3示出了本发明实施例的高压集成电路的结构图。
参考图3，高压集成电路100包括：衬底301，位于衬底301上的N型埋层304，位于N型埋层304上的外延层306，以及位于外延层306中的高压LDMOS器件310和高压岛及CMOS器件320。其中，高压LDMOS器件310和高压岛及CMOS器件320之间由深槽隔离结构303隔开。
在其他实施例中，高压集成电路100还可以包括中压HVCMOS器件330以及双极型NPN器件340，其中，中压HVCMOS器件330以及双极型NPN器件340之间由深槽隔离结构303隔开，中压HVCMOS器件330或双极型NPN器件340与其他器件之间也由深槽隔离结构303隔开。本领域的技术人员容易了解，高压集成电路100中的器件并不限于实施例中的这几种，还可以是其他本实施例中未提到的可以应用于高压集成电路的器件。
高压LDMOS器件310包括位于外延层306中的低压P型阱307和高压N型阱305，低压P型阱307和高压N型阱305相接触，以及分别位于低压P型阱307和高压N型阱305中的多个欧姆接触区(包括N型欧姆接触区312和P型欧姆接触区311)作为LDMOS器件的源区和/或漏区引出。其中，在外延层306和高压N型阱305上还形成有场氧化层309，以及位于低压P型阱307，高压N型阱305和场氧化层309表面的栅极结构313。栅极结构313位于高压LDMOS器件310上部分的绝缘层315中，绝缘层315上和绝缘层315中还形成有与欧姆接触区和栅极结构313连接的金属电极314。
高压岛及CMOS器件320位于外延层306中的高压N型阱305中，包括低压P型阱307，低压N型阱308，位于低压P型阱307和低压N型阱308之间的场氧化层309，以及分别位于低压P型阱307和低压N型阱308中的多个N型欧姆接触区312和P型欧姆接触区311。高压岛及CMOS器件320还包括位于上部分的绝缘层315，以及位于绝缘层315中的栅极结构313和金属电极314，所述金属电极314分别与所述欧姆接触区和栅极结构313连接，具体的，金属电极314通过接触孔与欧姆接触区连接(图中未示出)。
中压HVCMOS器件330位于外延层306中的高压N型阱305中，包括多个低压P型阱307和低压N型阱308，位于低压P型阱307和/或低压N型阱308之间的多个场氧化层309，以及分别位于低压P型阱307和低压N型阱308中的多个N型欧姆接触区312和P型欧姆接触区311。中压HVCMOS器件330还包括位于上部分的绝缘层315，位于低压P型阱307，低压N型阱308和场氧化层309表面的栅极结构313，以及分别与所述欧姆接触区和栅极结构313连接的多个金属电极314。
双极型NPN器件340位于外延层306中的高压N型阱305中，包括多个低压P型阱307和低压N型阱308，位于低压P型阱307和低压N型阱308之间的多个场氧化层309，以及位于低压P型阱307中的多个N型欧姆接触区312和P型欧姆接触区311。双极型NPN器件340还包括位于上部分的绝缘层315。
在该实施例中，深槽隔离结构303贯穿外延层306和N型埋层304，底部到达衬底301的下部，从而可以有效的隔离高压集成电路100中的多个器件之间的栅锁问题，提高器件的可靠性。
优选地，在深槽隔离结构303的底部，还形成有P型埋层(BP)302，进一步提高了器件之间的隔离效果。
图4示出了本发明实施例的高压集成电路制造方法的流程图；图5a至图5i示出了本发明实施例的高压集成电路制造方法的各阶段截面图。
参考图4和图5a至图5i，本申请实施例的高压集成电路的制造方法包括以下步骤。
步骤S01：在衬底中形成N型埋层。
参考图5a，在衬底301的表面进行离子注入，从而形成N型埋层(Buried-Layer，BN)304。其中，形成N型埋层304前在衬底301的表面通过光刻定义离子注入的窗口，且N型埋层304在离子注入后经过推结激活，推结激活例如采用高温退火工艺。在该实施例中，N型埋层304的主要作用是减小集电极串联电阻和提供高压岛器件浮空衬底。
在该实施例中，衬底301例如为P型衬底。
步骤S02：在衬底和N型埋层上形成外延层。
参考图5b，在衬底301和N型埋层304上形成外延层306。
在该实施例中，通过外延工艺在衬底301和N型埋层304上形成外延层306。实现外延生长的工艺包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。
在该实施例中，外延层306例如为P型外延层，材料例如为单晶硅，厚度例如为5～7um。
步骤S03：在外延层和衬底中形成深槽隔离结构。
参考图5c，在外延层306和衬底301中形成多个深槽隔离结构303。
在该实施例中，深槽隔离结构303贯穿外延层306和N型埋层304，并将外延层306，N型埋层304，和衬底301分隔成多个区域。
在该实施例中，例如通过在半导体结构的表面上形成掩模层，然后进行各向异性蚀刻，从而在半导体结构中形成深槽。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底301中停止。在该实施例中，形成的深槽的深宽比例如为5：1～20：1。在该实施例中，深槽的宽度例如为1.0～3.0um，深度例如为10～30um。
进一步地，还包括在衬底301中形成P型埋层(BP)302。在该步骤中，通过深槽作为离子注入的通道，在深槽的底部进行P型的离子注入，从而形成P型埋层302。P型埋层302用于提高工艺的隔离效果。
进一步地，还包括在深槽中填充介质层3031，从而形成深槽隔离结构303。在该实施例中，采用低压化学气相沉积正硅酸乙酯(LPTEOS)的工艺或采用次常压化学气相沉积(SA-CVD)的工艺填充介质层3031，这样形成的介质层3031具有膜的质量和均匀性好，产量高，成本低的特点。
进一步地，在深槽中填充介质层3031的步骤中，介质层3031在中间部分具有空腔3032，参考图5c。这是由于深槽的深度远远大于宽度，在填充介质的过程中，深槽底部和上部容易填充满，从而在中间部分形成空腔3032。
在该实施例中，采用低压或常压的化学气相沉积工艺填充介质层3031，以及在介质层3031中形成空腔3032，可以缓解介质应力带来的可靠性问题。介质层3031中空腔3032的顶部位于外延层306的表面之下0.5～1.5um，这样可以提高外延层306表面的可靠性。
在该实施例中，深槽隔离结构303中的空腔3032，可以有效减小横向的寄生电容，从而减小栅锁效应，提高器件的可靠性。
步骤S04：在外延层中形成高压N型阱。
参考图5d，在外延层306中形成高压N型阱(HNW)305。
在该实施例中，例如在外延层306的表面通过光刻定义离子注入的窗口，然后通过离子注入N型掺杂剂，例如为磷，从而形成高压N型阱305。
在该实施例中，高压N型阱305与N型埋层304连接，可以有效降低集电区串联电阻。
步骤S05：在外延层和高压N型阱中形成场氧化层。
参考图5e，在外延层306和高压N型阱305中蚀刻形成有源区，并通过热氧化工艺形成场氧化层309。
在该实施例中，例如通过在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，从而在半导体结构中形成有源区域。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在外延层306的表面下方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步地，在有源区域中热生长氧化物，形成场氧化层309。在该实施例中，场氧化层309例如为硅的氧化物。
步骤S06：在半导体结构中形成多个低压N型阱和多个低压P型阱。
参考图5f，在半导体结构中形成多个低压N型阱308和低压P型阱307。
在该实施例中，在半导体结构的表面通过光刻定义离子注入的窗口，然后通过高能离子注入N型掺杂剂，例如为磷，以及P型掺杂剂，例如为硼，从而形成多个低压N型阱308和低压P型阱307。
在该实施例中，低压N型阱308和低压P型阱307可以位于高压N型阱305中，也可以位于外延层306中。
步骤S07：形成多个栅极结构。
参考图5g，在半导体结构的表面形成多个栅极结构313。
在该实施例中，栅极结构313包括栅氧化层和多晶硅层。在该步骤中，先在半导体结构的表面通过热氧化工艺形成一层薄的栅氧化层，然后在栅氧化层的表面形成多晶硅层，并对多晶硅层进行掺杂。进一步地，还包括对栅氧化层和掺杂后的多晶硅层蚀刻进行图案化。
在该实施例中，对多晶硅层进行掺杂的剂量为1.0E13～1.0E14/cm2，从而形成高值电阻(1.0～4.0Kohm/□)。
步骤S08：形成多个欧姆接触区。
参考图5h，在低压N型阱308和低压P型阱307中分别形成多个欧姆接触区，包括N型欧姆接触区312和P型欧姆接触区311。
在该实施例中，N型欧姆接触区312和P型欧姆接触区311例如通过离子注入工艺形成。
步骤S09：形成绝缘层和多个金属电极。
参考图5i，在半导体结构的表面形成绝缘层315，并在绝缘层315中和绝缘层315表面形成金属电极314。
在该实施例中，通过化学气相沉积或物理气相沉积工艺在半导体结构的表面形成绝缘层315，通过光刻工艺在绝缘层315中形成多个接触孔，在接触孔中沉积金属材料形成金属电极314。
在该实施例中，金属电极314贯穿绝缘层315，并分别与N型欧姆接触区312，P型欧姆接触区311和栅极结构313连接。
根据本发明实施例的高压集成电路的制造方法，形成的高压集成电路中可以包括高压LDMOS器件，高压浮空岛及CMOS器件，场氧HVMOS中压器件，双极型器件，二极管器件，以及无源的电阻电容器件。本发明实施例的中仅示出了主要器件，本领域的技术人员可以根据本发明较为方便的实现其他BCD器件的制造。
本发明提供的用于栅极驱动的高压集成电路及其制造方法中，采用深槽隔离工艺进行横向隔离，从而减小栅锁效应，缓解感性负载工作时的负压问题，以及减小PN结隔离的电容所带来的问题，提高了器件的可靠性。
本发明提供的高压集成电路及其制造方法中，采用深槽隔离工艺，可以大大减少电路中的隔离规则(隔离尺寸)，尤其是减少在高压器件中的横向规则(PN结隔离尺寸)。
本发明提供的高压集成电路的制造方法，实现全套BCD器件只需要较少的光刻，外延层厚度只有5.0～7.0um，因而降低了工艺复杂性和工艺成本。
本发明提供的高压集成电路及其制造方法，采用深槽隔离工艺，可以有效的节省芯片的隔离面积，从而节约芯片成本。尤其是对于中高压器件(>40V)，只需要1.0～3.0um的隔离槽(氧化层填充)即可满足相应的隔离耐压要求。
本发明提供的高压集成电路及其制造方法，具有器件种类齐全，器件性能好，工艺可靠性高，工艺性价比高等优点。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (31)

1.一种高压集成电路，包括：
衬底；
N型埋层，位于所述衬底上；
外延层，位于所述衬底和所述N型埋层上；
高压N型阱，位于所述外延层中；
多个场氧化层，位于所述外延层和所述高压N型阱中；
多个低压N型阱和多个低压P型阱，位于所述外延层和所述高压N型阱中；以及
位于所述外延层中的高压LDMOS器件，高压岛及CMOS器件，
其中，所述高压LDMOS器件，高压岛及CMOS器件之间由深槽隔离结构隔开。
2.根据权利要求1所述的高压集成电路，其中，所述深槽隔离结构贯穿所述外延层和所述N型埋层，所述深槽隔离结构延伸至所述衬底中。
3.根据权利要求2所述的高压集成电路，其中，所述深槽隔离结构包括介质层和位于所述介质层中的空腔。
4.根据权利要求1所述的高压集成电路，其中，所述深槽隔离结构的深度范围包括10～30um，所述深槽隔离结构的宽度范围包括1.0～3.0um。
5.根据权利要求1所述的高压集成电路，其中，所述深槽隔离结构的深宽比包括5：1～20：1。
6.根据权利要求3所述的高压集成电路，其中，所述深槽隔离结构中的所述空腔的顶部距离所述外延层的表面的距离包括0.5～1.5um。
7.根据权利要求1所述的高压集成电路，其中，还包括P型埋层，位于所述衬底中，并且围绕所述深槽隔离结构的底部。
8.根据权利要求1所述的高压集成电路，其中，所述衬底为P型衬底，所述外延层为P型外延层。
9.根据权利要求8所述的高压集成电路，其中，所述P型外延层的厚度包括5～7um。
10.根据权利要求1所述的高压集成电路，其中，还包括：
多个栅极结构，位于所述高压N型阱上。
11.根据权利要求10所述的高压集成电路，其中，所述栅极结构包括栅氧化层和多晶硅层。
12.根据权利要求11所述的高压集成电路，其中，所述多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm2。
13.根据权利要求10所述的高压集成电路，其中，还包括：
多个欧姆接触区，位于所述低压N型阱和所述低压P型阱中；
绝缘层，位于所述多个栅极结构和所述多个欧姆接触区上；
多个金属电极，贯穿所述绝缘层并分别与所述欧姆接触区或所述栅极结构接触。
14.根据权利要求1所述的高压集成电路，其中，还包括：
位于所述外延层中的中压HVCMOS器件、双极型器件、二极管器件，所述中压HVCMOS器件、所述双极型器件和所述二极管器件由所述深槽隔离结构隔开。
15.根据权利要求1-14中任一项所述的高压集成电路，其中，所述高压集成电路用于栅极驱动。
16.一种高压集成电路的制造方法，包括：
在衬底上通过光刻注入形成N型埋层；
在所述衬底和所述N型埋层上形成外延层；
形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层延伸至所述衬底中；
在所述外延层中形成高压N型阱；
在所述外延层和所述高压N型阱中形成多个场氧化层；
在所述外延层和所述高压N型阱中形成多个低压N型阱和多个低压P型阱；以及
在所述高压N型阱上形成多个栅极结构。
17.根据权利要求16所述的制造方法，其中，形成多个深槽隔离结构的步骤包括：
形成贯穿所述外延层和所述N型埋层，底部延伸至所述衬底中的多个深槽孔；
在所述深槽孔中填充介质层形成深槽隔离结构。
18.根据权利要求17所述的制造方法，其中，采用低压化学气相沉积或次常压化学气相沉积方法在所述深槽孔中填充介质层。
19.根据权利要求17所述的制造方法，其中，在所述深槽孔中填充介质层的步骤之前，还包括：
通过所述深槽孔在所述深槽孔底部的衬底中通过离子注入形成P型埋层。
20.根据权利要求17所述的制造方法，其中，在所述深槽孔中填充介质层的步骤中，所述介质层的中间部分形成空腔。
21.根据权利要求20所述的制造方法，其中，所述空腔的顶部距离所述外延层的表面的距离为0.5～1.5um。
22.根据权利要求17所述的制造方法，其中，所述深槽孔的深度范围包括10～30um，所述深槽孔的宽度范围包括1.0～3.0um。
23.根据权利要求17所述的制造方法，其中，所述深槽孔的深宽比包括5：1～20：1。
24.根据权利要求16所述的制造方法，其中，所述衬底为P型衬底，所述外延层为P型外延层。
25.根据权利要求24所述的制造方法，其中，所述P型外延层的厚度包括5～7um。
26.根据权利要求16所述的制造方法，其中，所述栅极结构包括栅氧化层和多晶硅层。
27.根据权利要求26所述的制造方法，其中，所述多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm2。
28.根据权利要求16所述的制造方法，其中，在形成多个栅极结构的步骤之后，还包括：
在所述低压N型阱和所述低压P型阱中形成多个欧姆接触区；
在所述多个栅极结构和所述多个欧姆接触区上形成绝缘层；
形成贯穿所述绝缘层的多个金属电极，所述金属电极分别与所述欧姆接触区或所述栅极结构接触。
29.根据权利要求16所述的制造方法，其中，所述高压集成电路中包括高压LDMOS器件，高压岛及CMOS器件，所述高压LDMOS器件，高压岛及CMOS器件之间由所述深槽隔离结构隔开。
30.根据权利要求29所述的制造方法，其中，所述高压集成电路中还包括中压HVCMOS器件、双极型器件和二极管器件，所述中压HVCMOS器件、所述双极型器件和所述二极管器件由所述深槽隔离结构隔开。
31.根据权利要求16-30中任一项所述的制造方法，其中，所述高压集成电路用于栅极驱动。
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