CN116190451B - 栅源结构及制造方法、非对称沟槽型mosfet及制造方法 - Google Patents
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Abstract
本申请公开了一种栅源结构及制造方法、非对称沟槽型MOSFET及制造方法，栅源结构包括：第一掺杂类型的衬底；第一掺杂类型的外延层；第一掺杂类型的电流扩展层；沟槽，从电流扩展层的表面向其内部延伸；源极导体，位于沟槽内；第一介质层，位于源极导体和沟槽的内表面之间，隔离源极导体和沟槽的内表面；栅极导体，位于沟槽内；隔离介质层，位于源极导体和栅极导体之间，隔离源极导体和所述栅极导体；栅介质层，位于栅极导体和所述沟槽的内表面之间，隔离栅极导体和所述沟槽的内表面；其中，源极导体包括：第一部分，与栅极导体一侧的侧边相对；以及第二部分，与栅极导体的底部相对；第一部分和所述第二部分相互垂直，并且连接成一体。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种栅源结构及制造方法、非对称沟槽型MOSFET及制造方法。
背景技术
传统平面碳化硅（SiC）MOSFET（Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管）由于JFET效应，导通电阻通常较大。沟槽MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）具有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。
但是，普通沟槽MOSFET（Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管）中，栅介质层的可靠性问题成为制约沟槽MOSFET器件可靠性的关键。
发明内容
鉴于上述问题，本申请的目的在于提供一种栅源结构及制造方法、非对称沟槽型MOSFET及制造方法，引入电流扩展层，以进一步降低导通电阻，提高栅介质层可靠性。
本申请第一方面提供一种非对称沟槽型MOSFET的栅源结构，包括：
第一掺杂类型的衬底；
第一掺杂类型的外延层，位于所述衬底上；
第一掺杂类型的电流扩展层，位于所述外延层中；
沟槽，从所述电流扩展层的表面向其内部延伸；
源极导体，位于所述沟槽内；
第一介质层，位于所述源极导体和所述沟槽的内表面之间，隔离所述源极导体和所述沟槽的内表面；
栅极导体，位于所述沟槽内；
隔离介质层，位于所述源极导体和所述栅极导体之间，隔离所述源极导体和所述栅极导体；
栅介质层，位于所述栅极导体和所述沟槽的内表面之间，隔离所述栅极导体和所述沟槽的内表面；
其中，所述源极导体包括：
第一部分，与所述栅极导体一侧的侧边相对；以及
第二部分，与所述栅极导体的底部相对；
所述第一部分和所述第二部分相互垂直，并且连接成一体。
本申请第二方面提供一种非对称沟槽型MOSFET，包括：
第一掺杂类型的衬底；
第一掺杂类型的外延层，位于所述衬底上；
第一掺杂类型的电流扩展层，位于所述外延层中；
沟槽，从所述电流扩展层的表面向其内部延伸；
源极导体，位于所述沟槽内；
第一介质层，位于所述源极导体和所述沟槽的内表面之间，隔离所述源极导体和所述沟槽的内表面；
栅极导体，位于所述沟槽内；
隔离介质层，位于所述源极导体和所述栅极导体之间，隔离所述源极导体和所述栅极导体；
栅介质层，位于所述栅极导体和所述沟槽的内表面之间，隔离所述栅极导体和所述沟槽的内表面；
第一体区，在所述沟槽的第一侧与所述沟槽邻接；以及
第二体区，至少在所述沟槽的第二侧与所述沟槽邻接，所述沟槽的第一侧和所述沟槽的第二侧相对；
其中，所述源极导体包括：
第一部分，与所述栅极导体一侧的侧边相对；以及
第二部分，与所述栅极导体的底部相对；
所述第一部分和所述第二部分相互垂直，并且连接成一体。
本申请第三方面提供一种非对称沟槽型MOSFET的栅源结构的制造方法，包括：
在衬底上依次形成外延层以及电流扩展层，所述衬底、所述外延层以及所述电流扩展层具有第一掺杂类型；
形成从所述电流扩展层的表面向其内部延伸的沟槽；
在所述沟槽内形成源极导体，以及位于所述源极导体和所述沟槽内表面之间的第一介质层，所述第一介质层隔离所述源极导体和所述沟槽的内表面；
在所述沟槽内形成栅极导体，位于所述源极导体和所述栅极导体之间的隔离介质层，以及位于所述栅极导体和所述沟槽内表面之间的栅介质层；所述隔离介质层隔离所述源极导体和所述栅极导体，所述栅介质层隔离所述栅极导体和所述沟槽内表面。
本申请第四方面提供一种非对称沟槽型MOSFET的制造方法，包括：
在衬底上依次形成外延层以及电流扩展层，所述衬底、所述外延层以及所述电流扩展层具有第一掺杂类型；
形成从所述电流扩展层的表面向其内部延伸的沟槽；
在所述沟槽内形成源极导体，以及位于所述源极导体和所述沟槽内表面之间的第一介质层，所述第一介质层隔离所述源极导体和所述沟槽的内表面；
在所述沟槽内形成栅极导体，位于所述源极导体和所述栅极导体之间的隔离介质层，以及位于所述栅极导体和所述沟槽内表面之间的栅介质层；所述隔离介质层隔离所述源极导体和所述栅极导体，所述栅介质层隔离所述栅极导体和所述沟槽内表面；
形成第二掺杂类型的第一体区和第二体区；所述第一体区在所述沟槽的第一侧与所述沟槽邻接；所述第二体区至少在所述沟槽的第二侧与所述沟槽邻接，所述沟槽的第一侧和所述沟槽的第二侧相对。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：
图1为本申请实施例的非对称沟槽型MOSFET的截面图；
图2a至图2i示出了本申请第一实施例的非对称沟槽型MOSFET器件的制造方法的各阶段截面图；
图3a至图3d示出了本申请第二实施例的非对称沟槽型MOSFET器件的制造方法的各阶段截面图。
具体实施方式
以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如砷化镓（GaAs）、氮化镓（GaN）等，IV-IV族半导体，如碳化硅（SiC）等，II-VI族化合物半导体，如硫化镉（CdS）、碲化镉（CdTe）等，以及IV族半导体，如硅（Si）、锗（Ge）等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
图1为本申请实施例的非对称沟槽型MOSFET的截面图。本申请中，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。在半导体层中注入N型掺杂剂，例如P、As，可以形成N型半导体层。在半导体层中掺入P型掺杂剂，例如B，可以形成P型半导体层。
如图1所示，非对称沟槽型MOSFET100包括衬底101、位于衬底101第一表面的外延层111以及位于外延层111上的电流扩展层（CSL层）112。衬底101作为器件的漏区，具有第一掺杂类型，于一实施例中，衬底101为N型重掺杂。外延层111作为器件的漂移区，具有第一掺杂类型，于一实施例中，外延层111为N型轻掺杂。电流扩展区112为第一掺杂类型，于一实施例中，为N型重掺杂，以进一步降低导通电阻。
非对称沟槽型MOSFET 100包括沟槽113，位于沟槽113内的源极导体121以及栅极导体123。沟槽113从电流扩展层112的上表面向其内部延伸，且沟槽113的底部不超过电流扩展层112的底部，即沟槽113位于电流扩展层112内。沟槽113包括相对的第一侧壁113a（例如图1中的左侧侧壁）、第二侧壁113b（例如图1中的右侧侧壁），以及连接第一侧壁和第二侧壁的底壁113c，沟槽113的第一侧壁113a、第二侧壁113b和底壁113c构成沟槽113的内表面。
源极导体121包括相互垂直的第一部分121a和第二部分121b，第一部分121a和第二部分121b连接成一体，形成L型的源极导体121。源极导体121经由第一介质层120与沟槽113的内表面隔离，具体地，源极导体121的第一部分121a经由第一介质层120与沟槽113的第二侧壁113b隔离，第二部分121b经由第一介质层120与沟槽113的底壁113c隔离。
栅极导体123位于源极导体121第二部分121b的上方，以及源极导体121第一部分121a的第一侧（例如图1中的左侧）。源极导体121的第一部分121a与栅极导体123一侧的侧边相对，第二部分121b与栅极导体123的底部相对，源极导体121的L型结构使得源极导体121与栅极导体123之间具有更大的相对面积，进一步增大了栅源电容。
栅极导体123的第一侧（例如图1中的左侧）经由栅介质层122a与沟槽113的内表面隔离，栅极导体123的底部以及第二侧经由隔离介质层122b与源极导体121隔离，具体地，栅极导体123的第一侧经由栅介质层122a与沟槽113的第一侧壁113a隔离，栅极导体123的底部经由隔离介质层122b与源极导体121的第二部分121b隔离，栅极导体123的第二侧经由隔离介质层122b与源极导体121的第一部分121a隔离。于一实施例中，隔离介质层122b的厚度大于100nm。
非对称沟槽型MOSFET 100包括第一体区114、第二体区115、第一掺杂区116、第二掺杂区117、第三掺杂区118以及第四掺杂区119。其中，第一体区114、第二体区115、第一掺杂区116、第二掺杂区117具有第二掺杂类型，第三掺杂区118以及第四掺杂区119具有第一掺杂类型。
第一体区114设置于电流扩展层112内，第三掺杂区118位于第一体区114内，第一体区114、第三掺杂区118分别在沟槽113的第一侧（例如图1中的左侧）与沟槽113邻接。第一掺杂区116在第一体区114远离沟槽113的一侧（例如图1中的左侧）与第一体区114邻接，具体地，第一掺杂区116从电流扩展层112的上表面向其内部延伸，且第一掺杂区116在电流扩展层112内的延伸深度大于沟槽113在电流扩展层112内的延伸深度，即在第一掺杂区116的深度大于沟槽113的深度，以进一步的降低栅介质层122a的电场强度，对栅介质层122a进行保护。于一实施例中，第一掺杂区116的深度比沟槽113的深度大0.1um~0.5um。
于一实施例中，第一掺杂区116的底部不超过电流扩展层112的底部，即第一掺杂区116位于电流扩展层112内。在其他实施例中，第一掺杂区116的底部还可以超过电流扩展层112的底部，延伸至外延层111内。本领域技术人员可以根据需要对第一掺杂区116的深度进行设置，本实施例对此不做限制。
第二体区115包括位于沟槽113第二侧的第三部分115a，以及位于沟槽113下方的第四部分115b，第三部分115a以及第四部分115b连接形成一体，围绕沟槽113的第二侧，沟槽113底部的至少一部分以及沟槽113的第二侧和沟槽113的底部形成的拐角。其中，第四部分115b的一端与第三部分115a连接，另一端向着远离第三部分115a的方向延伸。
源极导体121的第二部分121b与第二体区115的第四部分115b均在第一方向（例如图1中的X轴负方向）延伸，且在第一方向上，第四部分115b远离第三部分115a的一端不超过第二部分121b远离第一部分121a的一端。
本实施例中，第二体区115的底部超过电流扩展层112的底部，延伸外延层111内部。在其他实施例中，第二体区115的底部不超过电流扩展层112的底部，第二体区115位于电流扩展层112内。
第二掺杂区117以及第四掺杂区119均位于第二体区115内部，具体位于第二体区115的第三部分115a。第四掺杂区119与沟槽113邻接，第二掺杂区117在第四掺杂区119远离沟槽113的一侧与第四掺杂区119邻接。
非对称沟槽型MOSFET 100包括层间介质层124，层间介质层124至少覆盖第一掺杂区116的表面、第二掺杂区117的表面、第三掺杂区118的表面、第四掺杂区119的表面、栅极导体123的表面以及源极导体121的部分表面。层间介质层124内具有导电通道125，导电通道125穿透层间介质层124到达源极导体121。
非对称沟槽型MOSFET 100还包括源极电极126以及漏极电极127，源极电极126位于层间介质层124的表面，并且经由导电通道125与源极导体121的表面接触。漏极电极127位于衬底101的第二表面，与衬底101接触。其中，衬底101的第一表面和第二表面相对。
本实施例中，当栅极导体123施加正向偏压时，第一体区114表面反型，形成沟道区，器件导通。当器件施加零偏压或负偏压时，器件关断。当器件处于反向时，由第一掺杂区116，第二体区115与外延层111（漂移区）形成耗尽区耐压。
当器件源极电极126施加正向电压，漏极电极127接地（第三象限工作区间）时，第二体区115与第一介质层120邻接的表面形成电子沟道，电子通过该沟道流向漏区。而通过控制第一介质层120的厚度，以及第二体区115接近第一介质层120表面的掺杂浓度，使得该沟道二极管的正向导通压降低于器件体二极管的导通压降。当器件源极电极126施加正向电压，漏极电极127接地（第三象限工作区间）时，沟道二极管优先于体二极管导通。通过控制第一介质层120的厚度，以及第二体区115接近第一介质层120表面的掺杂浓度，可以实现沟道二极管1V～3V左右的开启电压。于一实施例中，第一介质层120的厚度为30nm~70nm。
本实施例中，通过电流扩展层112的引入能够进一步降低导通电阻，提高栅氧可靠性。此外，本实施例中，栅极导体123以及源极导体121共用一个沟槽，节省了器件的面积，能够缩小器件的尺寸，降低成本。
本实施例中，源极导体121的L型结构增大了源极导体121与栅极导体123的交叠面积，进一步增大了源栅电容，降低了寄生导通风险，减小了EMI失效发生的几率。
本实施例中，通过引入沟道二极管，并且通过控制第一介质层120的厚度，以及第二体区115接近第一介质层120表面的掺杂浓度，使得沟道二极管优先于体二极管导通。沟道二极管属于单极器件（仅电子导通），因此避免了双极退化的影响。
进一步地，沟道二极管属于单极器件（仅电子导通），在反向恢复时，无少数载流子复合，因此进一步提高了反向恢复能力。
本实施例中，第一掺杂区深116度大于沟槽113的深度，第二体区115围绕沟槽113的第二侧，沟槽113底部的至少一部分以及沟槽113的第二侧和沟槽113的底部形成的拐角，第一掺杂区116和第二体区115共同作用，屏蔽沟槽底部电场，以保护栅介质层，提高栅介质层可靠性。
图2a至图2i示出了本申请一实施例的非对称沟槽型MOSFET器件的制造方法的各阶段截面图。
如图2a所示，在衬底101上形成外延层111。
该步骤中，采用外延层生长工艺在半导体衬底101上形成外延层111。衬底101以及外延层111具有第一掺杂类型。衬底101作为器件的漏区，外延层111作为器件的漂移区。于一实施例中，衬底101为N型重掺杂，外延层111为N型轻掺杂，衬底101可以为碳化硅（SiC）衬底。
如图2b所示，在外延层111内部形成电流扩展层（CSL层）112。
该步骤中，通过离子注入向外延层111注入第一掺杂类型的掺杂剂，在外延层111内部形成第一掺杂类型的电流扩展层112，电流扩展层112从外延层111的表面向其内部延伸，停止于外延层111内部。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度。于一实施例中，电流扩展层112为N型重掺杂。在其他实施例中，电流扩展层112还可以通过外延的方法形成，本实施例对此不做限制。
如图2c所示，进行第一次离子注入，形成第二掺杂类型的第一体区114和第二体区115。
该步骤中，例如采用沉积工艺在电流扩展层（CSL层）112的表面形成第一掩膜，采用光刻形成图案化的第一掩膜，然后经由图案化的第一掩膜进行第一次离子注入，第一次离子注入注入第二掺杂类型的掺杂剂，以分别形成第一体区114和第二体区115。通过控制第一次离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，本实施例中，第一体区114和第二体区115相互分离，且具有不同的深度。在其他实施例中，可以根据需要对第一体区114和第二体区115的深度以及掺杂浓度进行设置。形成第一体区114和第二体区115之后去除第一掩膜。
本实施例中，第一体区114从电流扩展层112的表面向其内部延伸，且第一体区114的底部不超过电流扩展层112的底部，即第一体区114位于电流扩展层112内。第二体区115从电流扩展层112的表面向其内部延伸，且第二体区115的底部超过电流扩展层112的底部，延伸至外延层111内部，即第二体区115的底部位于外延层111内部。在其他实施例中，还可以通过控制第一次离子注入的注入能量，使得第二体区115的底部不超过电流扩展层112的底部，使得第二体区115的底部位于电流扩展层112内部。
接着，进行第二次离子注入，形成第二掺杂类型的第一掺杂区116和第二掺杂区117。
该步骤中，例如采用沉积工艺在外延层的表面形成第二掩膜，采用光刻形成图案化的第二掩膜，然后经由图案化的第二掩膜进行第二次离子注入，第二次离子注入注入第二掺杂类型的掺杂剂，分别形成第一掺杂区116和第二掺杂区117。通过控制第二次离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度。
本实施例中，第一掺杂区116与第一体区114邻接。第一掺杂区116从电流扩展层112的表面向其内部延伸，且第一掺杂区116的底部不超过电流扩散区112的底部，即第一掺杂区116位于电流扩展层112内。在其他实施例中，还可以通过控制第二次离子注入的注入能量，使得第一掺杂区116的底部超过电流扩展层112的底部，延伸至外延层111内，即第一掺杂区116的底部位于外延层111内部。
第二掺杂区117位于第二体区115内部，第二掺杂区117从第二体区115的表面向其内部延伸，且第二掺杂区117的底部不超过第二体区115对的底部。
接着，进行第三次离子注入，形成第一掺杂类型的第三掺杂区118和第四掺杂区119。
该步骤中，例如采用沉积工艺在外延层的表面形成第三掩膜，采用光刻形成图案化的第三掩膜，然后经由图案化的第三掩膜对外延层进行第三次离子注入，第三次离子注入向外延层111注入第一掺杂类型的掺杂剂，在外延层111内部分别形成第三掺杂区118和第四掺杂区119。通过控制第三次离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度。
本实施例中，第三掺杂区118位于第一体区114内部，与第一掺杂区116邻接。第三掺杂区118从外延层111的表面向其内部延伸，且第三掺杂区118在外延层内延伸的深度小于第一体区114在外延层111内延伸的深度。第四掺杂区119位于第二体区115内部，在第二体区115内部与第二掺杂区117邻接。
如图2d所示，形成沟槽113。
例如采用沉积工艺形成掩膜，采用光刻形成图案化掩模，然后对没有掩膜覆盖的外延层111进行刻蚀，以在外延层111中形成沟槽113。沟槽113包括相对的第一侧壁113a（例如图1中的左侧侧壁）、第二侧壁113b（例如图1中的右侧侧壁），以及连接第一侧壁和第二侧壁的底壁113c，沟槽113的第一侧壁113a、第二侧壁113b和底壁113c构成沟槽113的内表面。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀。在一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成沟槽113后，去除掩膜。
其中，第一体区114、第一掺杂区116、第三掺杂区118位于沟槽113的第一侧（例如附图2d中所示的左侧），第二体区115、第二掺杂区117、第四掺杂区119位于沟槽113的第二侧（例如附图2d中所示的右侧）。第一体区114和第三掺杂区118在沟槽113的第一侧与沟槽113邻接，第四掺杂区119在沟槽113的第二侧与沟槽113邻接。
第一掺杂区116在外延层111中的延伸深度大于沟槽113在外延层111中的延伸深度，第二体区115在外延层111中的延伸深度大于沟槽113在外延层111中的延伸深度。形成沟槽113之后，第二体区115的至少一部分被去除，剩余的第二体区115围绕沟槽113的第二侧壁113b，以及沟槽113的部分底壁113c，对沟槽113进行半包围。
形成沟槽113之后，剩余的第二体区115包括位于沟槽113第二侧的第三部分115a，以及位于沟槽113下方的第四部分115b，第三部分115a以及第四部分115b连接形成一体，围绕沟槽113的第二侧，沟槽113底部的至少一部分以及沟槽113的第二侧和沟槽113的底部形成的拐角。其中，第四部分115b的一端与第三部分115a连接，另一端向着远离第三部分115a的方向延伸。
如图2e所示，形成第一介质层120以及导体层1211。
该步骤中，例如通过沉积方法，在沟槽113的内表面（沟槽113的底壁113c、第一侧壁113a和第二侧壁113b）以及外延层111的上表面形成第一介质层120，即第一介质层120覆盖沟槽113的内表面以及电流扩展层112的表面。第一介质层120例如为氧化硅层。
采用低压化学气相沉积的方式，在第一介质层120上形成导体层1211，导体层1211包括位于沟槽113内的部分以及位于电流扩展层112上方的部分。导体层1211例如为多晶硅层。
如图2f所示，采用回刻蚀或化学机械平面化，去除导体层1211位于外延层111上方的部分，使得导体层1211的上端终止于沟槽的开口处。本实施例中，同时去除位于外延层111上方的第一介质层120。
对导体层1211位于沟槽内的部分进行刻蚀，以得到L型的源极导体121。对第一介质层120位于沟槽内的部分进行刻蚀，只保留位于源极导体121和沟槽113的第二侧壁113b之间以及源极导体121和沟槽113的部分底壁113c之间的第一介质层120。
其中，源极导体121包括相互垂直的第一部分121a和第二部分121b，第一部分121a的一端和第二部分121b一端连接，形成L型的源极导体121。源极导体121经由第一介质层120与沟槽113的内表面隔离，具体地，源极导体121的第一部分121a经由第一介质层120与沟槽113的第二侧壁113b隔离，第二部分121b经由第一介质层120与沟槽113的底壁113c隔离。
源极导体121的第二部分121b与第二体区115的第四部分115b均在第一方向（例如图1中的X轴负方向）延伸，且在第一方向上，第四部分115b远离的第三部分115a的一端不超过第二部分121b远离第一部分121a的一端。
如图2g所示，形成第二介质层1221。
该步骤中，通过沉积方法，在沟槽113内以及外延层111的上表面形成第二介质层1221。采用回刻蚀或化学机械平面化，去除第二介质层1221位于外延层111上方的部分，使得第二介质层1221的上端终止于沟槽的开口处，并且第二介质层1221的上表面与外延层111的上表面齐平。
如图2h所示，在第二介质层1221内形成栅极沟槽。
该步骤中，例如采用沉积工艺在第二介质层1221以及外延层111的上表面形成掩膜，采用光刻形成图案化掩模，然后对没有掩膜覆盖的第二介质层1221位于沟槽113内的部分进行刻蚀，以在第二介质层1221中形成栅极沟槽。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀。在一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成栅极沟槽后，去除掩膜。
其中，栅极沟槽的第一侧壁与源极导体121的第二部分121b远离第一部分121a的端部齐平。形成栅极沟槽之后，栅极沟槽第一侧壁和沟槽113内表面（具体为沟槽的第一侧壁113a）之间的第二介质层1221得以保留，形成栅介质层122a，位于栅极沟槽底部与源极导体121的第二部分121b之间的第二介质层以及位于栅极沟槽第二侧壁与源极导体121的第一部分121a之间的第二介质层得以保留，形成隔离介质层122b。
如图2i所示，形成栅极导体123。
该步骤中，通过低压化学气相沉积的方式，在栅极沟槽的内部、以及外延层111的上表面形成导体层。
采用回刻蚀或化学机械平面化，去除导体层位于外延层111上方的部分，使得导体层的上端终止于沟槽的开口处，并且导体层的上表面与外延层111的上表面齐平，形成栅极导体123。
栅极导体123的第一侧经由栅介质层122a与沟槽113的内表面（具体为沟槽的第一侧壁113a）隔离，栅极导体123的底部以及第二侧经由隔离介质层122b与源极导体121隔离。
接着，形成层间介质层124。
通过沉积工艺，至少在第一掺杂区116的表面、第二掺杂区117的表面、第三掺杂区118的表面、第四掺杂区119的表面、栅极导体123的表面以及源极导体121的部分表面形成层间介质层124，进一步进行化学机械平面化，以获得平整的表面。
通过刻蚀工艺，形成穿透层间介质层124到达源极导体121的导电通道125，以及在导电通道124上方形成源极电极126，源极电极126经由导电通道125连接至源极导体121。通过沉积工艺，在衬底101的第二表面上形成漏极电极127，得到如图1所示的非对称沟槽型MOSFET 100。
本实施例中，源极导体、源极电极、栅极导体以及漏极电极124可以分别由导电材料形成，于一实施例中，可以是铝合金或铜之类的金属材料。
图3a至图3d示出了本申请一实施例的非对称沟槽型MOSFET器件的制造方法的各阶段截面图。
图3a和图3b所示的步骤与图2a和图2b所示的步骤相同，本实施例在此不再赘述。
如图3c所示，形成沟槽113。
例如采用沉积工艺形成掩膜，采用光刻形成图案化掩模，然后对没有掩膜覆盖的外延层111进行刻蚀，以在外延层111中形成沟槽113。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀。在一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成沟槽113后，去除掩膜。
如图3d所示，进行第一次离子注入，形成第二掺杂类型的第一体区114和第二体区115。进行第二次离子注入，形成第二掺杂类型的第一掺杂区116和第二掺杂区117。进行第三次离子注入，形成第一掺杂类型的第三掺杂区118和第四掺杂区119。
其中，形成第二体区115包括形成位于沟槽113第二侧的第三部分115a，以及形成位于沟槽113下方的第四部分115b；第三部分115a和第四部分115b连接形成一体，构成第二体区115，第二体区115围绕沟槽113的第二侧，沟槽113底部的至少一部分以及沟槽113的第二侧和沟槽113的底部形成的拐角。
本实施形成第一介质层、源极导体、隔离介质层、栅介质层、栅极导体、层间介质层、导电通道、源极电极、漏极电极的方法与第一实施例相同，本实施例在此不再赘述。
本实施例中，先形成沟槽133，再形成第一体区114、第二体区115、第一掺杂区116、第二掺杂区117、第三掺杂区118以及第四掺杂区119，经由沟槽113进行定位，以确定第一体区114、第二体区115、第一掺杂区116、第二掺杂区117、第三掺杂区118以及第四掺杂区119的位置。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。
Claims (9)
1.一种非对称沟槽型MOSFET，包括：
第一掺杂类型的衬底；
第一掺杂类型的外延层，位于所述衬底上；
第一掺杂类型的电流扩展层，位于所述外延层中；
沟槽，从所述电流扩展层的表面向其内部延伸；
源极导体，位于所述沟槽内；
第一介质层，位于所述源极导体和所述沟槽第二侧的内表面之间，隔离所述源极导体和所述沟槽的内表面；
栅极导体，位于所述沟槽内；
隔离介质层，位于所述源极导体和所述栅极导体之间，隔离所述源极导体和所述栅极导体；
栅介质层，位于所述栅极导体和所述沟槽第一侧的内表面之间，隔离所述栅极导体和所述沟槽的内表面；
第一体区，在所述沟槽的第一侧与所述沟槽邻接；以及
第二体区，至少在所述沟槽的第二侧与所述沟槽邻接，所述沟槽的第一侧和所述沟槽的第二侧相对；
第一掺杂类型的第三掺杂区，位于所述第一体区内，并且与所述沟槽邻接；
第二掺杂类型的第一掺杂区，所述第一掺杂区在所述第一体区远离所述沟槽的一侧与所述第一体区邻接；
第一掺杂类型的第四掺杂区，位于所述第二体区内，并且与所述沟槽邻接；
第二掺杂类型的第二掺杂区，所述第二掺杂区位于所述第二体区内，所述第二掺杂区在所述第四掺杂区远离所述沟槽的一侧与所述第四掺杂区邻接；
所述第一掺杂区从所述电流扩展层的上表面向其内部延伸，且所述第一掺杂区在所述电流扩展层内的延伸深度大于所述沟槽在所述电流扩展层内的延伸深度；
其中，所述源极导体包括：
第一部分，与所述栅极导体一侧的侧边相对；以及
第二部分，与所述栅极导体的底部相对；
所述第一部分和所述第二部分相互垂直，并且连接成一体；
所述第二体区包括：
第三部分，位于所述沟槽的第二侧，并且与所述沟槽邻接；及
第四部分，位于所述沟槽的下方；
所述第三部分和所述第四部分连接形成一体，围绕所述沟槽的第二侧，所述沟槽底部的至少一部分以及所述沟槽的第二侧和所述沟槽的底部形成的拐角；
所述第二部分与所述第四部分均在第一方向延伸，且在所述第一方向上，所述第四部分远离所述第三部分的一端不超过所述第二部分远离所述第一部分的一端；
层间介质层，所述层间介质层至少覆盖所述第一掺杂区的表面、所述第二掺杂区的表面、所述第三掺杂区的表面、所述第四掺杂区的表面、所述栅极导体的表面以及所述源极导体的部分表面；
源极电极，所述源极电极位于所述层间介质层的表面，并且经由导电通道与所述源极导体的表面接触；
漏极电极，所述漏极电极位于所述衬底的第二表面，与所述衬底接触；
当所述源极电极施加正向电压，所述漏极电极接地时，所述第二体区与所述第一介质层邻接的表面形成电子沟道，电子通过该沟道流向所述衬底。
2.根据权利要求1所述的非对称沟槽型MOSFET，其中，所述第一掺杂区的底部位于电流扩展层内或者位于外延层内。
3.根据权利要求1所述的非对称沟槽型MOSFET，其中，所述第二体区的底部位于电流扩展层内或者位于外延层内。
4.一种非对称沟槽型MOSFET的制造方法，包括：
在衬底上依次形成外延层以及电流扩展层，所述衬底、所述外延层以及所述电流扩展层具有第一掺杂类型；
形成从所述电流扩展层的表面向其内部延伸的沟槽；
在所述沟槽内形成源极导体，以及位于所述源极导体和所述沟槽第二侧内表面之间的第一介质层，所述第一介质层隔离所述源极导体和所述沟槽的内表面；
在所述沟槽内形成栅极导体，位于所述源极导体和所述栅极导体之间的隔离介质层，以及位于所述栅极导体和所述沟槽第一侧内表面之间的栅介质层；所述隔离介质层隔离所述源极导体和所述栅极导体，所述栅介质层隔离所述栅极导体和所述沟槽内表面；
形成第二掺杂类型的第一体区和第二体区；所述第一体区在所述沟槽的第一侧与所述沟槽邻接；所述第二体区至少在所述沟槽的第二侧与所述沟槽邻接，所述沟槽的第一侧和所述沟槽的第二侧相对；
形成第一掺杂类型的第三掺杂区和第四掺杂区，所述第三掺杂区位于所述第一体区内，并且与所述沟槽邻接，所述第四掺杂区，位于所述第二体区内，并且与所述沟槽邻接；
形成第二掺杂类型的第一掺杂区和第二掺杂区，所述第一掺杂区在所述第一体区远离所述沟槽的一侧与所述第一体区邻接，所述第二掺杂区位于所述第二体区内，所述第二掺杂区在所述第四掺杂区远离所述沟槽的一侧与所述第四掺杂区邻接；
至少在所述第一掺杂区的表面、所述第二掺杂区的表面、所述第三掺杂区的表面、所述第四掺杂区的表面、所述栅极导体的表面以及所述源极导体的部分表面形成层间介质层；
形成穿透所述层间介质层到达所述源极导体的导电通道，以及在所述导电通道上方形成源极电极，所述源极电极经由所述导电通道连接至所述源极导体；以及
在所述衬底的第二表面上形成漏极电极；
所述第一掺杂区从所述电流扩展层的上表面向其内部延伸，且所述第一掺杂区在所述电流扩展层内的延伸深度大于所述沟槽在所述电流扩展层内的延伸深度；
其中，所述源极导体包括：
第一部分，与所述栅极导体一侧的侧边相对；以及
第二部分，与所述栅极导体的底部相对；
所述第一部分和所述第二部分相互垂直，并且连接成一体；
所述第二体区包括：
第三部分，位于所述沟槽的第二侧，并且与所述沟槽邻接；及
第四部分，位于所述沟槽的下方；
所述第三部分和所述第四部分连接形成一体，围绕所述沟槽的第二侧，所述沟槽底部的至少一部分以及所述沟槽的第二侧和所述沟槽的底部形成的拐角；
所述第二部分与所述第四部分均在第一方向延伸，且在所述第一方向上，所述第四部分远离所述第三部分的一端不超过所述第二部分远离所述第一部分的一端。
5.根据权利要求4所述的方法，其中，在所述沟槽内形成源极导体，以及位于所述源极导体和所述沟槽第二侧内表面之间的第一介质层的方法包括：
形成第一介质层，所述第一介质层覆盖所述沟槽的内表面以及所述电流扩展层的表面；
在所述第一介质层上形成导体层，所述导体层包括位于所述沟槽内的部分以及位于所述电流扩展层上方的部分；
去除所述第一介质层位于所述电流扩展层上方的部分以及导体层位于所述电流扩展层上方的部分；
对导体层位于沟槽内的部分进行刻蚀，得到源极导体；
对第一介质层位于沟槽内的部分进行刻蚀，只保留位于所述源极导体和所述沟槽第二侧内表面之间的第一介质层；
其中，得到的所述源极导体包括：
第一部分，与所述栅极导体一侧的侧边相对；以及
第二部分，与所述栅极导体的底部相对；
所述第一部分和所述第二部分相互垂直，并且连接成一体。
6.根据权利要求4所述的方法，其中，在所述沟槽内形成栅极导体，位于所述源极导体和所述栅极导体之间的隔离介质层，以及位于所述栅极导体和所述沟槽内表面之间的栅介质层的方法包括：
在所述沟槽内形成第二介质层，所述第二介质层包括位于沟槽内的部分以及位于电流扩展层上方的部分；
去除所述第二介质层位于电流扩展层上方的部分；
对第二介质层位于沟槽内的部分进行刻蚀，形成栅极沟槽；
在所述栅极沟槽内形成栅极导体；
其中，形成所述栅极沟槽之后，位于所述栅极沟槽第一侧侧壁和所述沟槽内表面之间的第二介质层得以保留，形成栅介质层，位于所述栅极沟槽底部与源极导体之间的第二介质层以及位于所述栅极沟槽第二侧侧壁与源极导体之间的第二介质层得以保留，形成隔离介质层，所述栅极沟槽的第一侧侧壁和所述栅极沟槽的第二侧侧壁相对。
7.根据权利要求4所述的方法，其中，形成所述第二体区的方法包括：在形成所述沟槽之前形成第二掺杂类型的第二体区；
形成所述沟槽之后，所述第二体区的至少一部分被去除，剩余的第二体区包括：
位于所述沟槽第二侧的第三部分，所述第三部分与所述沟槽邻接；以及
位于所述沟槽下方的第四部分；
所述第三部分和所述第四部分连接形成一体，构成第二体区，所述第二体区围绕所述沟槽的第二侧，所述沟槽底部的至少一部分以及所述沟槽的第二侧和所述沟槽的底部形成的拐角。
8.根据权利要求4所述的方法，其中，形成所述第二体区的方法包括：在形成所述沟槽之后形成第二掺杂类型的第二体区；
形成所述第二体区包括：
形成位于所述沟槽第二侧的第三部分，所述第三部分与所述沟槽邻接；以及
形成位于所述沟槽下方的第四部分；
所述第三部分和所述第四部分连接形成一体，构成第二体区，所述第二体区围绕所述沟槽的第二侧，所述沟槽底部的至少一部分以及所述沟槽的第二侧和所述沟槽的底部形成的拐角。
9.根据权利要求4所述的方法，其中，所述第二体区的底部位于电流扩展层内或者位于外延层内。
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Citations (4)
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|---|---|---|---|---|
| CN113629135A (zh) * | 2021-08-12 | 2021-11-09 | 重庆邮电大学 | 一种集成沟槽和体平面栅的SiC MOSFET器件 |
| CN114937692A (zh) * | 2022-07-25 | 2022-08-23 | 深圳市威兆半导体股份有限公司 | 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法 |
| CN115528090A (zh) * | 2022-09-15 | 2022-12-27 | 西南交通大学 | 一种双沟槽SiC MOSFET器件 |
| CN115632058A (zh) * | 2022-09-29 | 2023-01-20 | 华为数字能源技术有限公司 | 半导体器件、其制备方法、功率转换电路及车辆 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014107325B4 (de) * | 2014-05-23 | 2023-08-10 | Infineon Technologies Ag | Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements |
| CN112864018B (zh) * | 2019-11-28 | 2022-07-19 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
-
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Patent Citations (4)
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|---|---|---|---|---|
| CN113629135A (zh) * | 2021-08-12 | 2021-11-09 | 重庆邮电大学 | 一种集成沟槽和体平面栅的SiC MOSFET器件 |
| CN114937692A (zh) * | 2022-07-25 | 2022-08-23 | 深圳市威兆半导体股份有限公司 | 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法 |
| CN115528090A (zh) * | 2022-09-15 | 2022-12-27 | 西南交通大学 | 一种双沟槽SiC MOSFET器件 |
| CN115632058A (zh) * | 2022-09-29 | 2023-01-20 | 华为数字能源技术有限公司 | 半导体器件、其制备方法、功率转换电路及车辆 |
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