CN111710719A - 横向双扩散晶体管及其制造方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，提供了一种横向双扩散晶体管及其制造方法，该横向双扩散晶体管包括：具有第一掺杂类型的衬底；位于衬底中且具有第一掺杂类型的沟道区；漂移区，位于衬底中且围绕沟道区设置，具有第二掺杂类型；位于衬底上的源极电极和漏极电极，且该源极电极位于沟道区中，该漏极电极位于漂移区中；位于衬底上的栅叠层，该栅叠层位于源极电极和漏极电极之间，包括在衬底上依次堆叠的栅氧化层和栅极电极，其中，该栅氧化层为阶梯氧化层，具有与源极电极相邻近的第一台阶和与漏极电极相邻近的第二台阶，且第一台阶的上表面高度低于第二台阶的上表面高度。由此可有效缩短电流路径，降低源漏导通电阻。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种横向双扩散晶体管及其制造方法。
背景技术
横向扩散MOS(Lateral Double-Diffused MOSFET，LDMOS)晶体管作为功率场效应晶体管的一种，具有工艺兼容、热稳定性和频率稳定性好、增益高、反馈电容和热阻低、以及输入阻抗恒定等优良特性，因此得到了广泛应用，人们对于LDMOS的性能要求也越来越高。
LDMOS器件是整个功率集成电路的关键组成部分，其结构性能直接影响到功率集成电路的性能。衡量LDMOS性能的主要参数有导通电阻和击穿电压，导通电阻越小越好，击穿电压越大越好。事实上，导通电阻和击穿电压是互相矛盾的两个参数。在LDMOS的实际应用中，要求在满足源漏击穿电压off-BV高的前提下，尽可能降低器件的源漏导通电阻Rdson，但是源漏击穿电压与导通电阻的优化要求确是矛盾的。通常来说，降低LDMOS的导通阻抗的方法就是在不断提高漂移区浓度的同时，通过各种降低表面电场(Reduce surfaceelectric field，RESURF)理论，使其能够完全耗尽，从而获得低导通阻抗，并维持很高的击穿电压。
参考图1，现有技术中提供的一种LDMOS器件包括：衬底101、沟道区151、漂移区102、源极161、栅氧化层141、漏极162、场氧化层131、栅极142。其中，沟道区151和漂移区102形成在衬底101中，且沟道区151和漂移区102的掺杂浓度不同。源极161与沟道区151相连通，漏极162与漂移区102相连通，场氧化层131位于漂移区102的上方，源极161具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近栅氧化层141而P+接触区远离栅氧化层141，N+源区和P+接触区例如通过各自金属连线与源极金属相连；栅极142位于栅氧化层141的上方，其延伸覆盖至场氧化层131上表面的一部分。
在传统硅的局部氧化(Local Oxidation of Silicon，LOCOS)工艺中，沟道中的电子从沟道进入漂移区后，需要先顺着LOCOS工艺处理的硅表面向下，然后再流经整个漂移区，最终被漏端收集，如图1中N型LDMOS器件的结构所示。电子顺着LOCOS的硅表面向下运动的区域，习惯上被称之为夹断区，夹断区的存在增大了器件的源漏导通电阻Rdson。在中低压LDMOS器件中，夹断区的电阻大约占到总电阻的三分之一。
这种结构中利用局部氧化的硅表面作为漂移区的耐压介质层，不可避免的导致沟道中载流子在进入漂移区后被迫向下转向，增大了电流路径，使得器件导通电阻升高。
发明内容
鉴于上述问题，本发明提供了一种横向双扩散晶体管及其制造方法，可以有效缩短电流路径，降低源漏导通电阻。
一方面本发明提供了一种横向双扩散晶体管，其包括：
衬底，具有第一掺杂类型；
沟道区，位于衬底中，具有第一掺杂类型；
漂移区，位于衬底中且围绕沟道区设置，具有第二掺杂类型；
位于衬底上的源极电极和漏极电极，且该源极电极位于沟道区中，该漏极电极位于漂移区中；
位于衬底上的栅叠层，该栅叠层位于源极电极和漏极电极之间，包括在衬底上依次堆叠的栅氧化层和栅极电极，
其中，该栅氧化层为阶梯氧化层，具有与源极电极相邻近的第一台阶和与漏极电极相邻近的第二台阶，且第一台阶的上表面高度低于第二台阶的上表面高度。
优选地，该横向双扩散晶体管还包括：
位于衬底上的第一介质层，该第一介质层位于前述的栅氧化层与漏极电极之间，分别与前述栅氧化层和栅极电极连接。
优选地，前述栅极电极的下表面与前述栅氧化层的上表面共形，且至少一部分位于第一介质层的上表面。
优选地，该横向双扩散晶体管还包括：
位于衬底上的场氧化层，通过前述沟道区与源极电极相连。
优选地，第一掺杂类型为P型，第二掺杂类型为N型；
或者，第一掺杂类型为N型，第二掺杂类型为P型。
另一方面本发明还提供了一种横向双扩散晶体管的制造方法，其包括：
在具有第一掺杂类型的衬底中形成第二掺杂类型的漂移区；
在衬底中形成具有第一掺杂类型的沟道区，且漂移区围绕该沟道区设置；
在衬底上形成源极区和漏极区，且源极区位于前述沟道区中，漏极区位于前述漂移区中；
在衬底上形成栅叠层，该栅叠层形成于源极区和漏极区之间，其包括在衬底上依次堆叠形成的栅氧化层和栅极层，
在所述源极区、漏极区和所述栅极层分别形成金属接触引出源极电极、漏极电极和栅极电极，
其中，该栅氧化层为阶梯氧化层，形成有与前述源极电极相邻近的第一台阶和与漏极电极相邻近的第二台阶，且该第一台阶的上表面高度低于第二台阶的上表面高度。
优选地，在衬底中形成具有第一掺杂类型的沟道区的步骤前，包括：
在衬底上形成第一介质层，该第一介质层形成于前述栅氧化层与漏极区之间，分别与栅氧化层和前述栅极区连接。
优选地，在衬底中形成具有第一掺杂类型的沟道区的步骤前，还包括：
在衬底上形成场氧化层，形成的场氧化层分别与沟道区和漂移区相连。
优选地，在衬底上形成源极区和漏极区包括：
在沟道区中经离子注入或扩散形成前述源极区；
在漂移区中经离子注入或扩散形成前述漏极区。
优选地，第一掺杂类型为P型，第二掺杂类型为N型；
或者，第一掺杂类型为N型，第二掺杂类型为P型。
本发明的有益效果是：本发明实施例提供的横向双扩散晶体管及其制造方法，其形成的场氧化层仅用于单个器件(横向双扩散晶体管)的隔离，通过在漂移区以阶梯氧化层(栅氧化层)代替场氧层，实现了沟道区在有源区(源区)的上表面高度低于漂移区有源区(漏区)的上表面高度，导致该横向双扩散晶体管的沟道载流子进入漂移区时不需要被迫向下转向，使得电流路径长度变短，有效降低其导通电阻，提高器件的电流性能。
同时，本发明实施例提供的横向双扩散晶体管通过在漂移区以阶梯氧化层(栅氧化层)代替场氧层，使该器件能根据实际耐压需求选择更合适的栅氧化层厚度，还不受场氧工艺的限制，从而能够实现器件的击穿电压大小可调，使该横向双扩散晶体管的器件性能更优。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出现有技术中一种横向双扩散晶体管的截面结构示意图；
图2a和图2b分别示出本发明实施例的横向双扩散晶体管的截面结构示意图和立体结构示意图；
图3a～图3f分别示出图1所示横向双扩散晶体管的制造方法在各个阶段形成结构的截面示意图；
图4示出本发明实施例的横向双扩散晶体管的制造方法的流程图；
图5a～图5h分别示出图2a所示实施例中横向双扩散晶体管的制造方法在各个阶段形成结构的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2a和图2b分别示出本发明实施例的横向双扩散晶体管的截面结构示意图和立体结构示意图。
参考图2a和图2b，本发明实施例提供的一种LDMOS器件，其包括：具有第一掺杂类型的衬底201、位于衬底201中具有第一掺杂类型的沟道区261、具有第二掺杂类型的漂移区202，该漂移区202位于衬底201中且围绕沟道区261设置，沟道区261和漂移区202形成在衬底201中，用于传输电子实现电气导通，且沟道区261和漂移区202的掺杂浓度不同，以获得不同的导通性能；以及位于衬底201上的源极电极271、漏极电极272，和位于衬底201上的栅叠层，其中，该源极电极271与沟道区261相连通，漏极电极272与漂移区202相连通，用于电连接外部电压的输入；该栅叠层位于源极电极271和漏极电极272之间，包括在衬底201上依次堆叠的栅氧化层241和栅极电极251，在栅极电极251输入高电压时，栅氧化层241可以使得源极电极271和漏极电极272之间通过沟道区261和漂移区202导通。
其中，该栅氧化层241为阶梯氧化层，具有与源极电极271相邻近的第一台阶和与漏极电极272相邻近的第二台阶，且该第一台阶的上表面高度低于该第二台阶的上表面高度。
进一步地，该LDMOS器件还包括位于衬底201上的第一介质层211，该第一介质层211位于栅氧化层241与漏极电极272之间，分别与栅氧化层241和栅极电极251连接。具体的，该第一介质层211位于漂移区202的上方，且其一端延伸与栅氧化层241连接，二者可用于实现栅极电极251和漂移区202之间的绝缘。示例性地，该第一介质层211的材料为氧化硅。进一步地，漏极电极272具有第二掺杂类型。
进一步地，栅极电极251的下表面与栅氧化层241的上表面共形，且栅极电极251的一侧边缘延伸覆盖在第一介质层211的上表面的至少一部分，另一侧完全覆盖在栅氧化层241的上表面。示例性地，栅极电极251的材料包括多晶硅，栅氧化层241的材料包括氧化硅。
进一步地，该LDMOS器件还包括位于衬底201上的场氧化层231，该场氧化层231通过沟道区261与源极电极271相连，其材料可以为氧化硅或者其他合适的材料，可通过热氧化、化学气相沉积等工艺形成。
本发明实施例提供的LDMOS器件即能为N型器件，也能为P型器件。当该LDMOS器件为N型LDMOS器件时，第一掺杂类型为P型，第二掺杂类型为N型；当该LDMOS器件为P型LDMOS器件时，第一掺杂类型为N型，第二掺杂类型为P型，本发明对此不作限制，下文本实施例中仅以N型LDMOS器件为例进行说明。
参考图2a，本发明实施例提供的LDMOS器件中，衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。具体在本实施例中，衬底201例如为硅衬底。该衬底201被掺杂有P型杂质例如B。该漂移区202的掺杂类型为N型，该漂移区202可通过向衬底201中进行N型掺杂离子的注入或者扩散工艺而形成，N型掺杂离子包括但不限于磷离子或砷离子。漂移区202和衬底201之间、漂移区202和沟道区261之间均形成PN结。
进一步地，源极电极271具有N+源区和P+衬底引出区，由第二掺杂类型的重掺杂区形成P+衬底引出区，该N+源区靠近栅氧化层241，离栅极电极251的第一侧面较近，该P+衬底引出区形成于沟道区261中并用于将沟道区261引出，该P+衬底引出区和N+源区横向接触且离栅极电极251的第一侧面较远。
本发明实施例提供的LDMOS器件，其形成的场氧化层仅用于单个器件(横向双扩散晶体管)的隔离，通过在漂移区以阶梯氧化层(栅氧化层)代替场氧层，使形成阶梯状的栅叠层，该阶梯氧化层具有与源极电极271相邻近的第一台阶和与漏极电极272相邻近的第二台阶，且该第一台阶的上表面高度低于该第二台阶的上表面高度，由此实现了沟道区在有源区(源极区)的上表面低度低于漂移区有源区(漏极区)的上表面高度，导致LDMOS器件的沟道载流子进入漂移区时不需要被迫向下转向，使得电流路径长度变短，有效降低其导通电阻，同时由于形成从沟道到漏端的扩展结构，在刻蚀槽的侧面也形成了多数载流子积累，这有效降低了沟道区的电阻和漂移区的电阻，提高器件的电流性能；
同时，阶梯分部的栅氧化层产生的附加电场调制，使LDMOS结构表面电场分布中出现新的电场峰而进一步优化了电场分布，提高了器件的耐压范围；同时可根据实际需求，通过工艺控制该阶梯氧化层的厚度，进一步获得良好的器件耐压。
图3a～图3f分别示出图1所示横向双扩散晶体管的制造方法在各个阶段形成结构的截面示意图，以下以N型横向双扩散晶体管为例，结合图3a～图3f介绍图1所示传统的横向双扩散晶体管的制造工艺。
首先，在N型掺杂的半导体衬底101如硅衬底中进行离子掺杂和扩散，形成一定离子浓度的漂移区102；然后在半导体衬底101的表面上依次至少沉积第一介质层111和第二介质层112，形成掩膜层，而后利用涂覆在第二介质层112上的胶层作为阻挡，对第二介质层112进行刻蚀，定义出场区和有源区，而后去除胶层，形成如图3a所示的截面结构。为了描述方便，仅以两层为例进行描述，第一介质层为氧化层，第二介质层为氮化硅层。同时，由于是至少两层设计，从方案实现来看，可以在第一介质层和第二介质层之间再设置其他介质层，或者在第一介质层的下方或第二介质层的上方设置其他介质层。
进一步地，在衬底上进行氧化物生长，在没有第二介质层112的区域沉积生长出第三介质层121，形成如图3b所示的截面结构。
而后，N型漂移区102上方未被第二介质层112覆盖的第一介质层111和第三介质层121在一定条件下发生反应，生成场氧化层131，形成的场氧化层131包括第一部分1311和第二部分1312，且第一部分1311和第二部分1312的端部形成鸟嘴区域。而由于第二介质层112的存在，使得场氧化层131在靠近有源区一端的鸟嘴区域一部分与第二介质层112邻接，另一部分与第一介质层111相接触，形成如图3c所示的截面结构。
进一步地，蚀刻去除第二介质层112和第一介质层111，使衬底表面暴露出一部分，再在衬底101上沉积氧化物，形成栅氧化层141，之后在栅氧化层141上方沉积多晶硅层，而后通过掩膜版蚀刻，使保留下的多晶硅层覆盖在栅氧化层141的上表面，并延伸至场氧化层131上表面的一部分，以形成场板142和栅极，如图3d所示的截面结构。
进一步地，根据场板142和场氧化层131自对准进行离子注入或者扩散形成沟道区151，如图3e所示；再次进行离子注入进行第一掺杂类型的重掺杂离子注入同时形成N+源区和N+漏区；而后进行第二掺杂类型的重掺杂离子注入形成的P+衬底引出区；或者扩散以分别形成位于沟道区151的源极161和位于漂移区102的漏极162，如图3f所示，其中，几次注入或扩散的离子掺杂类型不同，例如形成沟道区151注入的离子为P型掺杂，P型掺杂离子包括但不限于硼离子，形成源极161和漏极162注入的离子为N型掺杂，N型掺杂离子包括但不限于磷离子或砷离子。
最后，形成金属接触以引出源极电极、漏极电极、栅极电极和衬底电极。由此便完成了图1中示出的LDMOS的制作。一般的在实际应用中，衬底电极与源极电极共连，故在本实施例中，将衬底电极和源极电极统称为源极电极161，如图1和图3f所示。其中，第一介质层111和第三介质层121的材料一致，可以是但不限于氧化硅，第二介质层112的材料可以是但不限于氮化硅。源极161具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近栅氧化层111而P+接触区远离栅氧化层111，N+源区和P+接触区例如通过各自金属连线与源极金属相连。
形成的LDMOS在沟道区151的硅上表面高度高于场氧化层131的下表面高度，使得在传统硅的局部氧化(Local Oxidation of Silicon，LOCOS)工艺中，沟道中的电子从沟道进入漂移区后，需要先顺着LOCOS工艺处理的硅表面向下，然后再流经整个漂移区，最终被漏端收集，如图1中N型LDMOS器件的结构所示。电子顺着LOCOS的硅表面向下运动的区域，习惯上被称之为夹断区，夹断区的存在增大了器件的源漏导通电阻Rdson。在中低压LDMOS器件中，夹断区的电阻大约占到总电阻的三分之一。这种结构中利用局部氧化的硅表面作为漂移区的耐压介质层，不可避免的导致沟道中载流子在进入漂移区后被迫向下转向，增大了电流路径，使得器件导通电阻升高。
基于此，本发明提供了一种横向双扩散晶体管及其制造方法，通过制造工艺的改进优化，降低了生产成本，提高器件的实用性，同时在结构上的优化设计，在漂移区中以阶梯氧化层代替场氧层，以避免沟道中的载流子进入漂移区后被迫向下转向，有效缩短电流路径，降低源漏导通电阻，同时可以根据器件耐压需求选择合适的阶梯氧化层厚度，使其不受场氧工艺的限制，提升了器件的性能。
图4示出本发明实施例的横向双扩散晶体管的制造方法的流程图，图5a～图5h分别示出图2a所示实施例中横向双扩散晶体管的制造方法在各个阶段形成结构的截面示意图。
以下结合图4～图5h介绍本申请实施例的LDMOS器件的制作流程。
步骤S110：在衬底中进行离子注入或扩散形成漂移区，再在衬底表面依次沉积第一介质层和第二介质层。
在步骤S110中，在N型掺杂的半导体衬底201如硅衬底中进行离子掺杂和扩散，形成一定离子浓度的漂移区202；然后在半导体衬底201的表面上依次至少沉积第一介质层211和第二介质层212，形成掩膜层，而后利用涂覆在第二介质层212上的胶层作为阻挡，对第二介质层212进行刻蚀，定义出场区和有源区，而后去除胶层，形成如图5a所示的截面结构。为了描述方便，仅以两层为例进行描述，第一介质层为氧化层，第二介质层为氮化硅层。同时，由于是至少两层设计，从方案实现来看，可以在第一介质层和第二介质层之间再设置其他介质层，或者在第一介质层的下方或第二介质层的上方设置其他介质层。
步骤S120：在衬底表面沉积形成第三介质层。
在步骤S120中，在衬底201上进行氧化物生长，在没有第二介质层112的区域沉积生长出第三介质层221，形成如图5b所示的截面结构。
步骤S130：在衬底表面形成场氧化层。
在步骤S130中，N型漂移区202上方未被第二介质层212覆盖的第一介质层211和第三介质层221在一定条件下发生反应，生成场氧化层231，形成如图5c所示的截面结构。
步骤S140：在衬底表面衬底上依次沉积栅氧化层和栅极层，形成栅叠层。
在步骤S140中，先蚀刻去除第二介质层212和第一介质层211的一部分，使衬底表面暴露出一部分区域，形成图5d所示；而后蚀刻去除部分场氧化层231，以及在衬底201表面暴露区域上沉积氧化物，如图5e所示；再蚀刻去除一部分氧化物，以形成栅氧化层241，之后在栅氧化层241上方沉积多晶硅层，而后通过蚀刻，使保留下的多晶硅层覆盖在栅氧化层241的上表面，并延伸覆盖第一介质层211上表面的一部分，以形成栅极层251，如图5f所示的截面结构。
步骤S150：在衬底表面形成源区和漏区。
在步骤S150中，根据栅极层251和场氧化层231自对准进行离子注入或者扩散形成沟道区261，如图5g所示；再次进行离子注入或者扩散，通过第一掺杂类型的重掺杂离子注入(或扩散)形成N+源区和N+漏区；而后进行第二掺杂类型的重掺杂离子注入(或扩散)形成的P+衬底引出区；以分别形成位于沟道区261的源极区271和位于漂移区202的漏极区272，如图5h所示，其中，几次注入或扩散的离子掺杂类型不同，例如形成沟道区261注入的离子为P型掺杂，P型掺杂离子包括但不限于硼离子，形成源极区271和漏极区272注入的离子为N型掺杂，N型掺杂离子包括但不限于磷离子或砷离子。
步骤S160：在源极区、漏极区和栅极层分别形成金属接触引出源极电极、漏极电极和栅极电极。
在步骤S160中，在源极区271、漏极区272和栅极层251分别形成金属接触以引出源极电极、漏极电极、栅极电极和衬底电极。由此便完成了图1中示出的LDMOS的制作。一般的，在实际应用中，衬底电极与源极电极共连，故在本实施例中，将衬底电极和源极电极统称为源极电极。
在本发明的实施例中，所述的漂移区可以有场氧(locos)，在本发明的替代实施例中，漂移区当然也可以有小场氧(mini-locos)或浅沟槽隔离结构(STI)，具有上述工艺的漂移区的LDMOS器件应用本发明实施例提供的制造方法同样可行，在此不作限制。
进一步地，可以利用实现氧化生长的光刻掩膜版将沟道区的硅表面做成和漂移区一样高，或是利用增加多块光刻掩膜版，通过蚀刻工艺控制，以分别形成不同的硅表面高度(多级阶梯式结构)，均可在一定程度上实现降低导通电阻的目的，在此不作限制。
虽然以上将实施例分开说明和阐述，但涉及部分共通之技术，在本领域普通技术人员看来，可以在实施例之间进行替换和整合，涉及其中一个实施例未明确记载的内容，则可参考有记载的另一个实施例。
应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
此外，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (10)
1.一种横向双扩散晶体管，包括：
衬底，具有第一掺杂类型；
沟道区，位于所述衬底中，具有第一掺杂类型；
漂移区，位于所述衬底中且围绕所述沟道区设置，具有第二掺杂类型；
位于所述衬底上的源极电极和漏极电极，所述源极电极位于所述沟道区中，所述漏极电极位于漂移区中；
位于所述衬底上的栅叠层，所述栅叠层位于所述源极电极和所述漏极电极之间，所述栅叠层包括在所述衬底上依次堆叠的栅氧化层和栅极电极，
其中，所述栅氧化层为阶梯氧化层，具有与所述源极电极相邻近的第一台阶和与所述漏极电极相邻近的第二台阶，且所述第一台阶的上表面高度低于所述第二台阶的上表面高度。
2.根据权利要求1所述的横向双扩散晶体管，其中，还包括：
位于所述衬底上的第一介质层，所述第一介质层位于所述栅氧化层与所述漏极电极之间，分别与所述栅氧化层和所述栅极电极连接。
3.根据权利要求1所述的横向双扩散晶体管，其中，所述栅极电极的下表面与所述栅氧化层的上表面共形，且至少一部分位于所述第一介质层的上表面。
4.根据权利要求1所述的横向双扩散晶体管，其中，还包括：
位于所述衬底上的场氧化层，通过所述沟道区与所述源极电极相连。
5.根据权利要求1所述的横向双扩散晶体管，其中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
或者，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
6.一种横向双扩散晶体管的制造方法，其中，包括：
在具有第一掺杂类型的衬底中形成第二掺杂类型的漂移区；
在所述衬底中形成具有第一掺杂类型的沟道区，所述漂移区围绕所述沟道区设置；
在所述衬底上形成源极区和漏极区，所述源极区位于所述沟道区中，所述漏极电极位于漂移区中；
在所述衬底上形成栅叠层，所述栅叠层形成于所述源极区和所述漏极区之间，所述栅叠层包括在所述衬底上依次堆叠形成的栅氧化层和栅极层；
在所述源极区、漏极区和所述栅极层分别形成金属接触引出源极电极、漏极电极和栅极电极，
其中，所述栅氧化层为阶梯氧化层，形成有与所述源极电极相邻近的第一台阶和与所述漏极电极相邻近的第二台阶，且所述第一台阶的上表面高度低于所述第二台阶的上表面高度。
7.根据权利要求6所述的制造方法，其中，在所述衬底中形成具有第一掺杂类型的沟道区的步骤前，包括：
在所述衬底上形成第一介质层，所述第一介质层形成于所述栅氧化层与所述漏极区之间，分别与所述栅氧化层和所述栅极层连接。
8.根据权利要求6所述的制造方法，其中，在所述衬底中形成具有第一掺杂类型的沟道区的步骤前，还包括：
在所述衬底上形成场氧化层，形成的所述场氧化层分别与所述沟道区和所述漂移区相连。
9.根据权利要求6所述的制造方法，其中，在所述衬底上形成源极区和漏极区包括：
在所述沟道区中经离子注入或扩散形成所述源极区；
在所述漂移区中经离子注入或扩散形成所述漏极区。
10.根据权利要求6所述的制造方法，其中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；
或者，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114497173A (zh) * | 2020-11-12 | 2022-05-13 | 苏州华太电子技术有限公司 | 应用于射频功率放大的双埋沟rfldmos器件 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164803A (en) * | 1988-12-24 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Cmos semiconductor device with an element isolating field shield |
| US5496758A (en) * | 1994-03-01 | 1996-03-05 | Fujitsu Limited | Fabrication process of a semiconductor memory device having a multiple well structure in a recessed substrate |
| US5828120A (en) * | 1996-02-23 | 1998-10-27 | Nippon Steel Corporation | Semiconductor device and production method thereof |
| US20080290408A1 (en) * | 2007-05-22 | 2008-11-27 | Sharp Laboratories Of America, Inc. | Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor |
| US20170194491A1 (en) * | 2015-12-31 | 2017-07-06 | Globalfoundries Singapore Pte. Ltd. | High voltage device with low rdson |
| CN109256425A (zh) * | 2017-07-13 | 2019-01-22 | 美格纳半导体有限公司 | 半导体器件及其制造方法 |
| CN110957370A (zh) * | 2019-12-27 | 2020-04-03 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管的制造方法 |
-
2020
- 2020-06-23 CN CN202010579899.2A patent/CN111710719A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164803A (en) * | 1988-12-24 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Cmos semiconductor device with an element isolating field shield |
| US5496758A (en) * | 1994-03-01 | 1996-03-05 | Fujitsu Limited | Fabrication process of a semiconductor memory device having a multiple well structure in a recessed substrate |
| US5828120A (en) * | 1996-02-23 | 1998-10-27 | Nippon Steel Corporation | Semiconductor device and production method thereof |
| US20080290408A1 (en) * | 2007-05-22 | 2008-11-27 | Sharp Laboratories Of America, Inc. | Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor |
| US20170194491A1 (en) * | 2015-12-31 | 2017-07-06 | Globalfoundries Singapore Pte. Ltd. | High voltage device with low rdson |
| CN109256425A (zh) * | 2017-07-13 | 2019-01-22 | 美格纳半导体有限公司 | 半导体器件及其制造方法 |
| CN110957370A (zh) * | 2019-12-27 | 2020-04-03 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管的制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114497173A (zh) * | 2020-11-12 | 2022-05-13 | 苏州华太电子技术有限公司 | 应用于射频功率放大的双埋沟rfldmos器件 |
| CN114497173B (zh) * | 2020-11-12 | 2023-10-31 | 苏州华太电子技术股份有限公司 | 应用于射频功率放大的双埋沟rfldmos器件 |
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