CN115332324A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法。其中，该半导体器件包括基底、栅极结构和场板阵列。其中，基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，源极区位于沟道区内，漏极区和第一浅槽隔离结构位于漂移区内，第一浅槽隔离结构位于漏极区和源极区之间，漂移区位于第二浅槽隔离结构和沟道区之间；栅极结构覆盖于部分源极区、部分沟道区、部分漂移区和部分第一浅槽隔离结构上；场板阵列设置于第一浅槽隔离结构上，场板阵列包括若干等间距分布的场板。本方案可以提高半导体器件的击穿电压。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
BCD（Bipolar-CMOS-DMOS）工艺把双极（Bipolar）器件、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）器件和双扩散金属-氧化物半导体（Double-diffusion Metal Oxide Semiconductor，DMOS）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与集成电路（Integrated Circuit，IC）成熟制程进行工艺集成，一般采用横向DMOS，即LDMOS（LateralDouble-diffusion Metal Oxide Semiconductor）。
目前，为了提高LDMOS器件的击穿电压，获得超高耐压的LDMOS，通常会采用进一步增加漂移区的长度或者增加浅槽隔离结构的深度来增大导通电阻从而实现增加耐压。但是增加漂移区的长度会减小芯片的集成密度，同时增加浅槽隔离结构的深度会对蚀刻工艺提出较大的挑战，并且浅槽隔离结构的最大深度也受到了BCD中双极结型晶体管等器件以及离子注入条件的限制。这样的耐压改善方法一定程度上限制了LDMOS器件高密度、高功率和高耐压的发展，从而限制了LDMOS的击穿电压和导通电阻等性能。
发明内容
本申请提供一种半导体器件及其制造方法，可以提高半导体器件的击穿电压。
第一方面，本申请提供一种半导体器件，包括：
基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；
栅极结构，所述栅极结构覆盖于部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构上；
场板阵列，所述场板阵列设置于所述第一浅槽隔离结构上，所述场板阵列包括若干等间距分布的场板。
在本申请提供的半导体器件中，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述侧墙位于所述栅极层的两侧。
在本申请提供的半导体器件中，所述栅极层的材质与所述场板的材质相同。
在本申请提供的半导体器件中，所述半导体器件还包括：
介质层，所述介质层覆盖于所述栅极结构、所述场板阵列和所述基底上，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述栅极结构和所述漏极区；
设置于所述介质层上的第一金属层、第二金属层和第三金属层，所述第一金属层通过所述第一接触孔与所述源极区连接，所述第二金属层通过所述第二接触孔与所述栅极结构连接，所述第三金属层通过所述第三接触孔与所述漏极区连接。
在本申请提供的半导体器件中，所述基底为半导体衬底，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述第一浅槽隔离结构和所述第二浅槽隔离结构设置于所述半导体衬底内。
在本申请提供的半导体器件中，所述基底包括由下至上依次层叠设置的半导体衬底、埋层和外延层，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述第一浅槽隔离结构和所述第二浅槽隔离结构设置于所述外延层内。
在本申请提供的半导体器件中，所述埋层具有第一导电类型，所述外延层具有第二导电类型。
在本申请提供的半导体器件中，所述的第一导电类型为P型，所述第二导电类型为N型；或所述第一导电类型为N型，所述第二导电类型为P型。
在本申请提供的半导体器件中，所述半导体衬底为硅衬底。
第二方面，本申请提供了一种半导体器件的制造方法，上述半导体器件采用所述半导体器件制造方法制成，所述半导体器件的制造方法包括：
提供一基底；
在所述基底内形成沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；
形成覆盖部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构的栅极结构；
在所述第一浅槽隔离结构上形成场板阵列，所述场板阵列包括若干等间距分布的场板。
综上，本申请提供的半导体器件包括基底、栅极结构和场板阵列。其中，所述基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；所述栅极结构覆盖于部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构上；所述场板阵列设置于所述第一浅槽隔离结构上，所述场板阵列包括若干等间距分布的场板。本方案通过在第一浅槽隔离结构上设置的若干等间距分布的场板，从而使得半导体器件在工作时，在漂移区内形成多个电场峰值，进而降低漏极区的电场峰值，提高半导体器件的击穿电压。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图3是本申请实施例提供的半导体器件的中间件结构示意图。
图4是本申请实施例提供的半导体器件的结构示意图。
图5是本申请实施例提供的半导体器件的制造方法的流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”、“纵向”、“横向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下对本申请涉及的实施例进行具体描述，需要说明的是，在本申请中对实施例的描述顺序不作为对实施例优先顺序的限定。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
在传统的LDMOS器件中，为了提高LDMOS器件的击穿电压，获得超高耐压的LDMOS，通常会采用进一步增加漂移区的长度或者增加浅槽隔离结构的深度来增大导通电阻从而实现增加耐压。但是增加漂移区的长度会减小芯片的集成密度，同时增加浅槽隔离结构的深度会对蚀刻工艺提出较大的挑战，并且浅槽隔离结构的最大深度也受到了BCD中双极结型晶体管等器件以及离子注入条件的限制。
基于此，本申请提供了一种半导体器件，请参阅图4。该半导体器件可以包括基底10、栅极结构20和场板阵列30。
其中，基底10内设置有沟道区11、源极区12、漏极区13、漂移区14、第一浅槽隔离结构15和第二浅槽隔离结构16，源极区12位于沟道区11内，漏极区13和第一浅槽隔离结构15位于漂移区14内，第一浅槽隔离结构15位于漏极区13和源极区12之间，漂移区14位于第二浅槽隔离结构16和沟道区11之间。
其中，栅极结构20覆盖于部分源极区12、部分沟道区11、部分漂移区14和部分第一浅槽隔离结构15上。
其中，场板阵列30设置于第一浅槽隔离结构15上，场板阵列30包括若干等间距分布的场板31。
在半导体器件工作时，在电子由源极区12流向漏极区13的过程中，会在漂移区14的场板31对应区域形成电场峰值，从而达到使漏极区13的电场峰值降低，提高半导体器件的击穿电压的作用。而本申请实施例中，为了进一步降低漏极区13的电场峰值，在第一浅槽隔离结构15上设置的若干等间距分布的场板31，从而使得半导体器件在工作时，在漂移区14内形成多个电场峰值，进而进一步降低漏极区13的电场峰值，提高半导体器件的击穿电压。
可以理解的是，在漂移区14和第一浅槽隔离结构15的长度一定的情况下，漂移区14内电场峰值的数量越多，漏极区13的电场峰值越小，也即漂移区14内电场峰值的数量与半导体器件的击穿电压相关。场板阵列30中的场板31数量越多，电场峰值的数量越多。而场板31的宽度和间距越小，场板阵列30中可以设置的场板31数量越多。因此，在一些实施例中，可以通过调节场板阵列30中场板31的数量、相邻场板31之间的间距以及场板31的宽度对半导体器件的击穿电压进行调节。经实验证明，本方案可以在保持原本传统结构的漂移区14长度的基础上，增加大约30%的最大耐压值。
需要说明的是，长度指的是源极区指向漏极区方向的尺寸。
在一些实施例中，基底10为半导体衬底。此时，沟道区11、源极区12、漏极区13、漂移区14、第一浅槽隔离结构15和第二浅槽隔离结构16位于该半导体衬底内。
在另一实施例中，该基底10可以包括半导体衬底、埋层和外延层。其中，埋层和外延层由下至上依次层叠设置于半导体衬底上。此时，沟道区11、源极区12、漏极区13、漂移区14、第一浅槽隔离结构15和第二浅槽隔离结构16位于该外延层内。
在本申请实施例中，沟道区11可以为第一导电类型沟道区，漂移区14可以为第二导电类型漂移区，源极区12可以为第二导电类型源极区，漏极区可以为第二导电类型漏极区、埋层可以为第一导电类型埋层，外延层可以为第二导电类型外延层。需要说明的是，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。
在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬的上表层进行Sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。沟道区11、源极区12、漏极区13和漂移区14等离子注入区均可以通过离子注入的方式形成，在此不再一一赘述。
其中，半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底的材料还可以是锗硅、Ⅲ-Ⅴ族元素化合物、碳化硅或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入P原子形成N型导电的半导体衬底，也可以在单晶硅中注入B原子形成P型导电的半导体衬底。在本申请实施例中，该半导体衬底为硅衬底。
在一些实施例中，半导体器件可以包括栅介质层40、栅极层21和栅极侧墙22。栅介质层40位于基底10和栅极层21之间，侧墙位于栅极层21的两侧。
需要说明的是，该栅极层21的材质与场板31的材质相同，均为多晶硅，从而使得栅极结构20可以通过场板31介质第一浅槽隔离结构15与场板阵列30耦合。若干场板31之间也可以通过第一浅槽隔离结构15相互耦合。
其中，栅极侧墙22的材料可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。栅介质层40的材料可以为氧化硅、氮氧化硅、氧化铪、氧化锆、硅氧化铪或硅氧化锆等介质材料。可以采用热氧化工艺、化学气相沉积工艺或原子层沉积工艺形成栅介质层40。
在一些实施例中，该半导体器件还可以包括介质层40、第一金属层51、第二金属层52和第三金属层53。
其中，介质层40覆盖于栅极结构20、场板阵列30和基底10上。介质层40上具有第一接触孔41、第二接触孔42和第三接触孔43，第一接触孔41、第二接触孔42和第三接触孔43分别暴露源极区12、栅极结构20和漏极区13。
第一金属层51、第二金属层52和第三金属层53设置于介质层40上，第一金属层51通过第一接触孔41与源极区12连接，第二金属层52通过第二接触孔42与栅极结构20连接，第三金属层53通过第三接触孔43与漏极区13连接。在一些实施例中，源极区12、漏极区13和栅极结构20的上表面可以设置有晶化层。
其中，第一接触孔41、第二接触孔42和第三接触孔43中填充的材料均可以包括Ti、TiN、Ag、Au、Cu、Al、W、Ni、Zn及Pt中的一种，也可以是其他适合的导电材料。具体的，可以在介质层40上形成分别暴露源极区12、漏极区13和栅极结构20的第一接触孔41、第二接触孔42和第三接触孔43。然后，在第一接触孔41、第二接触孔42和第三接触孔43内填充导电材料。使得第一金属层51通过第一接触孔41与源极区12电连接。栅极结构20通过第二接触孔42与第二金属层52电连接。第三金属层53通过第三接触孔43与漏极区13电连接。
综上，本申请提供的半导体器件包括基底10、栅极结构20和场板阵列30。其中，基底10内设置有沟道区11、源极区12、漏极区13、漂移区14、第一浅槽隔离结构15和第二浅槽隔离结构16，源极区12位于沟道区11内，漏极区13和第一浅槽隔离结构15位于漂移区14内，第一浅槽隔离结构15位于漏极区13和源极区12之间，漂移区14位于第二浅槽隔离结构16和沟道区11之间。栅极结构20覆盖于部分源极区12、部分沟道区11、部分漂移区14和部分第一浅槽隔离结构15上。场板阵列30设置于第一浅槽隔离结构15上，场板阵列30包括若干等间距分布的场板31。本方案通过在第一浅槽隔离结构15上设置的若干等间距分布的场板31，从而使得半导体器件在工作时，在漂移区14内形成多个电场峰值，进而降低漏极区13的电场峰值，提高半导体器件的击穿电压。
请参阅图5，图5是本申请提供的半导体器件的制造方法的流程示意图。该半导体器件的制造方法具体可以如下：
101、提供一基底；
102、在基底内形成沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，源极区位于沟道区内，漏极区和第一浅槽隔离结构位于漂移区内，第一浅槽隔离结构位于漏极区和源极区之间，漂移区位于第二浅槽隔离结构和沟道区之间；
103、形成覆盖部分源极区、部分沟道区、部分漂移区和部分第一浅槽隔离结构的栅极结构；
104、在第一浅槽隔离结构上形成场板阵列，场板阵列包括若干等间距分布的场板。
可以理解的是，在半导体器件工作时，在电子由源极区12流向漏极区13的过程中，会在漂移区14的场板31对应区域形成电场峰值，从而达到使漏极区13的电场峰值降低，提高半导体器件的击穿电压的作用。
而本申请实施例中，为了进一步降低漏极区13的电场峰值，在第一浅槽隔离结构15上设置的若干等间距分布的场板31，从而使得半导体器件在工作时，在漂移区14内形成多个电场峰值，进而进一步降低漏极区13的电场峰值，提高半导体器件的击穿电压。
该半导体器件的具体制程可参见图1-图4及上述半导体器件实施例，在此不作赘述。需要说明的是，其中名词的含义与上述半导体器件中相同，具体实现细节可以参考方法实施例中的说明。
以上对本申请所提供的半导体器件及其制造方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；
栅极结构，所述栅极结构覆盖于部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构上；
场板阵列，所述场板阵列设置于所述第一浅槽隔离结构上，所述场板阵列包括若干等间距分布的场板。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述侧墙位于所述栅极层的两侧。
3.如权利要求2所述的半导体器件，其特征在于，所述栅极层的材质与所述场板的材质相同。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
介质层，所述介质层覆盖于所述栅极结构、所述场板阵列和所述基底上，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述栅极结构和所述漏极区；
设置于所述介质层上的第一金属层、第二金属层和第三金属层，所述第一金属层通过所述第一接触孔与所述源极区连接，所述第二金属层通过所述第二接触孔与所述栅极结构连接，所述第三金属层通过所述第三接触孔与所述漏极区连接。
5.如权利要求1所述的半导体器件，其特征在于，所述基底为半导体衬底，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述第一浅槽隔离结构和所述第二浅槽隔离结构设置于所述半导体衬底内。
6.如权利要求1所述的半导体器件，其特征在于，所述基底包括由下至上依次层叠设置的半导体衬底、埋层和外延层，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述第一浅槽隔离结构和所述第二浅槽隔离结构设置于所述外延层内。
7.如权利要求6所述的半导体器件，其特征在于，所述埋层具有第一导电类型，所述外延层具有第二导电类型。
8.如权利要求7所述的半导体器件，其特征在于，所述的第一导电类型为P型，所述第二导电类型为N型；或所述第一导电类型为N型，所述第二导电类型为P型。
9.如权利要求5或6所述的半导体器件，其特征在于，所述半导体衬底为硅衬底。
10.一种半导体器件的制造方法，其特征在于，采用所述半导体器件的制造方法制成如权利要求1至9中任一项所述的半导体器件，所述半导体器件的制造方法包括：
提供一基底；
在所述基底内形成沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；
形成覆盖部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构的栅极结构；
在所述第一浅槽隔离结构上形成场板阵列，所述场板阵列包括若干等间距分布的场板。
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