CN115513285A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法。其中，该半导体器件包括基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。本方案可以提高LDMOS器件的击穿电压。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
BCD（Bipolar-CMOS-DMOS）工艺把双极（Bipolar）器件、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）器件和双扩散金属-氧化物半导体（Double-diffusion Metal Oxide Semiconductor，DMOS）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与集成电路（Integrated Circuit，IC）成熟制程进行工艺集成，一般采用横向DMOS，即LDMOS（LateralDouble-diffusion Metal Oxide Semiconductor）。
目前，为了提高LDMOS器件的击穿电压，获得超高耐压的LDMOS，通常会采用进一步增加漂移区的长度或者增加浅槽隔离（shallow trench isolation，STI）结构的深度来增大导通电阻从而实现增加耐压。但是增加漂移区的长度会减小芯片的集成密度，同时增加STI结构的深度会对蚀刻工艺提出较大的挑战，并且STI结构的最大深度也受到了BCD中双极结型晶体管（Bipolar Junction Transistor，BJT）等器件以及离子注入条件的限制。这样的耐压改善方法一定程度上限制了LDMOS器件高密度、高功率和高耐压的发展，限制了LDMOS的击穿电压和导通电阻等性能。
发明内容
本申请提供一种半导体器件及其制造方法，可以提高LDMOS器件的击穿电压。
第一方面，本申请提供一种半导体器件，包括：
基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。
在一些实施例中，所述基底包括半导体衬底、埋层和外延层，所述埋层和所述外延层依次层叠设置于所述半导体衬底上，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述深阱区、所述第一浅槽隔离结构和浅槽隔离阵列位于所述外延层内。
在一些实施例中，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性增长。
在一些实施例中，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性减小。
在一些实施例中，所述第二浅槽隔离结构的蚀刻角度为60°~85°。
在一些实施例中，所述第二浅槽隔离结构的深度为2000Å~5000Å。
在一些实施例中，相邻两个所述第二浅槽隔离结构之间的间距为0.1μm~0.5μm。
在一些实施例中，所述半导体器件还包括：
栅极结构，所述栅极结构设置于所述沟道区和所述漂移区上；
介质层，所述介质层覆盖所述基底和所述栅极结构，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述漏极区和所述栅极结构；
设置于所述介质层上的源极、漏极和栅极金属层，所述源极通过所述第一接触孔与所述源极区连接，所述漏极通过所述第二接触孔与所述漏极区连接，所述栅极金属层通过所述第三接触孔与所述栅极结构连接。
在一些实施例中，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述栅极侧墙位于所述栅极层的两侧。
第二方面，本申请提供了一种半导体器件的制造方法，上述半导体器件采用所述半导体器件制造方法制程，包括：
提供一基底；
在所述基底内形成沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。
综上，本申请提供的半导体器件包括基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。本方案可以提高LDMOS器件的击穿电压。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的半导体器件的版图。
图2是图1所示版图沿A-A’方向的剖面图。
图3是本申请提供的基底的结构示意图。
图4是本申请提供的半导体器件的第一中间件的结构示意图。
图5是本申请提供的半导体器件的第一中间件的另一结构示意图。
图6是本申请提供的半导体器件的第二中间件的结构示意图。
图7是本申请提供的半导体器件的第三中间件的结构示意图。
图8是本申请的半导体器件的制造方法的流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
以下对本申请涉及的实施例进行具体描述，需要说明的是，在本申请中对实施例的描述顺序不作为对实施例优先顺序的限定。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
在传统的LDMOS器件中，为了提高LDMOS器件的击穿电压，获得超高耐压的LDMOS，通常会采用进一步增加漂移区的长度或者增加浅槽隔离结构的深度来增大导通电阻从而实现增加耐压。但是增加漂移区的长度会减小芯片的集成密度，同时增加浅槽隔离结构的深度会对蚀刻工艺提出较大的挑战，并且浅槽隔离结构的最大深度也受到了BCD中双极结型晶体管等器件以及离子注入条件的限制。
基于此，本申请提供了一种半导体器件，如图2所示，图2是图1所示版图沿A-A’方向的剖面图。该半导体器件100包括基底10。其中，该基底10内设置有沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107。源极区102位于沟道区101内，漏极区103和浅槽隔离阵列107位于漂移区104内。浅槽隔离阵列107位于漏极区103和源极区102之间。漂移区104位于第一浅槽隔离结构106和沟道区101之间。深阱区105与第一浅槽隔离结构106相对设置。浅槽隔离阵列107包括若干第二浅槽隔离结构，若干第二浅槽隔离结构等间距分布。
在本申请实施例中，通过利用浅槽隔离结构的隔离作用和漂移区104的载流子浓度呈梯度分布的特征，在漂移区104中设置若干等间距分布的第二浅槽隔离结构，从而增加漂移区104电流的导通路径，增加漂移区104的导通电阻，进而达到增大漏端耐压的目的。
在一些实施例中，为了进一步提高LDMOS器件的击穿电压，经常在漏衬PN结终止区上面的氧化层上设置一场板，场板可以有效地抑制基底10表面电场，防止基底10表面被击穿，以增大晶体管的漏击穿电压，同时增加漂移区104改善导通电阻。而本申请可以将第二浅槽隔离结构作为场板介质，与硅局部氧化隔离（Local Oxidation of Silicon，LOCOS）场板及金属场板相比，本方案具有工艺简单，不需要额外掩膜的优势。
经实验证明，本方案可以在保持原本传统结构的漂移区长度的基础上，增加大约30%的最大耐压值。也可以在保持原本传统结构的最大耐压值的基础上，减小大约40%左右的漂移区长度，显著增加芯片集成面积。
在一实施例中，基底10为半导体衬底。此时，沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107位于该半导体衬底内。
在另一实施例中，如图3所示，该基底10包括半导体衬底11、埋层12和外延层13。其中，埋层12和外延层13依次层叠设置于半导体衬底11上。此时，沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107位于外延层13内。
在一些实施例中，如图4或图5所示，第二浅槽隔离结构的宽度由外延层13朝向半导体衬底11的方向呈线性增长或线性减小。需要说明的是，第二浅槽隔离结构的宽度为第二浅槽隔离结构在沟道区101朝向漂移区104方向上的尺寸。
可以理解的是，与第二浅槽隔离结构的宽度由外延层13朝向半导体衬底11的方向线性减小相比，当第二浅槽隔离结构的宽度由外延层13朝向半导体衬底11的方向呈线性增长时，可以增加漂移区104电流的导通路径，从而增加漂移区104的导通电阻，进而达到增大漏端耐压的目的。
当第二浅槽隔离结构的宽度由外延层13朝向半导体衬底11的方向线性减小时，随着第二浅槽隔离结构蚀刻角度的减小，漂移区104内电流基本呈线性增加，导通电阻则基本呈线性减小，击穿电压呈线性减小。经试验证明，当第二浅槽隔离结构的蚀刻角度为60°~85°时，击穿电压变化不大。但当第二浅槽隔离结构的角度由60°逐渐减小时，击穿电压明显减小。因此，此时第二浅槽隔离结构的蚀刻角度为60°~85°。
漂移区104的导通电阻随着第二浅槽隔离结构深度的增加基本呈线性的增加。经试验证明，当第二浅槽隔离结构的深度在2000Å~5000Å之间的时候，击穿电压基本不变。但是当第二浅槽隔离结构的深度进一步降低时发现击穿点发生在漂移区104的表面，耐压开始下降。在本实施例中，为了减小第二浅槽隔离结构的蚀刻难度，减小半导体器件的尺寸，该第二浅槽隔离结构的深度为2000Å~5000Å。优选的，该第二浅槽隔离结构的深度为2000Å。
可以理解的是，第二浅槽隔离结构的数量越多，漂移区104电流的导通路径越长。因此，在本实施例中，第二浅槽隔离结构的数量越多越好。经试验证明，相邻两个第二浅槽隔离结构之间的间距为0.1μm~0.5μm最佳。
需要说明的是，在本实施例中，第一浅槽隔离结构106和第二浅槽隔离结构相同。可以理解的是，第一浅槽隔离结构106和第二浅槽隔离结构相同时，第一浅槽隔离结构106和第二浅槽隔离结构可以同时蚀刻形成，减少蚀刻次数。
由上可知，本方案通过对第二浅槽隔离结构的深度、宽度、个数、蚀刻角度等进行调整，灵活的对该半导体器件100的导通电阻和最大耐压进行调节。
在本申请实施例中，沟道区101可以为第一导电类型沟道区，漂移区104可以为第二导电类型漂移区，源极区102可以为第二导电类型源极区，漏极区103可以为第二导电类型漏极区、埋层可以为第一导电类型埋层，外延层可以为第二导电类型外延层。需要说明的是，的第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。
在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬底11的上表层进行Sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。沟道区101、源极区102、漏极区103、漂移区104和深阱区105均可以通过离子注入的方式形成，在此不再一一赘述。
其中，半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底的材料还可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入P原子形成N型导电的半导体衬底，也可以在单晶硅中注入B原子形成P型导电的半导体衬底。在本申请实施例中，该半导体衬底为硅衬底。
在一些实施例中，该半导体器件100还可以包括栅极结构20、介质层30、源极41、漏极42和栅极金属层43。
其中，栅极结构20设置于沟道区101和漂移区104上。介质层30覆盖基底10和栅极结构20。介质层30上具有第一接触孔31、第二接触孔32和第三接触孔33。第一接触孔31、第二接触孔32和第三接触孔33分别暴露源极区102、漏极区103和栅极结构20。源极41、漏极42和栅极金属层43均设置于介质层30上。源极41通过第一接触孔31与源极区102连接。漏极42通过第二接触孔32与漏极区103连接。栅极金属层43通过第三接触孔33与栅极结构20连接。
该介质层30可以通过化学气相淀积工艺形成。该介质层30的材料可以氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。在一些实施例中，为了制作工艺简单，源极41、漏极42和栅极金属层43可以采用相同的金属材料。比如，Ti、TiN、Ag、Au、Cu、Al或W等金属材料。具体的，可以在介质层30上沉积一层金属层，然后通过蚀刻形成源极41、漏极42和栅极金属层43。
第一接触孔31、第二接触孔32和第三接触孔33中填充的材料均可以包括Ti、TiN、Ag、Au、Cu、Al、W、Ni、Zn及Pt中的一种，也可以是其他适合的导电材料。具体的，可以在介质层30上形成分别暴露源极区102、漏极区103和栅极结构20的第一接触孔31、第二接触孔32和第三接触孔33。然后，在第一接触孔31、第二接触孔32和第三接触孔33内填充导电材料。使得源极41通过第一接触孔31与源极区102电连接。漏极42通过第二接触孔32与漏极区103电连接。栅极金属层43通过第三接触孔33与栅极结构20电连接。
其中，栅极结构20包括栅介质层（图中未示出）、栅极层21和栅极侧墙22。栅介质层位于基底10和栅极层21之间。栅极侧墙22位于栅极层21的两侧。
本实施例中，栅极层21的材料为多晶硅。其他实施例中，栅极层21的材料可以为无定型硅、碳化硅等。栅极侧墙22的材料可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。栅介质层的材料可以为氧化硅、氮氧化硅、氧化铪、氧化锆、硅氧化铪或硅氧化锆等介质材料。可以采用热氧化工艺、化学气相沉积工艺或原子层沉积工艺形成栅介质层。
综上，本申请提供的半导体器件100包括基底10，其中，该基底10内设置有沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107。源极区102位于沟道区101内，漏极区103和浅槽隔离阵列107位于漂移区104内。浅槽隔离阵列107位于漏极区103和源极区102之间。漂移区104位于第一浅槽隔离结构106和沟道区101之间。深阱区105与第一浅槽隔离结构106相对设置。浅槽隔离阵列107包括若干第二浅槽隔离结构，若干第二浅槽隔离结构等间距分布。本方案通过利用浅槽隔离结构的隔离作用和漂移区104的载流子浓度呈梯度分布的特征，在漂移区104中设置若干等间距的第二浅槽隔离结构，从而增加漂移区104电流的导通路径，从而增加漂移区104的导通电阻，进而达到增大漏端耐压的目的。也即，本方案可以提高LDMOS器件的击穿电压。
请参阅图8，图8是本申请提供的半导体器件100的制造方法的流程示意图。该半导体器件100的制造方法具体可以如下：
201、提供一基底10。
在一些实施例中，该基底10为半导体衬底。此时，沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107位于该半导体衬底内。
在另一实施例中，该基底10可以包括半导体衬底11、外延层13和埋层12。其中，外延层13设置于半导体衬底11上。埋层12设置于半导体衬底11和外延层13之间。此时，沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107位于外延层内。
202、在基底10内形成沟道区101、源极区102、漏极区103、漂移区104、深阱区105、第一浅槽隔离结构106和浅槽隔离阵列107，源极区102位于沟道区101内，漏极区103和浅槽隔离阵列107位于漂移区104内，浅槽隔离阵列107位于漏极区103和源极区102之间，漂移区104位于第一浅槽隔离结构106和沟道区101之间，深阱区105与第一浅槽隔离结构106相对设置，浅槽隔离阵列107包括若干第二浅槽隔离结构，若干第二浅槽隔离结构等间距分布。第一浅槽隔离结构106和第二浅槽隔离结构相同。
其中，沟道区101、源极区102、漏极区103、漂移区104和深阱区105均可以通过离子注入的方式形成，具体不再一一赘述。该半导体器件100的具体形成过程可以依次参阅图5、图6、图7和图2。
其中，浅槽隔离阵列107的形成仅需在有源区光刻掩膜版（Active Area Mask，AAMask）上添加所需的浅槽隔离阵列107，浅槽隔离阵列107即可在AA光刻和蚀刻的同时形成。与传统LDMOS的制造工艺流程相比，并未添加任何额外的工艺流程。并且，而本方案可以将第二浅槽隔离结构作为场板介质，与硅局部氧化隔离（Local Oxidation of Silicon，LOCOS）场板及金属场板相比，本方案具有工艺简单，不需要额外掩膜的优势。也即，本方案简化了制造工艺。
该半导体器件的具体制程可参见上述半导体器件中的各个实施例，在此不作赘述。需要说明的是，其中名词的含义与上述实施例的半导体器件相同，具体实现细节可以参考结构实施例中的说明。
以上对本申请所提供的半导体器件及其制造方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。
2.如权利要求1所述的半导体器件，其特征在于，所述基底包括半导体衬底、埋层和外延层，所述埋层和所述外延层依次层叠设置于所述半导体衬底上，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述深阱区、所述第一浅槽隔离结构和浅槽隔离阵列位于所述外延层内。
3.如权利要求2所述的半导体器件，其特征在于，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性增长。
4.如权利要求2所述的半导体器件，其特征在于，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性减小。
5.如权利要求4所述的半导体器件，其特征在于，所述第二浅槽隔离结构的蚀刻角度为60°~85°。
6.如权利要求1所述的半导体器件，其特征在于，所述第二浅槽隔离结构的深度为2000Å~5000Å。
7.如权利要求1所述的半导体器件，其特征在于，相邻两个所述第二浅槽隔离结构之间的间距为0.1μm~0.5μm。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
栅极结构，所述栅极结构设置于所述沟道区和所述漂移区上；
介质层，所述介质层覆盖所述基底和所述栅极结构，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述漏极区和所述栅极结构；
设置于所述介质层上的源极、漏极和栅极金属层，所述源极通过所述第一接触孔与所述源极区连接，所述漏极通过所述第二接触孔与所述漏极区连接，所述栅极金属层通过所述第三接触孔与所述栅极结构连接。
9.如权利要求8所述的半导体器件，其特征在于，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述栅极侧墙位于所述栅极层的两侧。
10.一种半导体器件的制造方法，其特征在于，采用所述半导体器件的制造方法制成如权利要求1至9中任一项所述的半导体器件，所述半导体器件的制造方法包括：
提供一基底；
在所述基底内形成沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。
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